JPS5929153B2 - ＭＯＳｎ−チヤンネル・シリコンゲ−ト集積回路中に低抵抗相互接続部を形成する方法 - Google Patents

ＭＯＳｎ−チヤンネル・シリコンゲ−ト集積回路中に低抵抗相互接続部を形成する方法

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JPS5929153B2
JPS5929153B2 JP52011725A JP1172577A JPS5929153B2 JP S5929153 B2 JPS5929153 B2 JP S5929153B2 JP 52011725 A JP52011725 A JP 52011725A JP 1172577 A JP1172577 A JP 1172577A JP S5929153 B2 JPS5929153 B2 JP S5929153B2
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Description

【発明の詳細な説明】 本発明はＭＯＳ集積回路中に相互接続部を形成する方法
に関する。
基板上の素子を相互接続し、かつ外部との接続用の線を
設けるために、ＭＯＳ集積回路においては相互接続部が
しばしば用いられる。
これらの相互接続部は多結晶シリコンや、アルミニウム
のような金属などから作られるのが普通であり、あるい
は「クロスアンダー（Ｃｒｏｓｓｕｎｄｅｒ）」 と呼
ばれる基板中の高濃度にドープされた領域から作られる
。現在利用されているＭ０Ｓｎチャンネル・シリコンゲ
ート素子の製造方法においては、クロスアンダー相互接
続部には、ソース領域とドレイン領域のドーピングと同
時にドーピングする。
普通は、多結晶シリコン層をマスクしてジルコンゲート
と、シリコン相互接続線と、クロスアンダー場所とを決
定する。この層と、その下側のゲート酸化物層をエツチ
ンギした後で、基板にリンをドーピングする。このよう
にして、ソース領域と、ドレイン領域と、クロスアンダ
ーとを基板中に形成し、多結晶シリコンゲートと線を同
時にドープする。リンの予備付着を約９５０℃で行う場
合には、シリコン基板中の拡散されたクロスアンダーの
抵抗値は約１０オーム／平方である。この方法で作つた
多結晶シリコンの抵抗値は約３０オーム／平方である。
クロスアンダーの抵抗値が多結晶シリコンの抵抗値より
低い理由は、単結晶シリコン中の電子のキャリア移動度
が高いからである。この方法によつて、基板中の拡散が
深く行われるために得られた素子のミラー容量と接合容
量が比較的大きいために、全ての層の抵抗値が比較的低
くなる。浅いソース領域とドレイン領域を用いることに
より、素子の性能を向上させることがＭＯＳ素子の製造
方法の最近の傾向である。ミラー容量と接合容量が小さ
くなるから、これらの浅い領域によつて素子の性能が高
くなる。たとえば、約８５０℃でリンをドーピングする
と、ソース領域とドレイン領域の形成とともに作られる
クロスアンダーの抵抗値は約２５オーム／平方であり、
ドーブされた多結晶シリコンの抵抗値は約８０オーム／
平方である。
従つて、このようにして作られた素子の性能は向上する
が、拡散されたシリコンとドーブされた多結晶シリコン
との抵抗値は大幅に高くなる〇ある場合には、より浅い
領域を設けるために、ソース領域とドレイン領域のため
の添加物として、ヒ素が用いられる。
ソース領域とドレイン領域の形成と同時にイオン注入さ
れるクロスアンダーと多結晶シリコンの抵抗値は比較的
高い。たとえば、このイオン注入によるヒ素の濃度が約
３×１０１５眉の場合には、拡散されたクロスアンダー
の抵抗値は約３０オーム／平方であり、多結晶シリコン
の抵抗値は約１００オーム／平方である。本発明の方法
は前記した標準のｎチヤンネル・シリコンゲート製造方
法を大きく変更することなしに、比較的低い抵抗値（た
とえば１０オーム／平方）のクロスアンダーを形成する
ものである。本発明の方法は、ヒ素またはリンがドーブ
されたより浅いソース領域とドレイン領域が用いられる
場合に特に有用であるが、リンがドーブされたより深い
ソース領域とドレイン領域にも使用できる。本発明はシ
リコン基板上に低抵抗のクロスアンダーを形成するＭＯ
Ｓｎチヤンネル・シリコンゲート素子の製造方法を提供
するものである。従来の方法では酸化物層の上に多結晶
シリコン層を形成する。次にその多結晶シリコン層をエ
ツチングして所定のパターンを形成し、それらのパター
ンに位置が合う少くともソース領域とドレイン領域をド
ーブしている。しかし、本発明の方法ではクロスアンダ
ーの指定された場所の酸化物層を多結晶シリコン層の形
成前に除去する。次に多結晶シリコン層をエツチングす
る前にその層にドーブする。ドーブされた多結晶シリコ
ン層はクロスアンダーの指定された場所で基板に直接接
触するから、その接触点の基板中に低抵抗のクロスアン
ダーが形成される。以下、図面を参照して本発明を詳細
に説明する。
以下に説明する本発明の方法は当業者に周知のやり方で
種々に改変できる。ある場合には、本発明の方法を不必
要に詳しく説明して理解を混乱させないように、周知の
ホトリソグラフ工程の説明は省いてある。まず第１図を
参照して、ｐ形シリコン基板１０の上表面には酸化物層
１８が形成される。
ゲート酸化物層としばしば呼ばれるこの酸化物層１８は
熱成長酸化物（たとえばＳｉＯ，ＳｌＯ，）で構成でき
る。現在のｎチヤンネル素子製造用のこの酸化物層の厚
さは通常は１０００オングストロームである。第１図に
示す基板の表面はフイールド酸化物層１２により３つの
領域に分離される。
特に、領域１４，１５，１６がフイールド酸化物層１２
により互いに分離される。以下の説明は領域１５にクロ
スアンダーを作ることについてのものである。本発明の
方法の説明においては、領域１４における埋込められた
接点の形成と、領域１６におけるトランジスタの形成と
を例として説明を行う。この埋込まれた接点とトランジ
スタとの形成は、本発明の方法に用いられている従来の
方法からの変形を示すために提示したものである。ＭＯ
Ｓ集積回路の製造においては、基板の領域を分離するた
めにフイールド酸化物層がしばしば用いられる。
第１図の層１２のようなフイールド酸化物層は、通常は
窒化シリコンマスキング部材を用いて、周知のホトリソ
グラフ技術により作ることができる。そのようなフイー
ルド酸化物層は素子または素子群を全体的に囲むが、第
１図に示す横断面図かられかるように、フイールド酸化
物層のこの点は図示していない。クロスアンダーの指定
されたすなわち所定の場所で基板１０の上面からゲート
酸化物層１８を除去する。
たとえば、第２図で、領域２２にクロスアンダーを作る
から、酸化物層１８を領域２２から除去する。図かられ
かるように、クロスアンダーは細長い線とすることもで
きれば、希望する複数の形状のうちの任意の１つの形状
で作ることができる。基板１０に埋込み接点を含ませる
場合には、酸化物層１８にその埋込み接点のための窓２
０のような窓を設ける。領域２２と窓２０を同時に形成
するために周知のホトリソグラフ技術を用いることがで
きる。領域２２において酸化物層１８を除去することは
先行技術の方法から逸脱していることに注意すべきであ
る。先行技術においては、クロスアンダーのために指定
されている基板の領域は、この方法のこの時点において
は露出していない。第３図に示すように、次に基板１０
の上表面に多結晶シリコン層２４を形成する。
この層２４は窓２０を通じて基板領域２２に接触するこ
とに注意されたい。次に多結晶シリコン層２４にｎ形不
純物を高濃度にドーブする。ここで説明している実施例
では、約９５０℃の標準の予備付着炉においてリン添加
物が用いられる。リンは窓２０を通じて基板１０の領域
２２に注入してｎ形クロスアンダー２８と、接点領域２
６をそれぞれ形成する。この方法のこの時点における多
結晶層２４へのドーピングは、層２４をまずエツチング
してから、ドーピングしてソース領域と、ドレイン領域
と、クロスアンダーと、埋込み接点領域とを形成すると
いう先行技術の方法から逸脱しているものであるＯ次に
周知のホトリソグラフ技術によつて多結晶層２４をエツ
チングして埋込み接点２４ａと、部材２４ｂと、ゲート
２４ｃとを形成する（第４図）．それから第５図に示す
ようにゲート酸化物層１８をエツチングし、基板中にソ
ース領域とドレイン領域またはその他の拡散領域を形成
する。
たとえば、クロスアンダー２８と接点２６のために用い
られているものよりも浅いリン領域を形成して、浅いソ
ース領域とドレイン領域に伴うより高い性能を得ること
ができる。しかし、ここで説明している実施例では、ｎ
形領域３２，３４を形成するためにヒ素をイオン注入す
る。それらの領域は接点領域２６やクロスアンダー２８
よりも十分に浅く、ミラー容量と接合容量を小さくする
。クロスアンダー領域２８を基板中の他の領域に接続さ
せることができ、または部材２４ｂ（これ自体は線であ
る）を他の多結晶シリコン部材またはアルミニウム部材
に結合させることができる。
以上説明したように、本発明は低抵抗値を有する深いリ
ンのクロスアンダーの利点を浅いリン領域、または浅い
ヒ素領域およびドレイン領域の利点に組合わせたもので
ある。この結果は従来の方法の工程をあまり大幅に変え
ることなしに得られる。前記したように、既存の方法の
変更には、多結晶シリコン層の形成前にクロスアンダー
の指定された場所のゲート酸化物層を除去することを含
む。しかし、この除去は埋込み接点用の窓の形成に関連
して行うことができる。従来の方法と大きく異なる他の
点は、多結晶層のエツチング前にその層にドーピングす
ることである。これによつてソース領域とドレイン領域
の形成前に、クロスアンダーと埋込み接点のために基板
中に深いリン領域を形成することが可能となる。
【図面の簡単な説明】
第１図はゲート酸化物層とフイールド酸化物層を含むシ
リコン基板の一部の断面図、第２図はゲート酸化物層の
部分を除去した状態にある第１図の基板の断面図、第３
図は基板の上表面に多結晶シリコン基板を形成した状態
にある第２図の基板の断面図、第４図は基板中に埋込み
接点領域とクロスアンダー領域を形成した状態にある第
３図の基板の断面図、第５図は基板中に浅いｎ形領域を
形成した状態にある第４図の基板の断面図である。 １０・・・・・・基板、１２・・・・・・フイールド酸
化物層、１８・・・・・・酸化物層、２０・・・・・・
窓、２４・・・・・・多結晶シリコン層、２４ａ・・・
・・・埋込み接点、２４ｃ・・・・・・ゲート、２６・
・・・・・接点領域、２８・・・・・・クロスアンダー
、３２，３４・・・・・・ｎ形領域。

Claims (1)

  1. 【特許請求の範囲】 １ 多結晶シリコン層を酸化物層の上に形成し、その多
    結晶シリコン層の所定のパターンでのエッチングを、少
    くともソース領域とドレイン領域を前記所定のパターン
    に位置が合うようにしてシリコン基板中にドーブし得る
    ように行い、基板中の指定された場所に低抵抗クロスア
    ンダーを形成する、シリコン基板上のＭＯＳｎチャンネ
    ル・シリコンゲート集積回路中に低抵抗相互接続部を形
    成する方法において、前記多結晶シリコン層の形成前に
    前記クロスアンダーの前記指定された場所における前記
    酸化物層を除去する工程と、前記多結晶シリコン層の前
    記エッチング前に前記多結晶シリコン層にドーピングす
    る工程とを備え、それにより前記多結晶シリコン層を前
    記クロスアンダーの前記場所において前記基板に接触さ
    せて、前記基板中に低抵抗クロスアンダーを形成するこ
    とを特徴とするＭＯＳｎチャンネル・シリコンゲート集
    積回路中に低抵抗相互接続部を形成する方法。 ２ 特許請求の範囲の第１項に記載の方法において、前
    記多結晶シリコン層にはリンがドーブされることを特徴
    とする方法。
JP52011725A 1976-02-10 1977-02-07 ＭＯＳｎ−チヤンネル・シリコンゲ−ト集積回路中に低抵抗相互接続部を形成する方法 Expired JPS5929153B2 (ja)

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Application Number Priority Date Filing Date Title
US05/656,933 US4013489A (en) 1976-02-10 1976-02-10 Process for forming a low resistance interconnect in MOS N-channel silicon gate integrated circuit
US000000656933 1976-02-10

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Publication Number Publication Date
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5024964A (en) * 1970-09-28 1991-06-18 Ramtron Corporation Method of making ferroelectric memory devices
NL185376C (nl) * 1976-10-25 1990-03-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
IT1097967B (it) * 1977-07-18 1985-08-31 Mostek Corp Procedimnto e struttura per l'incrocio di segnali di informazione in un dispositivo a circuito integrato
JPS5467778A (en) * 1977-11-10 1979-05-31 Toshiba Corp Production of semiconductor device
JPS54110068U (ja) * 1978-01-20 1979-08-02
NL190710C (nl) * 1978-02-10 1994-07-01 Nec Corp Geintegreerde halfgeleiderketen.
US4157269A (en) * 1978-06-06 1979-06-05 International Business Machines Corporation Utilizing polysilicon diffusion sources and special masking techniques
US4240195A (en) * 1978-09-15 1980-12-23 Bell Telephone Laboratories, Incorporated Dynamic random access memory
DE2902665A1 (de) * 1979-01-24 1980-08-07 Siemens Ag Verfahren zum herstellen von integrierten mos-schaltungen in silizium-gate- technologie
JPS5599722A (en) * 1979-01-26 1980-07-30 Hitachi Ltd Preparation of semiconductor device
JPS55138874A (en) * 1979-04-18 1980-10-30 Fujitsu Ltd Semiconductor device and method of fabricating the same
US4355454A (en) * 1979-09-05 1982-10-26 Texas Instruments Incorporated Coating device with As2 -O3 -SiO2
US4319260A (en) * 1979-09-05 1982-03-09 Texas Instruments Incorporated Multilevel interconnect system for high density silicon gate field effect transistors
US4280271A (en) * 1979-10-11 1981-07-28 Texas Instruments Incorporated Three level interconnect process for manufacture of integrated circuit devices
JPS56115525A (en) * 1980-02-18 1981-09-10 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
JPS56116670A (en) * 1980-02-20 1981-09-12 Hitachi Ltd Semiconductor integrated circuit device and manufacture thereof
US4282648A (en) * 1980-03-24 1981-08-11 Intel Corporation CMOS process
US4341009A (en) * 1980-12-05 1982-07-27 International Business Machines Corporation Method for making an electrical contact to a silicon substrate through a relatively thin layer of silicon dioxide on the surface of the substrate
US4330931A (en) * 1981-02-03 1982-05-25 Intel Corporation Process for forming metal plated regions and lines in MOS circuits
US4830975A (en) * 1983-01-13 1989-05-16 National Semiconductor Corporation Method of manufacture a primos device
US4547959A (en) * 1983-02-22 1985-10-22 General Motors Corporation Uses for buried contacts in integrated circuits
EP0192093B1 (en) * 1985-01-30 1990-06-13 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
GB2179787B (en) * 1985-08-26 1989-09-20 Intel Corp Buried interconnect for mos structure
JPH07112043B2 (ja) * 1987-11-18 1995-11-29 松下電子工業株式会社 半導体集積回路
US4871688A (en) * 1988-05-02 1989-10-03 Micron Technology, Inc. Sequence of etching polysilicon in semiconductor memory devices
ATE238610T1 (de) * 1994-03-03 2003-05-15 Rohm Corp Niederspannungs-eintransistor-flash-eeprom-zell mit fowler-nordheim programmier- und löschung
KR0126789B1 (ko) * 1994-06-08 1998-04-02 김광호 매몰형 트랜지스터 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3519901A (en) * 1968-01-29 1970-07-07 Texas Instruments Inc Bi-layer insulation structure including polycrystalline semiconductor material for integrated circuit isolation
US3699646A (en) * 1970-12-28 1972-10-24 Intel Corp Integrated circuit structure and method for making integrated circuit structure
US3843425A (en) * 1971-04-05 1974-10-22 Rca Corp Overlay transistor employing highly conductive semiconductor grid and method for making
US3751722A (en) * 1971-04-30 1973-08-07 Standard Microsyst Smc Mos integrated circuit with substrate containing selectively formed resistivity regions
US3775191A (en) * 1971-06-28 1973-11-27 Bell Canada Northern Electric Modification of channel regions in insulated gate field effect transistors
US3750268A (en) * 1971-09-10 1973-08-07 Motorola Inc Poly-silicon electrodes for c-igfets
US3747200A (en) * 1972-03-31 1973-07-24 Motorola Inc Integrated circuit fabrication method
JPS5321989B2 (ja) * 1973-10-12 1978-07-06
GB1447675A (en) * 1973-11-23 1976-08-25 Mullard Ltd Semiconductor devices
US3904450A (en) * 1974-04-26 1975-09-09 Bell Telephone Labor Inc Method of fabricating injection logic integrated circuits using oxide isolation
GB1477511A (en) * 1974-05-21 1977-06-22 Mullard Ltd Methods of manufacturing semiconductor devices

Also Published As

Publication number Publication date
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FR2341200B1 (ja) 1983-02-04
DE2704626A1 (de) 1977-10-20
US4013489A (en) 1977-03-22

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