JPH04286154A - 電界効果トランジスタ及びバイポーラトランジスタ構造の製造方法、集積回路製造方法、半導体デバイス製造方法、及び半導体構造の製造方法 - Google Patents
電界効果トランジスタ及びバイポーラトランジスタ構造の製造方法、集積回路製造方法、半導体デバイス製造方法、及び半導体構造の製造方法Info
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- JPH04286154A JPH04286154A JP3326331A JP32633191A JPH04286154A JP H04286154 A JPH04286154 A JP H04286154A JP 3326331 A JP3326331 A JP 3326331A JP 32633191 A JP32633191 A JP 32633191A JP H04286154 A JPH04286154 A JP H04286154A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路（ＩＣ
）の製造に関し、より詳細に言えば、バイポーラ相補形
酸化物半導体（ＢｉＣＭＯＳ）回路に関する半導体ＩＣ
の製造に関する。
）の製造に関し、より詳細に言えば、バイポーラ相補形
酸化物半導体（ＢｉＣＭＯＳ）回路に関する半導体ＩＣ
の製造に関する。
【０００２】
【従来の技術】当業者に良く知られているように、ＰＭ
ＯＳ（ｐチャネル金属酸化物半導体）及びＮＭＯＳ（ｎ
チャネル金属酸化物半導体）トランジスタ双方を含むＣ
ＭＯＳトランジスタ及びバイポーラトランジスタがＢｉ
ＣＭＯＳプロセスに於て同一基板上に製造される。Ｂｉ
ＣＭＯＳ技術及び装置の特徴については、（ｉ）ティー
・イケダ（Ｔ． Ｉｋｅｄａ）他による論文「Ａｄｖａ
ｎｃｅｄ ＢｉＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ ｆｏ
ｒ Ｈｉｇｈ Ｓｐｅｅｄ ＶＬＳＩ」、ＩＥＤＭ ｔ
ｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ、Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅ
ｔｉｎｇ、米国ロサンジェルス、１９８６年１２月７〜
１０日、第４０８〜４１１頁、及び（ｉｉ）ピー・トン
（Ｐ． Ｔｏｎｇ）他による論文「Ａ Ｐｒｏｄｕｃｔ
ｉｏｎ Ｐｒｏｖｅｎ Ｈｉｇｈｔ Ｐｅｒｆｏｒｍａ
ｎｃｅ １．０ μｍ Ｄｏｕｂｌｅ−ｌｅｖｅｌ Ｐ
ｏｌｙｓｉｌｉｃｏｎ ＢｉＣＭＯＳ Ｔｅｃｎｏｌｏ
ｇｙ」、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｅｃｈｎｉｃ
ａｌ Ｊｏｕｒｎａｌ、ｖｏｌ．５、Ｎｏ．１、１９９
０年、第１０６〜１１２頁に記載されている。図１乃至
図８には、ＢｉＣＭＯＳ集積回路の製造方法が示されて
いる。
ＯＳ（ｐチャネル金属酸化物半導体）及びＮＭＯＳ（ｎ
チャネル金属酸化物半導体）トランジスタ双方を含むＣ
ＭＯＳトランジスタ及びバイポーラトランジスタがＢｉ
ＣＭＯＳプロセスに於て同一基板上に製造される。Ｂｉ
ＣＭＯＳ技術及び装置の特徴については、（ｉ）ティー
・イケダ（Ｔ． Ｉｋｅｄａ）他による論文「Ａｄｖａ
ｎｃｅｄ ＢｉＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ ｆｏ
ｒ Ｈｉｇｈ Ｓｐｅｅｄ ＶＬＳＩ」、ＩＥＤＭ ｔ
ｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ、Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅ
ｔｉｎｇ、米国ロサンジェルス、１９８６年１２月７〜
１０日、第４０８〜４１１頁、及び（ｉｉ）ピー・トン
（Ｐ． Ｔｏｎｇ）他による論文「Ａ Ｐｒｏｄｕｃｔ
ｉｏｎ Ｐｒｏｖｅｎ Ｈｉｇｈｔ Ｐｅｒｆｏｒｍａ
ｎｃｅ １．０ μｍ Ｄｏｕｂｌｅ−ｌｅｖｅｌ Ｐ
ｏｌｙｓｉｌｉｃｏｎ ＢｉＣＭＯＳ Ｔｅｃｎｏｌｏ
ｇｙ」、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｅｃｈｎｉｃ
ａｌ Ｊｏｕｒｎａｌ、ｖｏｌ．５、Ｎｏ．１、１９９
０年、第１０６〜１１２頁に記載されている。図１乃至
図８には、ＢｉＣＭＯＳ集積回路の製造方法が示されて
いる。
【０００３】図１は、ＢｉＣＭＯＳプロセスに於て製造
される半導体構造であって、フォトレジスト層１０３の
パターンをそのすぐ下にあるポリサイド層１０４をエッ
チングするための準備として形成した後の工程を示して
いる。ポリサイド層１０４は、例えばケイ化タングステ
ン／ポリシリコン積層体とすることができる。エッチン
グ過程によってポリサイド層１０４から食刻された構造
が、ＮＭＯＳトランジスタのゲートを形成する。図１に
示されるように、領域１００及び１０１は、それぞれバ
イポーラトランジスタ及びＮＭＯＳトランジスタが形成
されるべき領域である。領域１００は、コレクタ・プラ
グ領域１０９を有するＮウエル１１０の下にｎ型埋込み
層１０８を有する。領域１０１は、Ｐウエル１０６の下
にｐ型埋込み層１０７を有する。
される半導体構造であって、フォトレジスト層１０３の
パターンをそのすぐ下にあるポリサイド層１０４をエッ
チングするための準備として形成した後の工程を示して
いる。ポリサイド層１０４は、例えばケイ化タングステ
ン／ポリシリコン積層体とすることができる。エッチン
グ過程によってポリサイド層１０４から食刻された構造
が、ＮＭＯＳトランジスタのゲートを形成する。図１に
示されるように、領域１００及び１０１は、それぞれバ
イポーラトランジスタ及びＮＭＯＳトランジスタが形成
されるべき領域である。領域１００は、コレクタ・プラ
グ領域１０９を有するＮウエル１１０の下にｎ型埋込み
層１０８を有する。領域１０１は、Ｐウエル１０６の下
にｐ型埋込み層１０７を有する。
【０００４】ウエハ表面上には、Ｐウエル１０６及びＮ
ウエル１１０の上にゲート酸化膜１０５ａ及びフィール
ド酸化膜１０５ｂ領域を含む酸化膜が示されている。ポ
リサイド層１０４が酸化膜１０５ａ、１０５ｂの上に形
成されている。図示されるプロセスでは、ポリサイド層
１０４がリンをドーピングしたポリシリコンの上に形成
されたケイ化タングステンからなる。
ウエル１１０の上にゲート酸化膜１０５ａ及びフィール
ド酸化膜１０５ｂ領域を含む酸化膜が示されている。ポ
リサイド層１０４が酸化膜１０５ａ、１０５ｂの上に形
成されている。図示されるプロセスでは、ポリサイド層
１０４がリンをドーピングしたポリシリコンの上に形成
されたケイ化タングステンからなる。
【０００５】図２は、ポリサイド層１０４をエッチング
して前記ＮＭＯＳトランジスタのゲートを形成しかつフ
ォトレジスト層１０３を除去した後の半導体構造を示し
ている。次に、ポリサイドゲート１０４のアニーリング
工程が行なわれ、その後に図３に示す低温酸化膜１１１
を被着させる。この低温酸化膜１１１は、次にポリサイ
ドゲート１０４の側壁に酸化膜スペーサと称される部分
１１１ａ、１１１ｂ（図４）を残すように異方性エッチ
ングが行われる。一般に、ウエハ全体に亘ってＭＯＳト
ランジスタのソース及びドレイン領域に一様な接合深さ
及び面抵抗を達成するために、酸化膜１１１はスペーサ
１１１ａ、１１１ｂを形成する際にオーバエッチングさ
れる。これらの領域に於ける均一性は、２フッ化ヒ素ま
たは２フッ化ホウ素のようなドーパント種の注入範囲が
前記スペーサのエッチング後に前記活性領域の上部に残
された酸化膜の膜厚に敏感であることから重要である。 均一な接合深さ及び面抵抗は、実際の電気的特性がそれ
らの設計に於て使用される予測値により近いデバイスを
製造するために必要である。
して前記ＮＭＯＳトランジスタのゲートを形成しかつフ
ォトレジスト層１０３を除去した後の半導体構造を示し
ている。次に、ポリサイドゲート１０４のアニーリング
工程が行なわれ、その後に図３に示す低温酸化膜１１１
を被着させる。この低温酸化膜１１１は、次にポリサイ
ドゲート１０４の側壁に酸化膜スペーサと称される部分
１１１ａ、１１１ｂ（図４）を残すように異方性エッチ
ングが行われる。一般に、ウエハ全体に亘ってＭＯＳト
ランジスタのソース及びドレイン領域に一様な接合深さ
及び面抵抗を達成するために、酸化膜１１１はスペーサ
１１１ａ、１１１ｂを形成する際にオーバエッチングさ
れる。これらの領域に於ける均一性は、２フッ化ヒ素ま
たは２フッ化ホウ素のようなドーパント種の注入範囲が
前記スペーサのエッチング後に前記活性領域の上部に残
された酸化膜の膜厚に敏感であることから重要である。 均一な接合深さ及び面抵抗は、実際の電気的特性がそれ
らの設計に於て使用される予測値により近いデバイスを
製造するために必要である。
【０００６】次に、バイポーラ領域１００内にｐ型イオ
ン種を注入してバイポーラトランジスタのベース１１３
を形成するために（図５）、フォトレジスト層１１２を
被着させかつパターニングする。この過程に於て、ホウ
素のようなイオン種が前記スペーサのエッチング後に露
出された生のシリコン表面に注入される。この注入過程
によって、特別な予防策が全く取られていない場合には
、「チャネリング」を生じる場合がある。チャネリング
は、注入された種の原子が結晶格子内に、非常に深い位
置に来るまで原子相互間の空隙に於てほとんど抵抗無く
出合うような角度で導入された時に生じる。この効果は
、小さいが重要な「チャネリング・テイル」と称される
打込み表面の深い位置まで不純物濃度を生じさせる。 このチャネリング・テイルは、高度なバイポーラデバイ
スに望ましい小さなベース幅を達成するための大きな障
害となっている。
ン種を注入してバイポーラトランジスタのベース１１３
を形成するために（図５）、フォトレジスト層１１２を
被着させかつパターニングする。この過程に於て、ホウ
素のようなイオン種が前記スペーサのエッチング後に露
出された生のシリコン表面に注入される。この注入過程
によって、特別な予防策が全く取られていない場合には
、「チャネリング」を生じる場合がある。チャネリング
は、注入された種の原子が結晶格子内に、非常に深い位
置に来るまで原子相互間の空隙に於てほとんど抵抗無く
出合うような角度で導入された時に生じる。この効果は
、小さいが重要な「チャネリング・テイル」と称される
打込み表面の深い位置まで不純物濃度を生じさせる。 このチャネリング・テイルは、高度なバイポーラデバイ
スに望ましい小さなベース幅を達成するための大きな障
害となっている。
【０００７】このチャネリング効果を排除するための１
つの方法は、格子構造に対してイオン種を注入する面の
法線に対して或る例えば７度の角度で注入することであ
る。しかしながら、半導体表面上の他の構造によって生
じる「影」によって基板表面上に不均一な濃度を生じさ
れることから、このような偏軸注入は他のデバイス性能
の問題を生じさせ、デバイスの特性に逆効果を与えて、
周辺部のパンチスルーやトンネル漏れ電流のような効果
を生じさせる。このような効果の例が、シー・ティー・
チャン（Ｃ．Ｔ． Ｃｈｕａｎｇ）他による「Ｅｆｆｅ
ｃｔ ｏｆ ｏｆｆ−ａｘｉｓ Ｉｍｐｌａｎｔ ｏｎ
ｔｈｅｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ａｄ
ｖａｃｅｄ Ｓｅｌｆ−ａｌｉｇｎｅｄ Ｂｉｐｏｌａ
ｒ Ｔｒａｎｓｉｓｔｏｒｓ」、ＩＥＥＥ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、Ｖｏｌ．ＥＤ
Ｌ−８、Ｎｏ．７、１９８７年７月、第３２１〜３２３
頁に記載されている。
つの方法は、格子構造に対してイオン種を注入する面の
法線に対して或る例えば７度の角度で注入することであ
る。しかしながら、半導体表面上の他の構造によって生
じる「影」によって基板表面上に不均一な濃度を生じさ
れることから、このような偏軸注入は他のデバイス性能
の問題を生じさせ、デバイスの特性に逆効果を与えて、
周辺部のパンチスルーやトンネル漏れ電流のような効果
を生じさせる。このような効果の例が、シー・ティー・
チャン（Ｃ．Ｔ． Ｃｈｕａｎｇ）他による「Ｅｆｆｅ
ｃｔ ｏｆ ｏｆｆ−ａｘｉｓ Ｉｍｐｌａｎｔ ｏｎ
ｔｈｅｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ａｄ
ｖａｃｅｄ Ｓｅｌｆ−ａｌｉｇｎｅｄ Ｂｉｐｏｌａ
ｒ Ｔｒａｎｓｉｓｔｏｒｓ」、ＩＥＥＥ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、Ｖｏｌ．ＥＤ
Ｌ−８、Ｎｏ．７、１９８７年７月、第３２１〜３２３
頁に記載されている。
【０００８】前記ベース注入過程及びフォトレジスト層
１１２を剥離させた後に、新たなフォトレジスト層１１
４を被着させかつパターンニングして、バイポーラ領域
１００のバイポーラトランジスタのコレクタ・プラグ領
域１０９の内部にコレクタ・コンタクト１１４ｃを開口
させる。領域１０１のＮＭＯＳトランジスタのソース領
域１１４ａ及びドレイン領域１１４ｂを同様にこの過程
に於て露出させる。次にこれらの露出領域にｎ型イオン
種を注入する（図６）。一般に灰化（ａｓｈｉｎｇ）と
して知られる酸素プラズマ清浄過程を行なってフォトレ
ジスト層１１４を除去した後に、フォトレジスト層１１
５を適当にパターニングしてｐ型イオン種を注入するこ
とによって、バイポーラトランジスタのベース・コンタ
クト領域１１６ａ、１１６ｂ及び図示されないＰＭＯＳ
トランジスタのソース領域及びドレイン領域を形成する
（図７）。
１１２を剥離させた後に、新たなフォトレジスト層１１
４を被着させかつパターンニングして、バイポーラ領域
１００のバイポーラトランジスタのコレクタ・プラグ領
域１０９の内部にコレクタ・コンタクト１１４ｃを開口
させる。領域１０１のＮＭＯＳトランジスタのソース領
域１１４ａ及びドレイン領域１１４ｂを同様にこの過程
に於て露出させる。次にこれらの露出領域にｎ型イオン
種を注入する（図６）。一般に灰化（ａｓｈｉｎｇ）と
して知られる酸素プラズマ清浄過程を行なってフォトレ
ジスト層１１４を除去した後に、フォトレジスト層１１
５を適当にパターニングしてｐ型イオン種を注入するこ
とによって、バイポーラトランジスタのベース・コンタ
クト領域１１６ａ、１１６ｂ及び図示されないＰＭＯＳ
トランジスタのソース領域及びドレイン領域を形成する
（図７）。
【０００９】フォトレジスト層１１５を剥離した後に、
低温酸化物からなるブランケット層１１７ｂを、電子状
態のリッチな生のシリコンベース領域１１３を含む、全
表面に被着させる。次に、この低温酸化層をパターニン
グしかつ選択的にエッチングして、後述する第２のポリ
シリコン薄膜、例えば図示されるエミッタ・コンタクト
１１７ａについて使用するためのコンタクト領域を形成
する。
低温酸化物からなるブランケット層１１７ｂを、電子状
態のリッチな生のシリコンベース領域１１３を含む、全
表面に被着させる。次に、この低温酸化層をパターニン
グしかつ選択的にエッチングして、後述する第２のポリ
シリコン薄膜、例えば図示されるエミッタ・コンタクト
１１７ａについて使用するためのコンタクト領域を形成
する。
【００１０】次に、第２のポリシリコン薄膜（「ＰＯＬ
Ｙ ＩＩ」）を被着させる。その後に、このＰＯＬＹ
ＩＩ層の上にフォトレジスト層を形成し、かつＰＯ
ＲＹ ＩＩマスクに従って適当にパターンニングして
、バイポーラ領域１００のバイポーラトランジスタ１１
７のエミッタを含む、第２ポリシリコン層を画定する。 前記ＰＯＬＹ ＩＩ層の残余の部分は、適当にパター
ニングしかつＰＯＬＹ ＩＩ注入マスクに従ってイオ
ン注入のための導電部分を露出させるように成長させた
フォトレジスト層によって被覆される。このようなイオ
ン注入領域には、前記ＰＯＬＹ ＩＩ層の前記残余部
分に将来のエミッタ領域が含まれる。次に、ｎ型ドーパ
ントを用いてＰＯＬＹ ＩＩ層にイオン注入を行なう
。
Ｙ ＩＩ」）を被着させる。その後に、このＰＯＬＹ
ＩＩ層の上にフォトレジスト層を形成し、かつＰＯ
ＲＹ ＩＩマスクに従って適当にパターンニングして
、バイポーラ領域１００のバイポーラトランジスタ１１
７のエミッタを含む、第２ポリシリコン層を画定する。 前記ＰＯＬＹ ＩＩ層の残余の部分は、適当にパター
ニングしかつＰＯＬＹ ＩＩ注入マスクに従ってイオ
ン注入のための導電部分を露出させるように成長させた
フォトレジスト層によって被覆される。このようなイオ
ン注入領域には、前記ＰＯＬＹ ＩＩ層の前記残余部
分に将来のエミッタ領域が含まれる。次に、ｎ型ドーパ
ントを用いてＰＯＬＹ ＩＩ層にイオン注入を行なう
。
【００１１】次に、露出した前記ＰＯＬＹ ＩＩ部分
を画定する前記フォトレジスト層を除去する。前記ＰＯ
ＬＹ ＩＩ部分に注入されたｎ型導電ドーパントは、
酸化サイクルによってエミッタ・コンタクト１１７ａを
通過してベース領域１１３内にドライブされる。次に、
前記ウエハの表面にドープされていない酸化膜を設け、
かつその次にホウ素−リン−硅酸塩ガラス（ＢＰＳＧ）
の層１１９を設け、これをパターニングしかつ選択的に
エッチングして、回路素子を金属間絶縁層１２０によっ
て絶縁された１個または２個以上の金属層１１８によっ
て接続できるようにする。次に表面全体をパッシベーシ
ョン層によって不活性化する。完成した半導体構造が図
８に示されている。
を画定する前記フォトレジスト層を除去する。前記ＰＯ
ＬＹ ＩＩ部分に注入されたｎ型導電ドーパントは、
酸化サイクルによってエミッタ・コンタクト１１７ａを
通過してベース領域１１３内にドライブされる。次に、
前記ウエハの表面にドープされていない酸化膜を設け、
かつその次にホウ素−リン−硅酸塩ガラス（ＢＰＳＧ）
の層１１９を設け、これをパターニングしかつ選択的に
エッチングして、回路素子を金属間絶縁層１２０によっ
て絶縁された１個または２個以上の金属層１１８によっ
て接続できるようにする。次に表面全体をパッシベーシ
ョン層によって不活性化する。完成した半導体構造が図
８に示されている。
【００１２】上述したＢｉＣＭＯＳプロセスでは、最終
的なバイポーラトランジスタが過度のエミッタ・ベース
接合再結合電流を生じる傾向がある。このような電流に
ついては、エム・エイチ・エル−ディワニー（Ｍ．Ｈ．
Ｇｌ−Ｄｉｗａｎｙ）他による異なる関連の特殊な事
例研究「Ｉｎｃｒｅａｓｅｄ Ｃｕｒｒｅｎｔ Ｇａｉ
ｎ ａｎｄ Ｓｕｐｐｒｅｓｓｉｏｎ ｏｆ Ｐｅｒｉ
ｐｈｅｒａｌ Ｂａｓｅ Ｃｕｒｒｅｎｔｓ ｉｎ Ｓ
ｉｌｉｃｉｄｅｄ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｎａｒ
ｒｏｗ−Ｗｉｄｔｈ Ｐｏｌｙｓｉｌｉｃｏｎ−Ｅｍｉ
ｔｔｅｒＴｒａｎｓｉｓｔｏｒｓ ｏｆ ａｎ Ａｄｖ
ａｎｃｅｄ ＢｉＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ」、
ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ
ｅｒｓ、ｖｏｌ．ＥＤＬ−９、Ｎｏ．５、第２４７〜２
４９頁、１９８８年５月、に記載されている。
的なバイポーラトランジスタが過度のエミッタ・ベース
接合再結合電流を生じる傾向がある。このような電流に
ついては、エム・エイチ・エル−ディワニー（Ｍ．Ｈ．
Ｇｌ−Ｄｉｗａｎｙ）他による異なる関連の特殊な事
例研究「Ｉｎｃｒｅａｓｅｄ Ｃｕｒｒｅｎｔ Ｇａｉ
ｎ ａｎｄ Ｓｕｐｐｒｅｓｓｉｏｎ ｏｆ Ｐｅｒｉ
ｐｈｅｒａｌ Ｂａｓｅ Ｃｕｒｒｅｎｔｓ ｉｎ Ｓ
ｉｌｉｃｉｄｅｄ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｎａｒ
ｒｏｗ−Ｗｉｄｔｈ Ｐｏｌｙｓｉｌｉｃｏｎ−Ｅｍｉ
ｔｔｅｒＴｒａｎｓｉｓｔｏｒｓ ｏｆ ａｎ Ａｄｖ
ａｎｃｅｄ ＢｉＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ」、
ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ
ｅｒｓ、ｖｏｌ．ＥＤＬ−９、Ｎｏ．５、第２４７〜２
４９頁、１９８８年５月、に記載されている。
【００１３】
【発明が解決しようとする課題】バイポーラ活性領域へ
の損傷を防止するために、前記活性領域の上部に適当に
膜厚の酸化膜（例えば、１５０オングストローム）を残
すように前記酸化膜スペーサ・エッチング過程が設計さ
れていた。しかしながらこの方法では、（ｉ）元々酸化
膜１１１（酸化膜スペーサ１１１ａ、１１１ｂを形成す
る）の膜厚に変動があり、かつ（ｉｉ）酸化膜エッチン
グ装置によって生じるエッチングの選択性及び均一性の
ために、ＣＭＯＳデバイスの性能が変化すると言う好ま
しくない結果が生じる。この主な原因は、ウエハの中央
部と該ウエハの周辺部とで異なる割合でエッチングを行
なう前記酸化膜エッチング装置の構成に起因することが
認められる。一般に、ウエハ全体に亘って最大３５０オ
ングストロームまでの変動が生じ得る。
の損傷を防止するために、前記活性領域の上部に適当に
膜厚の酸化膜（例えば、１５０オングストローム）を残
すように前記酸化膜スペーサ・エッチング過程が設計さ
れていた。しかしながらこの方法では、（ｉ）元々酸化
膜１１１（酸化膜スペーサ１１１ａ、１１１ｂを形成す
る）の膜厚に変動があり、かつ（ｉｉ）酸化膜エッチン
グ装置によって生じるエッチングの選択性及び均一性の
ために、ＣＭＯＳデバイスの性能が変化すると言う好ま
しくない結果が生じる。この主な原因は、ウエハの中央
部と該ウエハの周辺部とで異なる割合でエッチングを行
なう前記酸化膜エッチング装置の構成に起因することが
認められる。一般に、ウエハ全体に亘って最大３５０オ
ングストロームまでの変動が生じ得る。
【００１４】
【課題を解決するための手段】本発明の第１実施例によ
れば、バイポーラトランジスタ活性領域の上にゲート材
料から保護構造を形成することによってバイポーラトラ
ンジスタ内の低ベース再結合電流を達成するＢｉＣＭＯ
Ｓ回路の半導体構造を製造するための方法が提供される
。ソース及びドレイン領域が電界効果ランジスタノード
領域内に形成されるのに対して、バイポーラトランジス
タノード領域の上の前記保護構造がそのままに維持され
ることによって、電界効果トランジスタの形成に関連す
る過酷な処理ステップ（例えば、スペーサ・エッチング
過程）からベース領域が保護される。
れば、バイポーラトランジスタ活性領域の上にゲート材
料から保護構造を形成することによってバイポーラトラ
ンジスタ内の低ベース再結合電流を達成するＢｉＣＭＯ
Ｓ回路の半導体構造を製造するための方法が提供される
。ソース及びドレイン領域が電界効果ランジスタノード
領域内に形成されるのに対して、バイポーラトランジス
タノード領域の上の前記保護構造がそのままに維持され
ることによって、電界効果トランジスタの形成に関連す
る過酷な処理ステップ（例えば、スペーサ・エッチング
過程）からベース領域が保護される。
【００１５】本発明の第２実施例によれば、半導体酸化
膜が形成されることを防止するのに適した材料から保護
構造をバイポーラトランジスタの活性領域の上に選択的
に形成することによって、低ベース再結合電流を達成す
るＢｉＣＭＯＳ回路からなる半導体構造を製造するため
の方法が提供される。ここでは、半導体構造が保護構造
によって保護されない位置に半導体酸化膜が形成される
。この保護構造は、その後に、前記バイポーラトランジ
スタのベース領域の形成前に、前記バイポーラトランジ
スタの活性領域を露出させるように除去される。
膜が形成されることを防止するのに適した材料から保護
構造をバイポーラトランジスタの活性領域の上に選択的
に形成することによって、低ベース再結合電流を達成す
るＢｉＣＭＯＳ回路からなる半導体構造を製造するため
の方法が提供される。ここでは、半導体構造が保護構造
によって保護されない位置に半導体酸化膜が形成される
。この保護構造は、その後に、前記バイポーラトランジ
スタのベース領域の形成前に、前記バイポーラトランジ
スタの活性領域を露出させるように除去される。
【００１６】レース再結合電流を低減させたバイポーラ
トランジスタの製造を容易にすることに加えて、本発明
によれば、バイポーラトランジスタ及びＣＭＯＳトラン
ジスタのプロセスに関連する性能パラメータの相互作用
が切断される。本発明の方法によれば、ＬＴＯ成膜工程
に於て微粒子の汚染から保護されたベース活性領域が提
供され、かつＮＭＯＳトランジスタソース／ドレイン注
入過程に続く灰化過程及びレジスト剥離過程に於いてプ
ラズマ損傷が防止される。
トランジスタの製造を容易にすることに加えて、本発明
によれば、バイポーラトランジスタ及びＣＭＯＳトラン
ジスタのプロセスに関連する性能パラメータの相互作用
が切断される。本発明の方法によれば、ＬＴＯ成膜工程
に於て微粒子の汚染から保護されたベース活性領域が提
供され、かつＮＭＯＳトランジスタソース／ドレイン注
入過程に続く灰化過程及びレジスト剥離過程に於いてプ
ラズマ損傷が防止される。
【００１７】本発明の別の利点は、ベース注入過程に於
てホウ素のチャネリングが防止されることである。以下
に、添付図面を参照しつつ実施例を用いて本発明を詳細
に説明する。
てホウ素のチャネリングが防止されることである。以下
に、添付図面を参照しつつ実施例を用いて本発明を詳細
に説明する。
【００１８】
【実施例】本明細書に於ては、ＭＯＳトランジスタのチ
ャネル、ソース、ドレイン、及びバイポーラトランジス
タのベース−エミッタ接合及びベース−コレクタ接合が
形成される領域を、それぞれ電界効果トランジスタの活
性領域、及びバイポーラトランジスタの活性領域と称す
る。このような活性領域は、シリコンまたは他の適当な
半導体の基板、エピタキシャルシリコンまたは半導体デ
バイスの製造に適した他の材料に形成することができる
。
ャネル、ソース、ドレイン、及びバイポーラトランジス
タのベース−エミッタ接合及びベース−コレクタ接合が
形成される領域を、それぞれ電界効果トランジスタの活
性領域、及びバイポーラトランジスタの活性領域と称す
る。このような活性領域は、シリコンまたは他の適当な
半導体の基板、エピタキシャルシリコンまたは半導体デ
バイスの製造に適した他の材料に形成することができる
。
【００１９】低温酸化膜を異方性オーバエッチングして
ＭＯＳ電界効果トランジスタのポリサイドゲートの側壁
に酸化膜スペーサを形成することは、実際には前記活性
領域内までエッチングされる場合があることが知られて
いる。このオーバエッチング工程は、生のシリコン内に
形成された電子状態に類似する表面状態を前記低温酸化
膜の下側に形成するものと考えられる。このような表面
状態は、順方向バイアスされたエミッタ−ベース接合再
結合電流を大幅に増加させ、最終的なバイポーラトラン
ジスタ内の電流利得（「ベータ」）を低下させることに
なり、バイポーラデバイスの信頼性にとって好ましくな
い。本発明によれば、バイポーラトランジスタ内の表面
状態による再結合電流の問題が軽減される。
ＭＯＳ電界効果トランジスタのポリサイドゲートの側壁
に酸化膜スペーサを形成することは、実際には前記活性
領域内までエッチングされる場合があることが知られて
いる。このオーバエッチング工程は、生のシリコン内に
形成された電子状態に類似する表面状態を前記低温酸化
膜の下側に形成するものと考えられる。このような表面
状態は、順方向バイアスされたエミッタ−ベース接合再
結合電流を大幅に増加させ、最終的なバイポーラトラン
ジスタ内の電流利得（「ベータ」）を低下させることに
なり、バイポーラデバイスの信頼性にとって好ましくな
い。本発明によれば、バイポーラトランジスタ内の表面
状態による再結合電流の問題が軽減される。
【００２０】本発明の第１実施例の各ステップが図９乃
至図１８に示されている。図９は、初期製造段階に於け
るＢｉＣＭＯＳ半導体構造を示している。領域２００、
２０１は、それぞれバイポーラトランジスタ及びＮＭＯ
Ｓトランジスタが形成されるべき半導体ウエハの領域で
ある。（以後、領域２００をバイポーラ領域２００と言
い、かつ領域２０１をＮＭＯＳ領域２０１と呼ぶことに
する。）同図にはＰＭＯＳトランジスタは図示されてい
ない。バイポーラ領域２００は、コレクタ・プラグ領域
２０９を含むＮウエル２１０の下にｎ型埋込み層２０８
を有する。同様にＮＭＯＳ領域２０１は、Ｐウエル２０
６の下にｐ型埋込み層２０７を有する。
至図１８に示されている。図９は、初期製造段階に於け
るＢｉＣＭＯＳ半導体構造を示している。領域２００、
２０１は、それぞれバイポーラトランジスタ及びＮＭＯ
Ｓトランジスタが形成されるべき半導体ウエハの領域で
ある。（以後、領域２００をバイポーラ領域２００と言
い、かつ領域２０１をＮＭＯＳ領域２０１と呼ぶことに
する。）同図にはＰＭＯＳトランジスタは図示されてい
ない。バイポーラ領域２００は、コレクタ・プラグ領域
２０９を含むＮウエル２１０の下にｎ型埋込み層２０８
を有する。同様にＮＭＯＳ領域２０１は、Ｐウエル２０
６の下にｐ型埋込み層２０７を有する。
【００２１】Ｐウエル２０６及びＮウエル２１０双方の
上には、適当な手法によってゲート酸化膜２０５ａ及び
フィールド酸化膜２０５ｂの領域を含む酸化膜が形成さ
れている。前記ゲート酸化膜及びフィールド酸化膜は一
般に別個の製造工程に於て形成される。また、ゲート酸
化膜２０５ａ及びフィールド酸化膜２０５ｂは多くの場
合に異なる品質を有する。
上には、適当な手法によってゲート酸化膜２０５ａ及び
フィールド酸化膜２０５ｂの領域を含む酸化膜が形成さ
れている。前記ゲート酸化膜及びフィールド酸化膜は一
般に別個の製造工程に於て形成される。また、ゲート酸
化膜２０５ａ及びフィールド酸化膜２０５ｂは多くの場
合に異なる品質を有する。
【００２２】前記ＮＭＯＳトランジスタ及びＰＭＯＳト
ランジスタのゲートを形成するために使用される材料で
あるポリサイド層２０４が、酸化膜２０５ａ、２０５ｂ
の上に設けられている。このポリサイド層２０４は、ケ
イ化タングステン及びリンをドーピングしたポリシリコ
ンからなる。このポリサイド層２０４は、米国カリフォ
ルニア州のテルムコ・コーポレイション（Ｔｈｅｒｍｃ
ｏ Ｃｏｒｐｏｒａｔｉｏｎ）から市販されているＬＰ
ＣＶＤ管のような適当な成膜装置を用いて、６１５℃の
成膜温度でポリシリコン薄膜を約３０００オングストロ
ームの膜厚で被着させる最初の成膜工程によって形成さ
れる。前記ポリシリコン薄膜は、同じくテルムコ・コー
ポレイションから市販されているＰＯＣｌ３管のような
適当な装置を用いて２４Ω／平方にドーピングされる。
ランジスタのゲートを形成するために使用される材料で
あるポリサイド層２０４が、酸化膜２０５ａ、２０５ｂ
の上に設けられている。このポリサイド層２０４は、ケ
イ化タングステン及びリンをドーピングしたポリシリコ
ンからなる。このポリサイド層２０４は、米国カリフォ
ルニア州のテルムコ・コーポレイション（Ｔｈｅｒｍｃ
ｏ Ｃｏｒｐｏｒａｔｉｏｎ）から市販されているＬＰ
ＣＶＤ管のような適当な成膜装置を用いて、６１５℃の
成膜温度でポリシリコン薄膜を約３０００オングストロ
ームの膜厚で被着させる最初の成膜工程によって形成さ
れる。前記ポリシリコン薄膜は、同じくテルムコ・コー
ポレイションから市販されているＰＯＣｌ３管のような
適当な装置を用いて２４Ω／平方にドーピングされる。
【００２３】艶消し工程及び硫酸洗浄工程の後に、米国
カリフォルニア州マウンテンビュウのジーナス・コーポ
レイション（Ｇｅｎｕｓ Ｃｏｒｐｏｒａｔｉｏｎ）か
ら市販されているモデル＃８４０２ ＣＶＤ反応器の
ような適当な装置を用いて膜厚約２０００オングストロ
ームののケイ化タングステンの薄膜を形成する。リンを
ドープしたポリシリコン及びケイ化タングステンの組合
せを、集合的にポリサイド層２０４と言う。ポリサイド
以外のモリブデンのような材料を用いてＮＭＯＳ及びＰ
ＭＯＳトランジスタのゲートを形成することもできる。
カリフォルニア州マウンテンビュウのジーナス・コーポ
レイション（Ｇｅｎｕｓ Ｃｏｒｐｏｒａｔｉｏｎ）か
ら市販されているモデル＃８４０２ ＣＶＤ反応器の
ような適当な装置を用いて膜厚約２０００オングストロ
ームののケイ化タングステンの薄膜を形成する。リンを
ドープしたポリシリコン及びケイ化タングステンの組合
せを、集合的にポリサイド層２０４と言う。ポリサイド
以外のモリブデンのような材料を用いてＮＭＯＳ及びＰ
ＭＯＳトランジスタのゲートを形成することもできる。
【００２４】パターニングしたフォトレジスト層２０３
からポリサイド・マスク２０３を形成する。ポリサイド
・マスク２０３は、単にＮＭＯＳ領域２０１のＮＭＯＳ
トランジスタのゲート領域をマスクしかつ他の電界効果
トランジスタのゲート領域を概ねマスクするだけでなく
、バイポーラ領域２００の前記バイポーラトランジスタ
の活性領域及び他のバイポーラトランジスタの前記活性
領域を概ねマスクする。ＮＭＯＳ領域２０１内に前記Ｎ
ＭＯＳトランジスタのゲート２０４ａ及び、バイポーラ
領域２００（図１０）の前記バイポーラトランジスタの
前記活性領域の上に保護構造２０４ｂが残るように、ポ
リサイド層２０４を選択的にエッチングする。図示され
ないＰＭＯＳトランジスタのゲートが同様にこの工程に
於て形成される。
からポリサイド・マスク２０３を形成する。ポリサイド
・マスク２０３は、単にＮＭＯＳ領域２０１のＮＭＯＳ
トランジスタのゲート領域をマスクしかつ他の電界効果
トランジスタのゲート領域を概ねマスクするだけでなく
、バイポーラ領域２００の前記バイポーラトランジスタ
の活性領域及び他のバイポーラトランジスタの前記活性
領域を概ねマスクする。ＮＭＯＳ領域２０１内に前記Ｎ
ＭＯＳトランジスタのゲート２０４ａ及び、バイポーラ
領域２００（図１０）の前記バイポーラトランジスタの
前記活性領域の上に保護構造２０４ｂが残るように、ポ
リサイド層２０４を選択的にエッチングする。図示され
ないＰＭＯＳトランジスタのゲートが同様にこの工程に
於て形成される。
【００２５】残余のポリサイド構造（例えば、ゲート２
０４ａ及び保護構造２０４ｂ）のアニーリング工程の後
に、膜厚約３０００オングストロームの低温酸化膜（Ｌ
ＴＯ）２１１を、米国カリフォルニア州サンノゼのアニ
コン・インコーポレイテッド（Ａｎｉｃｏｎ Ｉｎｃ．
）から市販されているＣＶＤ反応器を用いる等の適当な
方法で形成する。（図１１）。図１１から容易に理解さ
れるように、保護構造２０４ｂがＬＴＯ膜２１１をバイ
ポーラ領域２００の前記活性領域から分離する。ゲート
酸化膜２０５ａがバイポーラ活性領域２００の表面を被
覆しているので、この表面は当然ながらこの熱成長させ
たゲート酸化膜２０５ａによって不活性化され、シリコ
ン表面に於ける電子トラップの密度を低下させることに
なる。ＬＴＯ成膜工程に於て、バイポーラ領域２００の
前記活性領域は、保護構造２０４ｂによって微粒子の汚
染から保護される。
０４ａ及び保護構造２０４ｂ）のアニーリング工程の後
に、膜厚約３０００オングストロームの低温酸化膜（Ｌ
ＴＯ）２１１を、米国カリフォルニア州サンノゼのアニ
コン・インコーポレイテッド（Ａｎｉｃｏｎ Ｉｎｃ．
）から市販されているＣＶＤ反応器を用いる等の適当な
方法で形成する。（図１１）。図１１から容易に理解さ
れるように、保護構造２０４ｂがＬＴＯ膜２１１をバイ
ポーラ領域２００の前記活性領域から分離する。ゲート
酸化膜２０５ａがバイポーラ活性領域２００の表面を被
覆しているので、この表面は当然ながらこの熱成長させ
たゲート酸化膜２０５ａによって不活性化され、シリコ
ン表面に於ける電子トラップの密度を低下させることに
なる。ＬＴＯ成膜工程に於て、バイポーラ領域２００の
前記活性領域は、保護構造２０４ｂによって微粒子の汚
染から保護される。
【００２６】前記バイポーラトランジスタの前記ベース
領域の上に保護構造２０４ｂを形成する材料には、電界
効果トランジスタのゲートを形成するのに適当な様々な
材料を用いることができる。この材料の選択は、基本的
に前記電界効果トランジスタの条件によって決定される
。例えば、純粋なタングステンは、電界効果トランジス
タのソース及びドレインを形成するために使用されるよ
うなイオン注入工程に於いてチャネリング効果に対して
敏感な性質を有するので好ましくない。チャネリングは
、前記トランジスタのチャネル領域内の注入されたイオ
ン種によって汚染を生じるので、動作特性に悪影響を与
える。
領域の上に保護構造２０４ｂを形成する材料には、電界
効果トランジスタのゲートを形成するのに適当な様々な
材料を用いることができる。この材料の選択は、基本的
に前記電界効果トランジスタの条件によって決定される
。例えば、純粋なタングステンは、電界効果トランジス
タのソース及びドレインを形成するために使用されるよ
うなイオン注入工程に於いてチャネリング効果に対して
敏感な性質を有するので好ましくない。チャネリングは
、前記トランジスタのチャネル領域内の注入されたイオ
ン種によって汚染を生じるので、動作特性に悪影響を与
える。
【００２７】上述したように、バイポーラトランジスタ
活性領域２００の上の保護構造２０４ｂについてゲート
材料を選択することから、前記バイポーラ領域の表面は
当然ながら熱成長させたゲート酸化膜２０５ａによって
不活性化される。このような不活性化即ちパッシベーシ
ョンは、前記ベース領域に於けるシリコン表面の電子ト
ラップの密度を大幅に低下させて、理想的なバイポーラ
トランジスタにより近い電気的特性を有するより安定し
たバイポーラトランジスタが得られる。この効果につい
ては、イー・エイチ・ニコリアン（Ｅ．Ｈ． Ｎｉｃｏ
ｌｌｉａｎ）他による「ＭＯＳ（Ｍｅｔａｌ Ｏｘｙｓ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｄｏｒ） ＰＨＹＳＩ
ＣＳ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ」、Ｊｏｈｎ Ｗ
ｉｌｗｙ ａｎｄ Ｓｏｎｓ（米国ニューヨーク）、１
９８２年発行、第７５６〜７５９頁に記載されている。
活性領域２００の上の保護構造２０４ｂについてゲート
材料を選択することから、前記バイポーラ領域の表面は
当然ながら熱成長させたゲート酸化膜２０５ａによって
不活性化される。このような不活性化即ちパッシベーシ
ョンは、前記ベース領域に於けるシリコン表面の電子ト
ラップの密度を大幅に低下させて、理想的なバイポーラ
トランジスタにより近い電気的特性を有するより安定し
たバイポーラトランジスタが得られる。この効果につい
ては、イー・エイチ・ニコリアン（Ｅ．Ｈ． Ｎｉｃｏ
ｌｌｉａｎ）他による「ＭＯＳ（Ｍｅｔａｌ Ｏｘｙｓ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｄｏｒ） ＰＨＹＳＩ
ＣＳ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ」、Ｊｏｈｎ Ｗ
ｉｌｗｙ ａｎｄ Ｓｏｎｓ（米国ニューヨーク）、１
９８２年発行、第７５６〜７５９頁に記載されている。
【００２８】次に、このＬＴＯ膜２１１を、例えば米国
カリフォルニア州サンタクララのアプライド・マテリア
ルズ，インコーポレイテッド（ＡｐｐｌｉｅｄＭａｔｅ
ｒｉａｌｓ， Ｉｎｃ．）から市販されているＡＭＴ８
３１０ ＲＩＥプラズマエッチング装置を用いて異方
性エッチングを行ない、ゲート２０４ａの側壁に酸化膜
スペーサ２１１ａ、２１１ｂ及び保護構造２０４ｂの側
壁に酸化膜スペーサ２１１ｃ、２１１ｄを形成する。前
記ウエハの酸化膜の厚さには元来変動があること、エッ
チングを行なう際に使用される反応性イオンの選択性、
及びウエハの中央と周辺とに於てエッチング率の異なる
エッチングを行なう性質があるエッチング装置の構成等
のために、前記ウエハの全体に於て酸化膜の膜厚を正確
に制御することは困難である。ウエハの中央部と分周辺
部分との間には最大３５０オングストロームの変動が見
られる。
カリフォルニア州サンタクララのアプライド・マテリア
ルズ，インコーポレイテッド（ＡｐｐｌｉｅｄＭａｔｅ
ｒｉａｌｓ， Ｉｎｃ．）から市販されているＡＭＴ８
３１０ ＲＩＥプラズマエッチング装置を用いて異方
性エッチングを行ない、ゲート２０４ａの側壁に酸化膜
スペーサ２１１ａ、２１１ｂ及び保護構造２０４ｂの側
壁に酸化膜スペーサ２１１ｃ、２１１ｄを形成する。前
記ウエハの酸化膜の厚さには元来変動があること、エッ
チングを行なう際に使用される反応性イオンの選択性、
及びウエハの中央と周辺とに於てエッチング率の異なる
エッチングを行なう性質があるエッチング装置の構成等
のために、前記ウエハの全体に於て酸化膜の膜厚を正確
に制御することは困難である。ウエハの中央部と分周辺
部分との間には最大３５０オングストロームの変動が見
られる。
【００２９】しかしながら、保護構造２０４ｂによって
ＬＴＯ膜２１１とその下の熱成長によるゲート酸化膜２
０５ａとの間に障壁が設けられ、それがバイポーラ領域
２００の前記ベース領域シリコン表面を不活性化するこ
とから、ＮＭＯＳ領域２０１内のような電界効果トラン
ジスタの活性領域の上のＬＴＯ膜２１１を、ゲート酸化
膜２０５ａに有害な影響を与えたりバイポーラ領域２０
０内に欠陥を生じさせることなく実質的に完全にエッチ
ングすることができ（図１２）、それによって最終的な
バイポーラトランジスタに於て過大なベース再結合電流
が防止される。このように本発明によれば、前記活性領
域の上に酸化膜を正確に膜厚を制御して残すという条件
が不必要になり、前記バイポーラトランジスタのベース
領域への損傷が回避される。同時に、電界効果トランジ
スタの活性領域から全酸化膜を実質的に除去することに
よって、同じソース／ドレインの注入によって形成され
るレジスタ及び電界効果レジスタに均一なかつ制御可能
な電気的特性が与えられる。
ＬＴＯ膜２１１とその下の熱成長によるゲート酸化膜２
０５ａとの間に障壁が設けられ、それがバイポーラ領域
２００の前記ベース領域シリコン表面を不活性化するこ
とから、ＮＭＯＳ領域２０１内のような電界効果トラン
ジスタの活性領域の上のＬＴＯ膜２１１を、ゲート酸化
膜２０５ａに有害な影響を与えたりバイポーラ領域２０
０内に欠陥を生じさせることなく実質的に完全にエッチ
ングすることができ（図１２）、それによって最終的な
バイポーラトランジスタに於て過大なベース再結合電流
が防止される。このように本発明によれば、前記活性領
域の上に酸化膜を正確に膜厚を制御して残すという条件
が不必要になり、前記バイポーラトランジスタのベース
領域への損傷が回避される。同時に、電界効果トランジ
スタの活性領域から全酸化膜を実質的に除去することに
よって、同じソース／ドレインの注入によって形成され
るレジスタ及び電界効果レジスタに均一なかつ制御可能
な電気的特性が与えられる。
【００３０】フォトレジスト層２１３を被着させかつパ
ターンニングして、バイポーラ領域２００のコレクタ・
プラグ領域２０９内部のコレクタ・コンタクト２１２ｃ
と、ＮＭＯＳ領域２０１のソース領域２１２ａ及びドレ
イン領域２１２ｂとにｎ型イオン注入を行なうための開
口を形成する。このイオン注入に使用されるｎ型イオン
種はリン、砒素またはこれらの双方とすることができる
。砒素及びリンの両方を用いた場合には、適当なイオン
注入のドーズ量はそれぞれ６５ＫｅＶに於て８．０×１
０１５及び６５ＫｅＶに於て１．５×１０１４である。
ターンニングして、バイポーラ領域２００のコレクタ・
プラグ領域２０９内部のコレクタ・コンタクト２１２ｃ
と、ＮＭＯＳ領域２０１のソース領域２１２ａ及びドレ
イン領域２１２ｂとにｎ型イオン注入を行なうための開
口を形成する。このイオン注入に使用されるｎ型イオン
種はリン、砒素またはこれらの双方とすることができる
。砒素及びリンの両方を用いた場合には、適当なイオン
注入のドーズ量はそれぞれ６５ＫｅＶに於て８．０×１
０１５及び６５ＫｅＶに於て１．５×１０１４である。
【００３１】フォトレジスト層２１３は、酸素プラズマ
を用いる灰化工程及びそれに続く「ピラニア」溶液とし
て一般に知られる試薬を使用するレジスタ剥離工程によ
って除去される。前記灰化及びレジスタ剥離工程の間、
保護構造２０４ｂはバイポーラ領域２００の不活性化さ
れた前記活性領域を保護する。
を用いる灰化工程及びそれに続く「ピラニア」溶液とし
て一般に知られる試薬を使用するレジスタ剥離工程によ
って除去される。前記灰化及びレジスタ剥離工程の間、
保護構造２０４ｂはバイポーラ領域２００の不活性化さ
れた前記活性領域を保護する。
【００３２】次に、フォトレジスト層２１４を被着させ
、パターニングしてバイポーラ領域２００の活性領域に
イオンを注入するための開口を形成する（図１４）。 フッ化水素とフッ化アンモニウムとの７：１（容積比）
溶液を３０℃で使用する緩衝酸化膜エッチングと称され
るウエット・エッチング工程によって、保護構造２０４
ｂの側壁から酸化膜スペーサ構造２１１ｃ、２１１ｄを
除去する。緩衝酸化膜エッチングの後に、米国カリフォ
ルニア州フリモントのエルエーエム・リサーチ・コーポ
レイション（ＬＡＭ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒ
ａｔｉｏｎ）から市販されているＬＡＭモデル４９０の
ような適当なプラズマエッチング装置を用いてポリサイ
ド・エッチングを行ない、保護構造２０４ｂを除去して
バイポーラ領域２００の前記活性領域の上にゲート酸化
膜２０５ａを露出させる。
、パターニングしてバイポーラ領域２００の活性領域に
イオンを注入するための開口を形成する（図１４）。 フッ化水素とフッ化アンモニウムとの７：１（容積比）
溶液を３０℃で使用する緩衝酸化膜エッチングと称され
るウエット・エッチング工程によって、保護構造２０４
ｂの側壁から酸化膜スペーサ構造２１１ｃ、２１１ｄを
除去する。緩衝酸化膜エッチングの後に、米国カリフォ
ルニア州フリモントのエルエーエム・リサーチ・コーポ
レイション（ＬＡＭ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒ
ａｔｉｏｎ）から市販されているＬＡＭモデル４９０の
ような適当なプラズマエッチング装置を用いてポリサイ
ド・エッチングを行ない、保護構造２０４ｂを除去して
バイポーラ領域２００の前記活性領域の上にゲート酸化
膜２０５ａを露出させる。
【００３３】酸化膜スペーサ２１１ｃ、２１１ｄを除去
する前記ウエット・エッチング工程によって平担性が向
上するが、必要に応じて酸化膜スペーサ２１１ｃ、２１
１ｄを所定位置に残すことができる。平担性の改善によ
って、後の工程で被着される前記ＢＰＳＧ層が薄過ぎる
場合に生じることがある金属配線の破断を防止できる。 このポリサイド・エッチング工程は、ポリサイド構造２
０４ｂの完全な除去を確保するために１５％までオーバ
エッチングすることが可能である。
する前記ウエット・エッチング工程によって平担性が向
上するが、必要に応じて酸化膜スペーサ２１１ｃ、２１
１ｄを所定位置に残すことができる。平担性の改善によ
って、後の工程で被着される前記ＢＰＳＧ層が薄過ぎる
場合に生じることがある金属配線の破断を防止できる。 このポリサイド・エッチング工程は、ポリサイド構造２
０４ｂの完全な除去を確保するために１５％までオーバ
エッチングすることが可能である。
【００３４】次に、バイポーラ領域２００の前記活性領
域の上のゲート酸化膜２０５ａ内にｐ型イオンを注入す
る。ホウ素のような注入イオンは、ゲート酸化膜２０５
ａの下のシリコンを貫通して、バイポーラ領域２００内
にバイポーラトランジスタのベース２１５を形成する（
図１６）。保護構造２０４ｂによって保護される酸化膜
２０５ａを介して前記ホウ素イオンが注入されることか
ら、生のシリコンへのホウ素の注入に関連するチャネリ
ング・テイル効果は、チャネリングが酸化膜内で生じな
いことから防止される。この結果、高性能のバイポーラ
トランジスタに必要な非常に狭いベース幅が達成される
。更に、ゲート酸化膜２０５ａは、前記シリコン表面に
於けるトラップ部分及びタングリングボンドの形成を排
除することによって前記ベース活性領域の表面を不活性
化する機能を有する。このパッシベーション効果によっ
てバイポーラトランジスタの信頼性が向上する。
域の上のゲート酸化膜２０５ａ内にｐ型イオンを注入す
る。ホウ素のような注入イオンは、ゲート酸化膜２０５
ａの下のシリコンを貫通して、バイポーラ領域２００内
にバイポーラトランジスタのベース２１５を形成する（
図１６）。保護構造２０４ｂによって保護される酸化膜
２０５ａを介して前記ホウ素イオンが注入されることか
ら、生のシリコンへのホウ素の注入に関連するチャネリ
ング・テイル効果は、チャネリングが酸化膜内で生じな
いことから防止される。この結果、高性能のバイポーラ
トランジスタに必要な非常に狭いベース幅が達成される
。更に、ゲート酸化膜２０５ａは、前記シリコン表面に
於けるトラップ部分及びタングリングボンドの形成を排
除することによって前記ベース活性領域の表面を不活性
化する機能を有する。このパッシベーション効果によっ
てバイポーラトランジスタの信頼性が向上する。
【００３５】酸素プラズマ及び硫酸塩のような適当な試
薬をそれぞれ用いて灰化工程及びレジスト剥離工程によ
ってフォトレジスト層２１４を除去した後に、フォトレ
ジスト層２１７を設け、かつバイポーラトランジスタの
ベース・コンタクト領域２１６ａ、２１６ｂ（図１７）
及びＰＭＯＳトランジスタ（図示せず）のソース及びド
レイン領域にイオン注入を行なうための開口を形成する
ようにパターンニングする。ＰＭＯＳトランジスタのソ
ース領域及びドレイン領域を形成するのに適したイオン
種の１つに２フッ化ホウ素（ＢＦ２）があり、その場合
にドーズ量は４５ＫｅＶに於て３．０×１０１５である
。
薬をそれぞれ用いて灰化工程及びレジスト剥離工程によ
ってフォトレジスト層２１４を除去した後に、フォトレ
ジスト層２１７を設け、かつバイポーラトランジスタの
ベース・コンタクト領域２１６ａ、２１６ｂ（図１７）
及びＰＭＯＳトランジスタ（図示せず）のソース及びド
レイン領域にイオン注入を行なうための開口を形成する
ようにパターンニングする。ＰＭＯＳトランジスタのソ
ース領域及びドレイン領域を形成するのに適したイオン
種の１つに２フッ化ホウ素（ＢＦ２）があり、その場合
にドーズ量は４５ＫｅＶに於て３．０×１０１５である
。
【００３６】フォトレジスト層２１７を剥離させた後に
、米国カリフォルニア州サンノゼのアニコン・インコー
ポレイテッドから市販されているＣＶＤ反応器のような
低温酸化膜を形成する適当な方法によって、膜厚２００
０オングストロームの低温酸化膜（ＬＴＯ）２２４を被
着させる。次に、この低温酸化膜２２４をパターニング
し、かつ更に選択的にエッチングして、第２ポリシリコ
ン層（「Ｐｏｌｙ ＩＩ」）のためのコンタクト領域
を形成する。このようなコンタクト領域にはエミッタ・
コンタクト領域２１７ａが含まれる。
、米国カリフォルニア州サンノゼのアニコン・インコー
ポレイテッドから市販されているＣＶＤ反応器のような
低温酸化膜を形成する適当な方法によって、膜厚２００
０オングストロームの低温酸化膜（ＬＴＯ）２２４を被
着させる。次に、この低温酸化膜２２４をパターニング
し、かつ更に選択的にエッチングして、第２ポリシリコ
ン層（「Ｐｏｌｙ ＩＩ」）のためのコンタクト領域
を形成する。このようなコンタクト領域にはエミッタ・
コンタクト領域２１７ａが含まれる。
【００３７】パターニングされた第２のポリサイドまた
はポリシリコン層２１８によってバイポーラトランジス
タのエミッタが得られる（図１８）。このエミッタは、
前記ポリシリコン内の砒素のようなｎ型ドーパントが下
側のシリコン表面内に拡散する際に形成される。次に前
記ウエハ表面にホウ素−リン−硅酸塩ガラス（ＢＰＳＧ
）の層２２０を設け、パターニングしかつ選択的にエッ
チングして、回路素子を金属間絶縁層２２１によって絶
縁された１個または２個以上の金属層２１９によって接
続できるようにする。この絶縁層２２１は、上述したア
ニコン・インコーポレイテッドから市販されているＡＣ
ＶＤ反応器のような適当な装置によって被着された膜厚
約１５５００オングストロームの低温酸化膜（ＬＴＯ）
から形成される。
はポリシリコン層２１８によってバイポーラトランジス
タのエミッタが得られる（図１８）。このエミッタは、
前記ポリシリコン内の砒素のようなｎ型ドーパントが下
側のシリコン表面内に拡散する際に形成される。次に前
記ウエハ表面にホウ素−リン−硅酸塩ガラス（ＢＰＳＧ
）の層２２０を設け、パターニングしかつ選択的にエッ
チングして、回路素子を金属間絶縁層２２１によって絶
縁された１個または２個以上の金属層２１９によって接
続できるようにする。この絶縁層２２１は、上述したア
ニコン・インコーポレイテッドから市販されているＡＣ
ＶＤ反応器のような適当な装置によって被着された膜厚
約１５５００オングストロームの低温酸化膜（ＬＴＯ）
から形成される。
【００３８】この絶縁層面の平坦化は、フィールド領域
に膜厚１７５００オングストロームの酸化膜が残るまで
ＬＴＯ膜２２１をエッチングすることによって達成され
る。このエッチバック工程の後に、米国カリフォルニア
州サンノゼのノベルス・システムズ・インコーポレイテ
ッド（Ｎｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃ．）
から市販されているようなＣｏｎｃｅｐｔ Ｏｎｅ（
登録商標）反応装置のような適当な装置を用いて膜厚約
８０００オングストロームのドープされていないプラズ
マ酸化物の薄膜が形成される。バイア（ｖｉａ）及び第
２金属層の双方を適当にパターニングして、当業者に良
く知られているような特別の配線を設けることができる
。
に膜厚１７５００オングストロームの酸化膜が残るまで
ＬＴＯ膜２２１をエッチングすることによって達成され
る。このエッチバック工程の後に、米国カリフォルニア
州サンノゼのノベルス・システムズ・インコーポレイテ
ッド（Ｎｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃ．）
から市販されているようなＣｏｎｃｅｐｔ Ｏｎｅ（
登録商標）反応装置のような適当な装置を用いて膜厚約
８０００オングストロームのドープされていないプラズ
マ酸化物の薄膜が形成される。バイア（ｖｉａ）及び第
２金属層の双方を適当にパターニングして、当業者に良
く知られているような特別の配線を設けることができる
。
【００３９】次に、全表面がパッシベーション層２２２
によって不活性化される。パッシベーション層２２２は
、後に同様の膜厚の窒化物を被着させる膜厚約６０００
オングストロームのポリシリコンガラス薄膜のような適
当なパッシベーション層とすることができる。両薄膜は
、上述したノベルス社の反応器によって、絶縁層２２１
に於けるプラズマ酸化膜の被着と共に形成することがで
きる。完成した半導体構造が図１８に示されている。
によって不活性化される。パッシベーション層２２２は
、後に同様の膜厚の窒化物を被着させる膜厚約６０００
オングストロームのポリシリコンガラス薄膜のような適
当なパッシベーション層とすることができる。両薄膜は
、上述したノベルス社の反応器によって、絶縁層２２１
に於けるプラズマ酸化膜の被着と共に形成することがで
きる。完成した半導体構造が図１８に示されている。
【００４０】以上、特別のフォトマスキング工程を必要
とすることなくＢｉＣＭＯＳ技術に於て最小のベース再
結合電流を有する高度な製造可能なバイポーラトランジ
スタを得るための方法について説明した。しかしながら
、保護構造２０４ｂについて上述したゲート材料以外の
別の薄膜を保護構造として用いることもできる。
とすることなくＢｉＣＭＯＳ技術に於て最小のベース再
結合電流を有する高度な製造可能なバイポーラトランジ
スタを得るための方法について説明した。しかしながら
、保護構造２０４ｂについて上述したゲート材料以外の
別の薄膜を保護構造として用いることもできる。
【００４１】図１９乃至図２３は、本発明の第２実施例
を示している。図１９は、それぞれバイポーラトランジ
スタ及びＮＭＯＳトランジスタの形成を目的とする領域
３００及び３０１を有する半導体構造の断面を示してい
る。図１９に示されるように、領域３０２は、適当な方
法によって形成されたＮウェル３１０の下に同じく適当
な方法で形成されたｎ型埋込み層３０８が設けられてい
る。領域３０１には、適当な方法によって形成されたｐ
型埋込み層３０７が、同じく適当な方法で形成されたＰ
ウェル３０６の下に設けられている。
を示している。図１９は、それぞれバイポーラトランジ
スタ及びＮＭＯＳトランジスタの形成を目的とする領域
３００及び３０１を有する半導体構造の断面を示してい
る。図１９に示されるように、領域３０２は、適当な方
法によって形成されたＮウェル３１０の下に同じく適当
な方法で形成されたｎ型埋込み層３０８が設けられてい
る。領域３０１には、適当な方法によって形成されたｐ
型埋込み層３０７が、同じく適当な方法で形成されたＰ
ウェル３０６の下に設けられている。
【００４２】熱成長させた膜厚３８０オングストローム
のパッド酸化膜３０５ａを領域３００及び３０１の表面
上に設ける。窒化物の膜３０３を、ジクロロシラン及び
アンモニアの３対１の混合ガス内で８００℃で１時間に
亘ってＬＰＣＶＤ技術を用いて約１７００オングストロ
ームの膜厚にまで形成し、かつ選択的にパターニングす
る。
のパッド酸化膜３０５ａを領域３００及び３０１の表面
上に設ける。窒化物の膜３０３を、ジクロロシラン及び
アンモニアの３対１の混合ガス内で８００℃で１時間に
亘ってＬＰＣＶＤ技術を用いて約１７００オングストロ
ームの膜厚にまで形成し、かつ選択的にパターニングす
る。
【００４３】この窒化膜３０３は本実施例に於て２つの
目的を有する。第１に、次に形成されるべきフィールド
酸化膜の酸化マスクとして機能する。第２に、バイポー
ラ領域３００に於ける窒化膜３０３が、図９乃至が１５
の保護構造３０４ｂが達成する目的と同様の目的を有す
る保護構造をバイポーラ活性領域３００の上に形成する
。
目的を有する。第１に、次に形成されるべきフィールド
酸化膜の酸化マスクとして機能する。第２に、バイポー
ラ領域３００に於ける窒化膜３０３が、図９乃至が１５
の保護構造３０４ｂが達成する目的と同様の目的を有す
る保護構造をバイポーラ活性領域３００の上に形成する
。
【００４４】９５０℃で水蒸気の雰囲気内で６時間に亘
って標準的なシリコンの局部酸化（ＬＯＣＯＳ）を行う
ことによって、膜厚６０００オングストロームのフィー
ルド酸化膜３０５ｂが得られる。窒化膜３０３によって
前記シリコン表面の多くの部分が酸化から保護されるに
も拘らず、図１９に膜３０３ａとして示される酸化物の
薄膜が形成される。図１９は、前記ＬＯＣＯＳ工程の完
了後に於ける半導体構造を示している。
って標準的なシリコンの局部酸化（ＬＯＣＯＳ）を行う
ことによって、膜厚６０００オングストロームのフィー
ルド酸化膜３０５ｂが得られる。窒化膜３０３によって
前記シリコン表面の多くの部分が酸化から保護されるに
も拘らず、図１９に膜３０３ａとして示される酸化物の
薄膜が形成される。図１９は、前記ＬＯＣＯＳ工程の完
了後に於ける半導体構造を示している。
【００４５】フォトレジスト層３０３を付着させ、かつ
次の酸化膜ウェット・エッチング及び窒化膜ウェット・
エッチングの工程に於てバイポーラ領域３００の前記ベ
ース領域の上の薄い酸化膜３０３ａ、窒化シリコン膜３
０３及びパッド酸化膜３０５ａを保護するように適当に
パターニングする（図２０）。
次の酸化膜ウェット・エッチング及び窒化膜ウェット・
エッチングの工程に於てバイポーラ領域３００の前記ベ
ース領域の上の薄い酸化膜３０３ａ、窒化シリコン膜３
０３及びパッド酸化膜３０５ａを保護するように適当に
パターニングする（図２０）。
【００４６】バイポーラ領域３００のみを保護し、かつ
ＮＭＯＳトランジスタ３０１及び図示されないＰＭＯＳ
トランジスタを露出させるようにパターニングし、それ
によって領域３００内の窒化膜３０３の一部分を、上述
した酸化膜スペーサの形成の際に次のオーバエッチング
の後まで残すことができるようになっている。
ＮＭＯＳトランジスタ３０１及び図示されないＰＭＯＳ
トランジスタを露出させるようにパターニングし、それ
によって領域３００内の窒化膜３０３の一部分を、上述
した酸化膜スペーサの形成の際に次のオーバエッチング
の後まで残すことができるようになっている。
【００４７】前記酸化膜ウェット・エッチングの目的は
、窒化膜３０３の上にある薄い酸化膜３０３ａを除去す
ることである。この酸化膜ウェット・エッチングは、フ
ッ化水素ＨＦとフッ化アンモニウムとの７：１緩衝酸化
膜エッチングであって３０℃で約２５秒間行われ、それ
によってＮＭＯＳ領域３０１のような電界効果トランジ
スタ領域内の窒化膜３０３を露出させるようにする。 窒化膜ウェット・エッチングは、１７０℃の高温リン酸
塩内で７５分間に亘って行われる。このウェット・エッ
チングは、別の緩衝化酸化膜エッチングを１０秒間行う
清浄化工程によって半導体表面の不純物または凸凹を取
り除くことによって完了する。
、窒化膜３０３の上にある薄い酸化膜３０３ａを除去す
ることである。この酸化膜ウェット・エッチングは、フ
ッ化水素ＨＦとフッ化アンモニウムとの７：１緩衝酸化
膜エッチングであって３０℃で約２５秒間行われ、それ
によってＮＭＯＳ領域３０１のような電界効果トランジ
スタ領域内の窒化膜３０３を露出させるようにする。 窒化膜ウェット・エッチングは、１７０℃の高温リン酸
塩内で７５分間に亘って行われる。このウェット・エッ
チングは、別の緩衝化酸化膜エッチングを１０秒間行う
清浄化工程によって半導体表面の不純物または凸凹を取
り除くことによって完了する。
【００４８】図２０は、酸化膜及び窒化膜ウェット・エ
ッチング工程の後に於ける半導体構造を示している。
ッチング工程の後に於ける半導体構造を示している。
【００４９】この酸化膜及び窒化膜ウェット・エッチン
グ工程の後に、フォトレジスト層３０３ｂを剥離させる
。犠牲的酸化工程を行って、窒化膜エッチングによって
露出された前記シリコン表面の上に膜厚約２６０オング
ストロームの酸化膜を成長させる。次に、この酸化膜を
フッ化水素ＨＦとフッ化アンモニウムとの７：１（容積
比）緩衝酸化膜エッチングによって除去する。この犠牲
的酸化及び除去は、ＮＭＯＳ領域３０１のような電界効
果トランジスタ領域から窒化膜の除去が完全に行われる
ことを保証するためのものである。この犠牲的酸化及び
除去によって「コオイ（Ｋｏｏｉ）効果」即ち「ホワイ
トリボン」現象が防止される。
グ工程の後に、フォトレジスト層３０３ｂを剥離させる
。犠牲的酸化工程を行って、窒化膜エッチングによって
露出された前記シリコン表面の上に膜厚約２６０オング
ストロームの酸化膜を成長させる。次に、この酸化膜を
フッ化水素ＨＦとフッ化アンモニウムとの７：１（容積
比）緩衝酸化膜エッチングによって除去する。この犠牲
的酸化及び除去は、ＮＭＯＳ領域３０１のような電界効
果トランジスタ領域から窒化膜の除去が完全に行われる
ことを保証するためのものである。この犠牲的酸化及び
除去によって「コオイ（Ｋｏｏｉ）効果」即ち「ホワイ
トリボン」現象が防止される。
【００５０】前記犠牲的酸化工程が完了した後に、前記
半導体表面を、図２１の領域３０９として示されるコレ
クタ・プラグ領域の深いＮ＋イオン注入のために適当に
パターニングする。この深いＮ＋イオン注入には、イオ
ン種としてリンを１００ＫｅＶでドーズ量５．０×１０
１５で使用する。
半導体表面を、図２１の領域３０９として示されるコレ
クタ・プラグ領域の深いＮ＋イオン注入のために適当に
パターニングする。この深いＮ＋イオン注入には、イオ
ン種としてリンを１００ＫｅＶでドーズ量５．０×１０
１５で使用する。
【００５１】コレクタ・イオン注入マスク除去工程の後
に、図２１のゲート酸化膜３０５ｃを乾燥した酸素雰囲
気内で９５０℃の温度で約５０分間に亘って膜厚２４５
オングストロームまで成長させる。（前記犠牲的酸化膜
、コレクタ・プラグイオン注入、及びゲート酸化膜の各
工程については、ピー・トン（Ｐ． Ｔｏｎｇ）他によ
る「Ａ Ｐｒｏｄｕｃｔｉｏｎ Ｐｒｏｖｅｎ Ｈｉｇ
ｈ Ｐｅｒｆｏｒｍａｎｃｅ １．０ μｍ Ｄｏｕｂ
ｌｅ−ｌｅｖｅｌ Ｐｏｌｙｓｉｌｉｃｏｎ ＢｉＣＭ
ＯＳ Ｔｅｃｈｎｏｌｏｇｙ」、Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｔｅｃｈｎｉｃａｌ Ｊｏｕｒｎａｌ、１９９
０年６月、第１０６〜１１２頁に記載されている。）
に、図２１のゲート酸化膜３０５ｃを乾燥した酸素雰囲
気内で９５０℃の温度で約５０分間に亘って膜厚２４５
オングストロームまで成長させる。（前記犠牲的酸化膜
、コレクタ・プラグイオン注入、及びゲート酸化膜の各
工程については、ピー・トン（Ｐ． Ｔｏｎｇ）他によ
る「Ａ Ｐｒｏｄｕｃｔｉｏｎ Ｐｒｏｖｅｎ Ｈｉｇ
ｈ Ｐｅｒｆｏｒｍａｎｃｅ １．０ μｍ Ｄｏｕｂ
ｌｅ−ｌｅｖｅｌ Ｐｏｌｙｓｉｌｉｃｏｎ ＢｉＣＭ
ＯＳ Ｔｅｃｈｎｏｌｏｇｙ」、Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｔｅｃｈｎｉｃａｌ Ｊｏｕｒｎａｌ、１９９
０年６月、第１０６〜１１２頁に記載されている。）
【００５２】米国カリフォルニア州のテルムコ・コーポ
レイションから市販されているＬＰＣＶＤ管のような適
当な成膜装置を６１５℃の成膜温度で用いて最初に膜厚
５００オングストロームのポリシリコンからなる中間膜
３０３ｄを付着させることによってポリサイド層３０４
を形成する。この中間ポリシリコン層を介して、４５Ｋ
ｅＶで８．５×１０１１のドーズ量でホウ素イオンのＶ
Ｔ（閾値電圧）イオン注入を行う。このＶＴイオン注入
によって、前記ＮＭＯＳ及びＰＭＯＳ電界効果トランジ
スタ双方の閾値電圧を調整する。（図２１）
レイションから市販されているＬＰＣＶＤ管のような適
当な成膜装置を６１５℃の成膜温度で用いて最初に膜厚
５００オングストロームのポリシリコンからなる中間膜
３０３ｄを付着させることによってポリサイド層３０４
を形成する。この中間ポリシリコン層を介して、４５Ｋ
ｅＶで８．５×１０１１のドーズ量でホウ素イオンのＶ
Ｔ（閾値電圧）イオン注入を行う。このＶＴイオン注入
によって、前記ＮＭＯＳ及びＰＭＯＳ電界効果トランジ
スタ双方の閾値電圧を調整する。（図２１）
【００５３
】上述した第１実施例では、前記ＶＴイオン注入を図９
のポリサイド層２０４の成膜前に行うことによって、前
記ＶＴイオン注入が前記ＭＯＳ及びＰＭＯＳ活性領域だ
けでなく、前記バイポーラベース活性領域についても同
様に進行する。対照的に、前記第２実施例の窒化膜構造
３０３は、前記ＶＴイオン注入の際にイオン種から前記
ベース活性領域を保護する。
】上述した第１実施例では、前記ＶＴイオン注入を図９
のポリサイド層２０４の成膜前に行うことによって、前
記ＶＴイオン注入が前記ＭＯＳ及びＰＭＯＳ活性領域だ
けでなく、前記バイポーラベース活性領域についても同
様に進行する。対照的に、前記第２実施例の窒化膜構造
３０３は、前記ＶＴイオン注入の際にイオン種から前記
ベース活性領域を保護する。
【００５４】次に、米国カリフォルニア州のテルムコ・
コーポレイションから市販されているＬＰＣＶＤ管のよ
うな適当な成膜装置を使用し、６１５℃の成膜温度で別
の膜厚２５００オングストロームのポリシリコン薄膜を
形成する。このポリシリコン薄膜は、同じくテルムコ・
コーポレイションから市販されているＰＯＣｌ３管のよ
うな適当な装置を用いて２４Ω／平方にドーピングする
。艶消し及び硫酸塩清浄工程の後に、米国カリフォルニ
ア州マウンテンビュウのジーナス・コーポレイションか
ら市販されているモデル＃８４０２ ＣＶＤ反応器の
ような適当な装置を用いて、膜厚約２０００オングスト
ロームのケイ化タングステンの薄膜を形成する。リンで
ドーピングしたポリシリコン及びケイ化タングステンの
組み合わせを本明細書ではポリサイド層３０４と称する
。
コーポレイションから市販されているＬＰＣＶＤ管のよ
うな適当な成膜装置を使用し、６１５℃の成膜温度で別
の膜厚２５００オングストロームのポリシリコン薄膜を
形成する。このポリシリコン薄膜は、同じくテルムコ・
コーポレイションから市販されているＰＯＣｌ３管のよ
うな適当な装置を用いて２４Ω／平方にドーピングする
。艶消し及び硫酸塩清浄工程の後に、米国カリフォルニ
ア州マウンテンビュウのジーナス・コーポレイションか
ら市販されているモデル＃８４０２ ＣＶＤ反応器の
ような適当な装置を用いて、膜厚約２０００オングスト
ロームのケイ化タングステンの薄膜を形成する。リンで
ドーピングしたポリシリコン及びケイ化タングステンの
組み合わせを本明細書ではポリサイド層３０４と称する
。
【００５５】次に、フォトレジスト３０３ｃを付着させ
かつ前記電界効果トランジスタのゲート領域を画定する
ように成長させる。図２２は、フォトレジスト３０３ｃ
を付着させかつ成長させた後の半導体構造の断面である
。
かつ前記電界効果トランジスタのゲート領域を画定する
ように成長させる。図２２は、フォトレジスト３０３ｃ
を付着させかつ成長させた後の半導体構造の断面である
。
【００５６】次のステップは、図９乃至図１８に示した
本発明の第１実施例に関して記述したポリサイドのエッ
チングである。ＬＴＯの成膜及びその後のスペーサ・エ
ッチングの後に酸化膜スペーサ３１１ａ、３１１ｂを形
成する。このスペーサ３１１ａ、３１１ｂの成膜工程は
、図９乃至図１８に示される本発明の第１実施例の酸化
膜スペーサ２１１ａ、２１１ｂに関して記述したものと
同じである。窒化物の保護構造３０３によって、バイポ
ーラ領域３００のベース活性領域の表面はオーバエッチ
ングによる損傷から保護されている。従って、第１実施
例に関連して上述した保護構造２０４ｂの利点が、この
第２実施例の保護構造３０３によっても実現されている
。
本発明の第１実施例に関して記述したポリサイドのエッ
チングである。ＬＴＯの成膜及びその後のスペーサ・エ
ッチングの後に酸化膜スペーサ３１１ａ、３１１ｂを形
成する。このスペーサ３１１ａ、３１１ｂの成膜工程は
、図９乃至図１８に示される本発明の第１実施例の酸化
膜スペーサ２１１ａ、２１１ｂに関して記述したものと
同じである。窒化物の保護構造３０３によって、バイポ
ーラ領域３００のベース活性領域の表面はオーバエッチ
ングによる損傷から保護されている。従って、第１実施
例に関連して上述した保護構造２０４ｂの利点が、この
第２実施例の保護構造３０３によっても実現されている
。
【００５７】コレクタ・コンタクト３１２ｃ、ＮＭＯＳ
領域３０１のソース領域３１２ａ及びドレイン領域３１
２ｂの形成に関連する本第２実施例の次のステップは、
第１実施例の対応する構造を形成する前記工程と同じで
ある。
領域３０１のソース領域３１２ａ及びドレイン領域３１
２ｂの形成に関連する本第２実施例の次のステップは、
第１実施例の対応する構造を形成する前記工程と同じで
ある。
【００５８】前記エッチング工程によってポリサイド層
３０４から分離された構造が、保護構造３０３の側壁に
ゲート３０４ａ及びポリサイド・スペーサ３０４ｂ、３
０４ｃを形成する（図２３）。
３０４から分離された構造が、保護構造３０３の側壁に
ゲート３０４ａ及びポリサイド・スペーサ３０４ｂ、３
０４ｃを形成する（図２３）。
【００５９】次に、フォトレジスト層３１４を被着させ
かつパターニングして、バイポーラ領域３００の活性領
域内にイオン注入のための開口を形成する（図２３）。 米国カリフォルニア州フリモントのエルエーエム・リサ
ーチ・コーポレイションから市販されているモデル４９
０のような適当なプラズマ・エッチング装置を使用する
ポリサイド・エッチングによって、保護構造３０３の側
壁からポリサイド・スペーサ３０４ｂ、３０４ｃを除去
し、かつその後に、同じくエルエーエム・リサーチ・コ
ーポレイションから市販されているＬＡＭ ４９０−
２のような適当なプラズマ・エッチング装置を用いて短
いウェット酸化膜浸漬に続けて窒化膜プラズマ・エッチ
ングを行うことによって保護構造３０３を除去する。
かつパターニングして、バイポーラ領域３００の活性領
域内にイオン注入のための開口を形成する（図２３）。 米国カリフォルニア州フリモントのエルエーエム・リサ
ーチ・コーポレイションから市販されているモデル４９
０のような適当なプラズマ・エッチング装置を使用する
ポリサイド・エッチングによって、保護構造３０３の側
壁からポリサイド・スペーサ３０４ｂ、３０４ｃを除去
し、かつその後に、同じくエルエーエム・リサーチ・コ
ーポレイションから市販されているＬＡＭ ４９０−
２のような適当なプラズマ・エッチング装置を用いて短
いウェット酸化膜浸漬に続けて窒化膜プラズマ・エッチ
ングを行うことによって保護構造３０３を除去する。
【００６０】バイポーラ領域３００の活性領域の上のパ
ッド酸化膜３０５ａ内にｐ型イオン注入を行う。注入さ
れたホウ素はパッド酸化膜３０５ａの下のシリコン内に
浸透して、バイポーラ領域３００内にバイポーラトラン
ジスタのベースを形成する（図示せず）。この時点以降
の後に続く全工程は、第１実施例について上述したベー
スのイオン注入に続く工程と同じである。
ッド酸化膜３０５ａ内にｐ型イオン注入を行う。注入さ
れたホウ素はパッド酸化膜３０５ａの下のシリコン内に
浸透して、バイポーラ領域３００内にバイポーラトラン
ジスタのベースを形成する（図示せず）。この時点以降
の後に続く全工程は、第１実施例について上述したベー
スのイオン注入に続く工程と同じである。
【００６１】以上本発明について特定の実施例を用いて
説明したが、本発明はその技術的範囲内に於て様々な変
形・変更を加えて実施することができる。例えば、本発
明は上述した特定のＢｉＣＭＯＳプロセスに限定される
ものではなく、また上述した特定のプロセス・パラメー
タの範囲及び材料に限定されるものではなく、当業者に
とって周知のように所望の集積回路デバイスの特性に従
ってパラメータ値及び材料を選択することができる。更
に、本発明はバイポーラＮＭＯＳプロセスのような電界
効果トランジスタ及びバイポーラトランジスタの形成に
関連するプロセスに広く適用することができる。従って
、本発明は、その技術的範囲内に於て上述した実施例に
様々な変形・変更を加えることができる。
説明したが、本発明はその技術的範囲内に於て様々な変
形・変更を加えて実施することができる。例えば、本発
明は上述した特定のＢｉＣＭＯＳプロセスに限定される
ものではなく、また上述した特定のプロセス・パラメー
タの範囲及び材料に限定されるものではなく、当業者に
とって周知のように所望の集積回路デバイスの特性に従
ってパラメータ値及び材料を選択することができる。更
に、本発明はバイポーラＮＭＯＳプロセスのような電界
効果トランジスタ及びバイポーラトランジスタの形成に
関連するプロセスに広く適用することができる。従って
、本発明は、その技術的範囲内に於て上述した実施例に
様々な変形・変更を加えることができる。
【図１】従来のＢｉＣＭＯＳ集積回路の製造方法によっ
て製造される半導体構造の初期段階を示す断面図である
。
て製造される半導体構造の初期段階を示す断面図である
。
【図２】図１の後の段階に於ける半導体構造を示す断面
図である。
図である。
【図３】図２の後の段階に於ける半導体構造を示す断面
図である。
図である。
【図４】図３の後の段階に於ける半導体構造を示す断面
図である。
図である。
【図５】図４の後の段階に於ける半導体構造を示す断面
図である。
図である。
【図６】図５の後の段階に於ける半導体構造を示す断面
図である。
図である。
【図７】図６の後の段階に於ける半導体構造を示す断面
図である。
図である。
【図８】完成した半導体構造を示す断面図である。
【図９】本発明による第１実施例の方法の初期段階に於
ける半導体構造を示す断面図である。
ける半導体構造を示す断面図である。
【図１０】図９の後の段階に於ける半導体構造を示す断
面図である。
面図である。
【図１１】図１０の後の段階に於ける半導体構造を示す
断面図である。
断面図である。
【図１２】図１１の後の段階に於ける半導体構造を示す
断面図である。
断面図である。
【図１３】図１２の後の段階の半導体構造を示す断面図
である。
である。
【図１４】図１３の後の段階に於ける半導体構造を示す
断面図である。
断面図である。
【図１５】図１４の後の段階に於ける半導体構造を示す
断面図である。
断面図である。
【図１６】図１５の後の段階に於ける半導体構造を示す
断面図である。
断面図である。
【図１７】図１６の後の段階に於ける半導体構造を示す
断面図である。
断面図である。
【図１８】本発明による第１実施例の完成した半導体構
造を示す断面図である。
造を示す断面図である。
【図１９】本発明による第２実施例の方法の初期段階に
於ける半導体構造を示す断面図である。
於ける半導体構造を示す断面図である。
【図２０】図１９の後の段階に於ける半導体構造を示す
断面図である。
断面図である。
【図２１】図２０の後の段階に於ける半導体構造を示す
断面図である。
断面図である。
【図２２】図２１の後の段階に於ける半導体構造を示す
断面図である。
断面図である。
【図２３】第２実施例に於てフォトレジスト層３１４を
形成しかつパターニングする工程に於ける半導体構造を
示す断面図である。
形成しかつパターニングする工程に於ける半導体構造を
示す断面図である。
１００、１０１ 領域
１０３ フォトレジスト層
１０４ ポリサイド層
１０５ａ ゲート酸化膜
１０５ｂ フィールド酸化膜
１０６ Ｐウェル
１０７ ｐ型埋込み層
１０８ ｎ型埋込み層
１０９ コレクタ・プラグ領域
１１０ Ｎウェル
１１１ 低温酸化膜
１１１ａ、１１１ｂ 酸化膜スペーサ１１２ フォ
トレジスト層 １１３ ベース １１４ フォトレジスト層 １１４ａ ソース領域 １１４ｂ ドレイン領域 １１５ フォトレジスト層 １１６ａ、１１６ｂ ベース・コンタクト領域１１７
ａ エミッタ・コンタクト １１７ｂ ブランケット層 １１８ 金属層 １１９ ＢＰＳＧ層 ２００ バイポーラ領域 ２０１ ＮＭＯＳ領域 ２０３ フォトレジスト層、ポリサイド・マスク２０
４ ポリサイド層 ２０５ａ ゲート酸化膜 ２０５ｂ フィールド酸化膜 ２０６ Ｐウェル ２０７ ｐ型埋込み層 ２０８ ｎ型埋込み層 ２０９ コレクタ・プラグ領域 ２１０ Ｎウェル ２１１ 低温酸化膜 ２１１ａ〜２１１ｄ 酸化膜スペーサ２１２ａ ソ
ース領域 ２１２ｂ ドレイン領域 ２１２ｃ コレクタ・コンタクト ２１３、２１４ フォトレジスト層 ２１５ ベース ２１６ａ、２１６ｂ ベース・コンタクト領域２１７
フォトレジスト層 ２１７ａ エミッタ・コンタクト領域２１８ 第２
ポリシリコン層 ２１９ 金属層 ２２０ ＢＰＳＧ層 ２２１ 絶縁層、ＬＴＯ層 ２２２ パッシベーション層 ３００ バイポーラ領域 ３０１ ＮＭＯＳ領域 ３０３ 窒化膜 ３０３ａ 酸化膜 ３０３ｂ フォトレジスト層 ３０５ａ パッド酸化膜 ３０５ｂ フィールド酸化膜 ３０６ Ｐウェル ３０７ ｐ型埋込み層 ３０８ ｎ型埋込み層 ３０９ コレクタ・プラグ領域 ３１０ Ｎウェル ３１１ａ、３１１ｂ スペーサ ３１２ａ ソース領域 ３１２ｂ ドレイン領域 ３１４ フォトレジスト層
トレジスト層 １１３ ベース １１４ フォトレジスト層 １１４ａ ソース領域 １１４ｂ ドレイン領域 １１５ フォトレジスト層 １１６ａ、１１６ｂ ベース・コンタクト領域１１７
ａ エミッタ・コンタクト １１７ｂ ブランケット層 １１８ 金属層 １１９ ＢＰＳＧ層 ２００ バイポーラ領域 ２０１ ＮＭＯＳ領域 ２０３ フォトレジスト層、ポリサイド・マスク２０
４ ポリサイド層 ２０５ａ ゲート酸化膜 ２０５ｂ フィールド酸化膜 ２０６ Ｐウェル ２０７ ｐ型埋込み層 ２０８ ｎ型埋込み層 ２０９ コレクタ・プラグ領域 ２１０ Ｎウェル ２１１ 低温酸化膜 ２１１ａ〜２１１ｄ 酸化膜スペーサ２１２ａ ソ
ース領域 ２１２ｂ ドレイン領域 ２１２ｃ コレクタ・コンタクト ２１３、２１４ フォトレジスト層 ２１５ ベース ２１６ａ、２１６ｂ ベース・コンタクト領域２１７
フォトレジスト層 ２１７ａ エミッタ・コンタクト領域２１８ 第２
ポリシリコン層 ２１９ 金属層 ２２０ ＢＰＳＧ層 ２２１ 絶縁層、ＬＴＯ層 ２２２ パッシベーション層 ３００ バイポーラ領域 ３０１ ＮＭＯＳ領域 ３０３ 窒化膜 ３０３ａ 酸化膜 ３０３ｂ フォトレジスト層 ３０５ａ パッド酸化膜 ３０５ｂ フィールド酸化膜 ３０６ Ｐウェル ３０７ ｐ型埋込み層 ３０８ ｎ型埋込み層 ３０９ コレクタ・プラグ領域 ３１０ Ｎウェル ３１１ａ、３１１ｂ スペーサ ３１２ａ ソース領域 ３１２ｂ ドレイン領域 ３１４ フォトレジスト層
Claims (27)
- 【請求項１】 電界効果トランジスタ構造及びバ
イポーラトランジスタ構造をそれぞれの活性領域に形成
する方法であって、前記電界効果トランジスタ活性領域
及びバイポーラトランジスタ活性領域の上にゲート材料
の層を形成する過程と、前記電界効果トランジスタ活性
領域の第１領域の上に前記ゲート材料の層からゲートを
形成し、かつ前記バイポーラトランジスタ活性領域の上
に保護構造を形成する過程と、前記電界効果トランジス
タ活性領域の前記第１領域近傍に、前記保護構造を前記
バイポーラトランジスタ活性領域の上に残した状態でソ
ース及びドレイン領域をイオン注入する過程とからなる
ことを特徴とする電界効果トランジスタ構造及びバイポ
ーラトランジスタ構造の形成方法。 - 【請求項２】 前記ゲートが、ゲート酸化膜の上
に形成された導電層からなることを特徴とする請求項１
に記載の方法。 - 【請求項３】 前記導電層がポリシリサイド薄膜
からなることを特徴とする請求項２に記載の方法。 - 【請求項４】 前記導電層がドープド・ポリシリ
コン薄膜からなることを特徴とする請求項２記載の方法
。 - 【請求項５】 前記イオン注入過程の後に、前記
保護構造を除去する過程と、前記バイポーラトランジス
タ活性領域内にベースコレクタ及びエミッタベース接合
を形成する過程とを更に含むことを特徴とする請求項１
に記載の方法。 - 【請求項６】 前記ゲート及び保護構造形成過程
が単一のマスキング過程であることを特徴とする請求項
１に記載の方法。 - 【請求項７】 電界効果トランジスタ及びバイポ
ーラトランジスタ双方を有する集積回路の製造方法であ
って、半導体基板に電界効果トランジスタ活性領域とバ
イポーラトランジスタ活性領域とを形成する過程と、前
記半導体基板にコレクタ・コンタクト領域を形成する過
程と、前記電界効果トランジスタ活性領域及び前記バイ
ポーラトランジスタ活性領域の上にゲート酸化膜を形成
する過程と、前記ゲート酸化膜の上に導電薄膜を形成す
る過程と、前記電界効果トランジスタ活性領域のチャネ
ル領域の上に前記導電薄膜のゲート部分を、前記全バイ
ポーラトランジスタ活性領域の上に前記導電薄膜の保護
部分をそれぞれ残して、前記電界効果トランジスタのソ
ース及びドレイン領域の上から、及び前記コレクタ・コ
ンタクト領域の上から前記導電薄膜の部分を除去する過
程と、前記ソース領域、ドレイン領域およびコレクタ・
コンタクト領域内にドーパントを打込む過程と、前記導
電薄膜の前記保護部分を除去する過程とからなることを
特徴とする集積回路の製造方法。 - 【請求項８】 前記導電薄膜の部分除去過程と前
記ドーパント打込み過程との間に、前記電界効果トラン
ジスタ及びバイポーラトランジスタの前記活性領域を有
する前記基板の面に酸化膜を形成する過程と、前記酸化
膜をエッチングして、前記導電薄膜の前記ゲート部分及
び前記導電薄膜の前記保護部分の上に酸化膜スペーサを
残す過程とを更に含むことを特徴とする請求項７に記載
の方法。 - 【請求項９】 前記電界効果トランジスタがＮＭ
ＯＳトランジスタであり、前記バイポーラトランジスタ
がＮＰＮトランジスタであり、かつ前記ドーパントがＮ
型ドーパントであることを特徴とする請求項７に記載の
方法。 - 【請求項１０】 前記保護部分の除去過程の後に
、前記バイポーラトランジスタ活性領域にドーパントを
打込んで前記バイポーラトランジスタのベースを形成す
る過程と、前記バイポーラトランジスタのエミッタを形
成する過程とを更に含むことを特徴とする請求項７に記
載の方法。 - 【請求項１１】 前記電界効果トランジスタがＮ
ＭＯＳトランジスタであり、かつ前記バイポーラトラン
ジスタがＮＰＮトランジスタであって、前記ソース・ド
レイン・コレクタ・コンタクト領域打込み過程がＮ型ド
ーパントを打込む過程からなり、かつ前記ベース打込み
過程がＰ型ドーパントを打込む過程からなることを特徴
とする請求項１０に記載の方法。 - 【請求項１２】 前記半導体構造がＰＭＯＳ電界
効果トランジスタ及びＮＭＯＳ電界効果トランジスタを
有し、前記ベース・コンタクト打込み過程が、更にＰＭ
ＯＳトランジスタ能動領域に前記Ｐ型ドーパントを打込
んで、前記ＰＭＯＳトランジスタのソース領域及びドレ
イン領域を形成する過程を含むことを特徴とする請求項
１１に記載の方法。 - 【請求項１３】 バイポーラトランジスタ活性領
域及び電界効果トランジスタ活性領域がゲート絶縁層の
上にゲート材料の層を有する中間体内にあり、前記電界
効果トランジスタ活性領域内にソース領域及びドレイン
領域を形成しつつ、前記バイポーラトランジスタ活性領
域を保護するための半導体デバイス製造方法であって、
前記ゲート材料から前記電界効果トランジスタの活性領
域内のチャネル領域の上にゲートを、及び前記バイポー
ラトランジスタの活性領域の上に保護構造を形成する過
程と、前記バイポーラトランジスタの前記活性領域の上
にある前記保護構造をそのままにして、前記電界効果ト
ランジスタの前記活性領域にソース領域およびドレイン
領域を形成する過程とからなることを特徴とする半導体
デバイスの製造方法。 - 【請求項１４】 前記ゲート及び保護構造の形成
過程が単一のマスキング過程からなることを特徴とする
請求項１３に記載の方法。 - 【請求項１５】 前記導電層がポリシリサイド薄
膜からなることを特徴とする請求項１３に記載の方法。 - 【請求項１６】 前記導電層がドープド・ポリシ
リコン薄膜からなることを特徴とする請求項１３に記載
の方法。 - 【請求項１７】 前記ソース領域及びドレイン領
域形成過程が、イオン種を選択的に注入する過程からな
ることを特徴とする請求項１３に記載の方法。 - 【請求項１８】 電界効果トランジスタ及びバイ
ポーラトランジスタをそれぞれの活性領域内に形成した
半導体構造を製造する方法であって、前記バイポーラト
ランジスタ活性領域の上に選択的に半導体酸化膜の形成
を防止するのに適した保護構造を形成する過程と、前記
保護構造によって保護されない前記半導体構造の表面に
半導体酸化膜を形成する過程と、前記バイポーラトラン
ジスタのベースを形成する前に前記バイポーラトランジ
スタ活性領域の表面を露出させるように前記保護構造を
除去する過程とからなることを特徴とする半導体構造の
製造方法。 - 【請求項１９】 前記保護構造が窒化ケイ素から
なることを特徴とする請求項１８に記載の方法。 - 【請求項２０】 前記半導体酸化膜形成過程と前
記保護構造除去過程との間に、前記電界効果トランジス
タのゲート領域及びチャネル領域を形成する過程を更に
含むことを特徴とする請求項１７に記載の方法。 - 【請求項２１】 前記電界効果トランジスタのゲ
ート領域及びチャネル領域形成過程が、前記電界効果ト
ランジスタの閾値電圧を所定の範囲内に画定するように
、前記電界効果トランジスタ内にイオン種を注入する過
程を更に含むことを特徴とする請求項２０に記載の方法
。 - 【請求項２２】 前記電界効果トランジスタの前
記ゲート領域及びチャネル領域形成過程の間に、前記バ
イポーラトランジスタ活性領域及び前記電界効果トラン
ジスタ活性領域の表面に酸化膜を形成する過程と、前記
電界効果トランジスタの前記ゲートの側に酸化膜スペー
サを残すように前記酸化膜をエッチング除去する過程と
を更に含むことを特徴とする請求項２０に記載の方法。 - 【請求項２３】 前記半導体酸化膜形成過程と前
記保護構造除去過程との間に、前記バイポーラトランジ
スタのコレクタ・プラグ領域を形成する過程を更に含む
ことを特徴とする請求項１７に記載の方法。 - 【請求項２４】 前記半導体酸化膜形成過程と前
記保護構造除去過程との間に、前記バイポーラトランジ
スタのコレクタ・コンタクト領域を形成する過程を更に
含むことを特徴とする請求項１７に記載の方法。 - 【請求項２５】 前記半導体酸化膜形成過程と前
記保護構造除去過程との間に、前記電界効果トランジス
タのソース及びドレイン領域を形成する過程を更に含む
ことを特徴とする請求項１７に記載の方法。 - 【請求項２６】 前記保護構造除去過程の後に、
前記バイポーラトランジスタのベースを形成するように
前記バイポーラトランジスタ活性領域内にドーパントを
注入する過程と、前記バイポーラトランジスタのエミッ
タを形成する過程と更に含むことを特徴とする請求項１
７に記載の方法。 - 【請求項２７】 前記半導体構造がＰＭＯＳ電界
効果トランジスタ及びＮＭＯＳ電界効果トランジスタを
有し、前記バイポーラトランジスタがＮＰＮトランジス
タからなり、かつ前記ベース・コンタクトのドーパント
注入過程が、前記ＰＭＯＳトランジスタドレイン領域及
びソース領域を形成するようにＰＭＯＳトランジスタ活
性領域内にＰ型ドーパントを注入する過程からなること
を特徴とする請求項２６に記載の方法。
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