JPH04226063A - 密接して離隔したコンタクトを有するＢｉＣＭＯＳ装置及びその製造方法 - Google Patents
密接して離隔したコンタクトを有するＢｉＣＭＯＳ装置及びその製造方法Info
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- JPH04226063A JPH04226063A JP3142248A JP14224891A JPH04226063A JP H04226063 A JPH04226063 A JP H04226063A JP 3142248 A JP3142248 A JP 3142248A JP 14224891 A JP14224891 A JP 14224891A JP H04226063 A JPH04226063 A JP H04226063A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関するものである。更に詳細には、本発明の一
実施形態においては、単一の基板上にバイポーラ装置と
相補的金属−酸化物−半導体（ＣＭＯＳ）装置の両方を
有する半導体装置及びその製造方法を提供するものであ
る。
造方法に関するものである。更に詳細には、本発明の一
実施形態においては、単一の基板上にバイポーラ装置と
相補的金属−酸化物−半導体（ＣＭＯＳ）装置の両方を
有する半導体装置及びその製造方法を提供するものであ
る。
【０００２】
【従来の技術】バイポーラ及びＣＭＯＳ装置及びそれら
の製造方法は従来公知である。最近、単一の基板上にこ
れら両方のタイプの装置を使用することによって、これ
ら両方のタイプの装置の利点が同一の回路内に与えられ
ている。バイポーラ装置及びＣＭＯＳ装置の両方を組込
んだ回路は、「ＢｉＣＭＯＳ」として知られている。Ｂ
ｉＣＭＯＳ装置は、ＣＭＯＳ装置の高い集積度及び低い
電力消費の利点と、バイポーラ装置の高速性能の両方の
利点を与えている。一つのＢｉＣＭＯＳ装置及びその製
造方法は、米国特許第４，７６４，４８０号（Ｖｏｒａ
）に記載されている。
の製造方法は従来公知である。最近、単一の基板上にこ
れら両方のタイプの装置を使用することによって、これ
ら両方のタイプの装置の利点が同一の回路内に与えられ
ている。バイポーラ装置及びＣＭＯＳ装置の両方を組込
んだ回路は、「ＢｉＣＭＯＳ」として知られている。Ｂ
ｉＣＭＯＳ装置は、ＣＭＯＳ装置の高い集積度及び低い
電力消費の利点と、バイポーラ装置の高速性能の両方の
利点を与えている。一つのＢｉＣＭＯＳ装置及びその製
造方法は、米国特許第４，７６４，４８０号（Ｖｏｒａ
）に記載されている。
【０００３】ある程度の成功は納めているものの、Ｂｉ
ＣＭＯＳ装置は、未だに幾つかの制限を有している。例
えば、ＢｉＣＭＯＳ装置における電気的コンタクトは該
装置の使用において制限を与えていた。その制限の一つ
は、ＣＭＯＳ装置の電流駆動能力であり、それは、典型
的には、ソース／ドレインシート抵抗によって制限され
ている。バイポーラトランジスタにおける外因的ベース
抵抗は、ある場合においては、バイポーラ構成のＡＣ性
能において重要なファクタである。更に、コレクタ・基
板接合容量は、バイポーラ回路の動作速度を劣化させる
。ポリシリコン・シリコン基板コンタクトの高い抵抗は
、特に小型の装置（例えばサブミクロンの大きさ）の性
能を制限する場合がある。更に、従来の装置におけるソ
ース及びドレインコンタクトは、ＭＯＳトランジスタの
ゲートから不所望な距離に亘って離隔されていた。更に
、接地タップ抵抗が、垂直ヒューズ装置において基板か
らの注入電流を除去する上で制限的なファクタとなる場
合がある。
ＣＭＯＳ装置は、未だに幾つかの制限を有している。例
えば、ＢｉＣＭＯＳ装置における電気的コンタクトは該
装置の使用において制限を与えていた。その制限の一つ
は、ＣＭＯＳ装置の電流駆動能力であり、それは、典型
的には、ソース／ドレインシート抵抗によって制限され
ている。バイポーラトランジスタにおける外因的ベース
抵抗は、ある場合においては、バイポーラ構成のＡＣ性
能において重要なファクタである。更に、コレクタ・基
板接合容量は、バイポーラ回路の動作速度を劣化させる
。ポリシリコン・シリコン基板コンタクトの高い抵抗は
、特に小型の装置（例えばサブミクロンの大きさ）の性
能を制限する場合がある。更に、従来の装置におけるソ
ース及びドレインコンタクトは、ＭＯＳトランジスタの
ゲートから不所望な距離に亘って離隔されていた。更に
、接地タップ抵抗が、垂直ヒューズ装置において基板か
らの注入電流を除去する上で制限的なファクタとなる場
合がある。
【０００４】
【発明が解決しようとする課題】上述したことから明ら
かな如く、改良したＢｉＣＭＯＳ装置及びその製造方法
は、性能が改善され且つ寸法が減少された装置を提供す
るばかりでなく、より迅速に且つ経済的に製造すること
が可能な装置を提供するために所望されている。
かな如く、改良したＢｉＣＭＯＳ装置及びその製造方法
は、性能が改善され且つ寸法が減少された装置を提供す
るばかりでなく、より迅速に且つ経済的に製造すること
が可能な装置を提供するために所望されている。
【０００５】
【課題を解決するための手段】本発明によれば、改良し
たＢｉＣＭＯＳ装置及びその製造方法が提供される。本
発明は、性能が改善され、寸法が減少され、及び／又は
より迅速に且つ経済的に製造することが可能な半導体装
置を提供している。本発明は、ＭＯＳ又はＣＭＯＳ装置
においてゲート側壁に到達する迄延在するソース及びド
レインコンタクトを提供しており、従ってゲート側壁の
厚さのみがソース及びドレインコンタクトをゲートコン
タクトから分離しているにすぎない。幾つかの実施例に
おいては、本発明は、更に、エミッタ側壁酸化物へ到達
する迄延在するベースコンタクトを提供している。好適
実施例においては、本発明方法は、約０．８ミクロン又
はそれより小型の設計基準のＣＭＯＳ及びバイポーラト
ランジスタを製造することを可能としている。本発明装
置は、例えば、高性能エミッタ結合論理（ＥＣＬ）スタ
ンダードセル構成、メモリセル、内蔵型メモリを有する
ゲートアレイ構成等と共に使用することが可能である。
たＢｉＣＭＯＳ装置及びその製造方法が提供される。本
発明は、性能が改善され、寸法が減少され、及び／又は
より迅速に且つ経済的に製造することが可能な半導体装
置を提供している。本発明は、ＭＯＳ又はＣＭＯＳ装置
においてゲート側壁に到達する迄延在するソース及びド
レインコンタクトを提供しており、従ってゲート側壁の
厚さのみがソース及びドレインコンタクトをゲートコン
タクトから分離しているにすぎない。幾つかの実施例に
おいては、本発明は、更に、エミッタ側壁酸化物へ到達
する迄延在するベースコンタクトを提供している。好適
実施例においては、本発明方法は、約０．８ミクロン又
はそれより小型の設計基準のＣＭＯＳ及びバイポーラト
ランジスタを製造することを可能としている。本発明装
置は、例えば、高性能エミッタ結合論理（ＥＣＬ）スタ
ンダードセル構成、メモリセル、内蔵型メモリを有する
ゲートアレイ構成等と共に使用することが可能である。
【０００６】本発明の一実施例においては、基板内に活
性領域を形成し、且つ活性領域が設けられる基板の部分
に亘って該基板上に第一ポリシリコン領域を形成する。 該第一ポリシリコン領域の側壁上に第一及び第二酸化物
スペーサを形成する。該酸化物スペーサに到達する迄延
在させて且つ該活性領域の区域内において該基板上に形
成して、第二ポリシリコン層を形成する。該第一及び第
二ポリシリコン層の上表面上に耐火性金属コーティング
を設け、該第二ポリシリコン層上のコーティングは該ス
ペーサに到達する迄延在している。該メタルを隣接する
ポリシリコンと反応させて、金属シリサイド層を形成し
、該金属シリサイド層は、該第一ポリシリコン領域の上
表面の少なくとも一部及び該第二ポリシリコン層の少な
くとも一部を被覆しており、且つ該第一及び第二スペー
サに到達する迄延在している。
性領域を形成し、且つ活性領域が設けられる基板の部分
に亘って該基板上に第一ポリシリコン領域を形成する。 該第一ポリシリコン領域の側壁上に第一及び第二酸化物
スペーサを形成する。該酸化物スペーサに到達する迄延
在させて且つ該活性領域の区域内において該基板上に形
成して、第二ポリシリコン層を形成する。該第一及び第
二ポリシリコン層の上表面上に耐火性金属コーティング
を設け、該第二ポリシリコン層上のコーティングは該ス
ペーサに到達する迄延在している。該メタルを隣接する
ポリシリコンと反応させて、金属シリサイド層を形成し
、該金属シリサイド層は、該第一ポリシリコン領域の上
表面の少なくとも一部及び該第二ポリシリコン層の少な
くとも一部を被覆しており、且つ該第一及び第二スペー
サに到達する迄延在している。
【０００７】
【実施例】概説
図１は、本発明の一実施例に基づいて構成したＢｉＣＭ
ＯＳ装置の概略断面図である。本装置は、バイポーラト
ランジスタに（図１に示した実施例ではＮＰＮトランジ
スタ）、ＮチャンネルＭＯＳＦＥＴ（ＮＭＯＳトランジ
スタ）４及びＰチャンネルＭＯＳＦＥＴ（ＰＭＯＳトラ
ンジスタ）６を有している。これらのデバイス（装置）
は、単一の基板１０上に形成されており、基板１０は、
単結晶本体１０ａとエピタキシャル層１１とを有してい
る。図１に示した実施例においては、単結晶本体はＰ−
導電型であり約１×１０１３乃至１×１０１６原子数／
ｃｃの間のドーパント濃度を有している。公知の技術を
使用して、所望の厚さの減圧Ｎ型エピタキシャルシリコ
ン層１１を単結晶本体の上に成長させる。これらのデバ
イスは、以下に説明する如く、エピタキシャル層１１内
に製造される。
ＯＳ装置の概略断面図である。本装置は、バイポーラト
ランジスタに（図１に示した実施例ではＮＰＮトランジ
スタ）、ＮチャンネルＭＯＳＦＥＴ（ＮＭＯＳトランジ
スタ）４及びＰチャンネルＭＯＳＦＥＴ（ＰＭＯＳトラ
ンジスタ）６を有している。これらのデバイス（装置）
は、単一の基板１０上に形成されており、基板１０は、
単結晶本体１０ａとエピタキシャル層１１とを有してい
る。図１に示した実施例においては、単結晶本体はＰ−
導電型であり約１×１０１３乃至１×１０１６原子数／
ｃｃの間のドーパント濃度を有している。公知の技術を
使用して、所望の厚さの減圧Ｎ型エピタキシャルシリコ
ン層１１を単結晶本体の上に成長させる。これらのデバ
イスは、以下に説明する如く、エピタキシャル層１１内
に製造される。
【０００８】殆どの実施例においては、ＮＭＯＳトラン
ジスタ４は、Ｐ＋タブ乃至はウエル１２内に形成され、
且つＰＭＯＳトランジスタ６はＮ＋タブ乃至はウエル１
４内に形成される。好適実施例においては、Ｎ＋ウエル
１４は約１×１０１６乃至２×１０２０原子数／ｃｃの
間の濃度ヘドープされ、且つＰ＋ウエル１２は約１×１
０１６乃至１×１０１８原子数／ｃｃの間の濃度へドー
プされる。しかしながら、本発明の技術的範囲を逸脱す
ることなしに高範囲のドーパント濃度を使用することが
可能であることは勿論である。ウエル１２及び１４は、
単一の基板上に相補的な導電型のデバイス、即ち装置を
形成することを可能としている。
ジスタ４は、Ｐ＋タブ乃至はウエル１２内に形成され、
且つＰＭＯＳトランジスタ６はＮ＋タブ乃至はウエル１
４内に形成される。好適実施例においては、Ｎ＋ウエル
１４は約１×１０１６乃至２×１０２０原子数／ｃｃの
間の濃度ヘドープされ、且つＰ＋ウエル１２は約１×１
０１６乃至１×１０１８原子数／ｃｃの間の濃度へドー
プされる。しかしながら、本発明の技術的範囲を逸脱す
ることなしに高範囲のドーパント濃度を使用することが
可能であることは勿論である。ウエル１２及び１４は、
単一の基板上に相補的な導電型のデバイス、即ち装置を
形成することを可能としている。
【０００９】ＮＰＮトランジスタ２は、高度にドープし
た埋込層１６とコレクタシンク１７とが設けられており
、それらは、一体となって、コレクタコンタクト２０ｅ
とＰ型ベース１８下側のコレクタ１６ａとの間に低抵抗
接続領域を与えている。好適実施例においては、埋込層
１６及びシンク１７は、砒素、アンチモン等で約１×１
０１７乃至１×１０２０原子数／ｃｃの間の濃度であっ
て、好適には約５×１０１８乃至１×１０２０原子数／
ｃｃの間の範囲へドープされている。コレクタ１６ａは
より軽度にドープしたＮ−型であって、それはベース領
域１８と埋込み層１６との間に形成されている。エミッ
タ領域２７ａは、エミッタコンタクト２７から下側に存
在するエピタキシャル層１１内に拡散して形成されてい
る。
た埋込層１６とコレクタシンク１７とが設けられており
、それらは、一体となって、コレクタコンタクト２０ｅ
とＰ型ベース１８下側のコレクタ１６ａとの間に低抵抗
接続領域を与えている。好適実施例においては、埋込層
１６及びシンク１７は、砒素、アンチモン等で約１×１
０１７乃至１×１０２０原子数／ｃｃの間の濃度であっ
て、好適には約５×１０１８乃至１×１０２０原子数／
ｃｃの間の範囲へドープされている。コレクタ１６ａは
より軽度にドープしたＮ−型であって、それはベース領
域１８と埋込み層１６との間に形成されている。エミッ
タ領域２７ａは、エミッタコンタクト２７から下側に存
在するエピタキシャル層１１内に拡散して形成されてい
る。
【００１０】ＮＭＯＳデバイス４及びＰＭＯＳデバイス
６は、エピタキシャルシリコン領域１１内に形成されて
いる領域を有している。ＮＭＯＳデバイス４においては
、二つの自己整合したＮ型領域２０ａ，２０ｂが設けら
れており、それらはＮＭＯＳデバイスのソース及びドレ
イン領域として作用する。ＰＭＯＳデバイス６において
は、二つの自己整合したＰ型注入領域２０ｃ，２０ｄが
設けられており、それらはＰＭＯＳデバイスのソース及
びドレイン領域として作用する。
６は、エピタキシャルシリコン領域１１内に形成されて
いる領域を有している。ＮＭＯＳデバイス４においては
、二つの自己整合したＮ型領域２０ａ，２０ｂが設けら
れており、それらはＮＭＯＳデバイスのソース及びドレ
イン領域として作用する。ＰＭＯＳデバイス６において
は、二つの自己整合したＰ型注入領域２０ｃ，２０ｄが
設けられており、それらはＰＭＯＳデバイスのソース及
びドレイン領域として作用する。
【００１１】Ｐ＋チャンネストップ１９，１９′が、該
トランジスタと隣接するデバイスとの間に設けられてお
り、埋込み層１６又はウエル１４を隣接するデバイスと
短絡させるような漏れ電流を防止している。ＮＭＯＳト
ランジスタ４とＰＭＯＳトランジスタ６との間、シンク
１７とベース１８との間、ＮＰＮ及びＮＭＯＳトランジ
スタの間、及び図１に示したトランジスタと隣接するト
ランジスタとの間において、夫々、酸化物分離領域２２
ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅがデバイス分離の
ために設けられており、それらは、典型的には、ＳｉＯ
２である。この構成を上から見た場合には、これらの酸
化物分離領域は、互いに接続して活性デバイス区域の周
りに環状バンドを形成している。
トランジスタと隣接するデバイスとの間に設けられてお
り、埋込み層１６又はウエル１４を隣接するデバイスと
短絡させるような漏れ電流を防止している。ＮＭＯＳト
ランジスタ４とＰＭＯＳトランジスタ６との間、シンク
１７とベース１８との間、ＮＰＮ及びＮＭＯＳトランジ
スタの間、及び図１に示したトランジスタと隣接するト
ランジスタとの間において、夫々、酸化物分離領域２２
ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅがデバイス分離の
ために設けられており、それらは、典型的には、ＳｉＯ
２である。この構成を上から見た場合には、これらの酸
化物分離領域は、互いに接続して活性デバイス区域の周
りに環状バンドを形成している。
【００１２】本装置の表面に沿って多結晶シリコン（ポ
リシリコン）領域が設けられており、該領域は、抵抗２
４、Ｐ＋ベースコンタクト２６（その一部２６′は抵抗
２４の端部コンタクト部分としても機能する）、エミッ
タコンタクト２７、Ｎ＋コレクタコンタクト／ＮＭＯＳ
ドレインコンタクト２０ｅ、ＮＭＯＳソースコンタクト
２８、ＮＭＯＳゲート３０、Ｐ＋ソースコンタクト３２
、ＰＭＯＳゲート３４、ＰＭＯＳドレインコンタクト３
６、ウエルタップ３６ａを形成している。これらのポリ
シリコン領域は、以下に説明する如く、二つの別々に付
着形成したポリシリコン層から形成されている。
リシリコン）領域が設けられており、該領域は、抵抗２
４、Ｐ＋ベースコンタクト２６（その一部２６′は抵抗
２４の端部コンタクト部分としても機能する）、エミッ
タコンタクト２７、Ｎ＋コレクタコンタクト／ＮＭＯＳ
ドレインコンタクト２０ｅ、ＮＭＯＳソースコンタクト
２８、ＮＭＯＳゲート３０、Ｐ＋ソースコンタクト３２
、ＰＭＯＳゲート３４、ＰＭＯＳドレインコンタクト３
６、ウエルタップ３６ａを形成している。これらのポリ
シリコン領域は、以下に説明する如く、二つの別々に付
着形成したポリシリコン層から形成されている。
【００１３】薄いゲート酸化物層３８，４０が、ＮＭＯ
Ｓ及びＰＭＯＳトランジスタゲートの下側に設けられて
おり、且つ側壁酸化物４２がＮＭＯＳ及びＰＭＯＳゲー
トの側部上に設けられている。好適実施例においては、
ＮＭＯＳゲートは、高度にドープしたＮ＋ポリシリコン
から形成されており、一方ＰＭＯＳゲートはＮ＋又はＰ
＋ポリシリコンから形成されており、尚Ｎ＋が好適であ
る。なぜならば、Ｎ＋は埋込みチャンネル装置を与える
が、Ｐ＋は表面チャンネル装置を与えるからである。側
壁酸化物４４は、更に、バイポーラエミッタ２７の側壁
上に設けられている。図１に示した実施例においては、
ＰＭＯＳドレインコンタクト３６はＰ＋ドープされてお
り且つＮ＋ドープポリシリコン領域３６ａに隣接してい
る。Ｎ＋ドープポリシリコン領域３６ａはＰＭＯＳドレ
インコンタクト３６に到達する迄延在している。
Ｓ及びＰＭＯＳトランジスタゲートの下側に設けられて
おり、且つ側壁酸化物４２がＮＭＯＳ及びＰＭＯＳゲー
トの側部上に設けられている。好適実施例においては、
ＮＭＯＳゲートは、高度にドープしたＮ＋ポリシリコン
から形成されており、一方ＰＭＯＳゲートはＮ＋又はＰ
＋ポリシリコンから形成されており、尚Ｎ＋が好適であ
る。なぜならば、Ｎ＋は埋込みチャンネル装置を与える
が、Ｐ＋は表面チャンネル装置を与えるからである。側
壁酸化物４４は、更に、バイポーラエミッタ２７の側壁
上に設けられている。図１に示した実施例においては、
ＰＭＯＳドレインコンタクト３６はＰ＋ドープされてお
り且つＮ＋ドープポリシリコン領域３６ａに隣接してい
る。Ｎ＋ドープポリシリコン領域３６ａはＰＭＯＳドレ
インコンタクト３６に到達する迄延在している。
【００１４】耐火性金属シリサイドコンタクト４６ａ−
４６ｂがＰ＋バイポーラトランジスタベースコンタクト
２６上に形成されている。該シリサイドコンタクトの一
部４６ａ，４６ａ′は、ベースコンタクト２６，２６′
の上部部分を被覆しており、且つエミッタ２７の側壁酸
化物４４へ達する迄延在しそれとコンタクトしている。 部分４６ｂもベースコンタクト２６′の側壁を被覆して
いる。別のシリサイドコンタクト４８が、側壁スペーサ
酸化物領域４４の間においてエミッタ２７の上部部分に
沿って設けられている。従って、側壁酸化物４４の非常
に狭い（典型的に約０．２ミクロン以下）の厚さのみが
エミッタコンタクト４８をベースコンタクト４６ａから
離隔させているに過ぎない。
４６ｂがＰ＋バイポーラトランジスタベースコンタクト
２６上に形成されている。該シリサイドコンタクトの一
部４６ａ，４６ａ′は、ベースコンタクト２６，２６′
の上部部分を被覆しており、且つエミッタ２７の側壁酸
化物４４へ達する迄延在しそれとコンタクトしている。 部分４６ｂもベースコンタクト２６′の側壁を被覆して
いる。別のシリサイドコンタクト４８が、側壁スペーサ
酸化物領域４４の間においてエミッタ２７の上部部分に
沿って設けられている。従って、側壁酸化物４４の非常
に狭い（典型的に約０．２ミクロン以下）の厚さのみが
エミッタコンタクト４８をベースコンタクト４６ａから
離隔させているに過ぎない。
【００１５】同様に、コレクタコンタクト２０ｅは、そ
の上表面上に、シリサイド３５ａが被覆されており、且
つその側壁はシリサイド３５ｂで被覆されている。ＮＭ
ＯＳソースコンタクト２８は、その上表面をシリサイド
５４ｂで被覆されており、且つその側壁上をシリサイド
５４ｂ′で被覆されている。ＮＭＯＳゲート３０は、そ
の上表面を、側壁酸化物４２の間に延在するシリサイド
５０で被覆されている。Ｐ＋ソースコンタクト３２は、
その上表面をシリサイド５４ｃで被覆されており、且つ
その側壁表面はシリサイド５４ｃ′で被覆されている。 ＰＭＯＳゲート３４は、その上表面を、側壁酸化物４２
の間に延在するシリサイド５２で被覆されている。Ｐ＋
ドレインコンタクト３６及びＮ＋ウエルタップ３６ａは
、それらの上表面がシリサイド５４ｄで被覆されている
。
の上表面上に、シリサイド３５ａが被覆されており、且
つその側壁はシリサイド３５ｂで被覆されている。ＮＭ
ＯＳソースコンタクト２８は、その上表面をシリサイド
５４ｂで被覆されており、且つその側壁上をシリサイド
５４ｂ′で被覆されている。ＮＭＯＳゲート３０は、そ
の上表面を、側壁酸化物４２の間に延在するシリサイド
５０で被覆されている。Ｐ＋ソースコンタクト３２は、
その上表面をシリサイド５４ｃで被覆されており、且つ
その側壁表面はシリサイド５４ｃ′で被覆されている。 ＰＭＯＳゲート３４は、その上表面を、側壁酸化物４２
の間に延在するシリサイド５２で被覆されている。Ｐ＋
ドレインコンタクト３６及びＮ＋ウエルタップ３６ａは
、それらの上表面がシリサイド５４ｄで被覆されている
。
【００１６】エミッタ２７に対するコンタクトと同様に
、ＮＭＯＳ及びＰＭＯＳゲートに対する夫々のシリサイ
ドコンタクト５０及び５２は、単に側壁酸化物から側壁
酸化物へ延在しているにすぎない。逆に、ＮＭＯＳ及び
ＰＭＯＳトランジスタコンタクトに対するシリサイドコ
ンタクト５４ａ，５４ｂ，５４ｂ′，５４ｃ，５４ｃ′
，５４ｄは、ゲート３０及び３４の側壁酸化物４２，４
２′に達する迄延在しており且つ該酸化物とコンタクト
している。コレクタコンタクト２０ｅに対するシリサイ
ドコンタクト３５ｂは、該コンタクトの側壁をフィルド
酸化物領域２２ｂに到達する迄被覆しており且つコレク
タ２０ｅの上表面３５も被覆しており、コレクタコンタ
クト上表面シリサイド３５ａはＮＭＯＳコンタクトシリ
サイド５４ａと連続的である。ここに示した耐火性金属
コンタクトは、隣接するポリシリコンコンタクトの固有
抵抗を減少させ、従って装置の動作速度を増加させてい
る。
、ＮＭＯＳ及びＰＭＯＳゲートに対する夫々のシリサイ
ドコンタクト５０及び５２は、単に側壁酸化物から側壁
酸化物へ延在しているにすぎない。逆に、ＮＭＯＳ及び
ＰＭＯＳトランジスタコンタクトに対するシリサイドコ
ンタクト５４ａ，５４ｂ，５４ｂ′，５４ｃ，５４ｃ′
，５４ｄは、ゲート３０及び３４の側壁酸化物４２，４
２′に達する迄延在しており且つ該酸化物とコンタクト
している。コレクタコンタクト２０ｅに対するシリサイ
ドコンタクト３５ｂは、該コンタクトの側壁をフィルド
酸化物領域２２ｂに到達する迄被覆しており且つコレク
タ２０ｅの上表面３５も被覆しており、コレクタコンタ
クト上表面シリサイド３５ａはＮＭＯＳコンタクトシリ
サイド５４ａと連続的である。ここに示した耐火性金属
コンタクトは、隣接するポリシリコンコンタクトの固有
抵抗を減少させ、従って装置の動作速度を増加させてい
る。
【００１７】本構成体は、更に、厚い（約０．８乃至１
．３ミクロンで好適には約１．３ミクロン）酸化物層５
６を有しており、それは本装置のデバイスを相互接続用
の金属層５８から絶縁させている。 ＢｉＣＭＯＳ装置の製造シーケンス 図２乃至１７は、図１に示したＢｉＣＭＯＳ装置の製造
方法のシーケンスを示している。特に、図２は、この製
造方法の最初の段階における本装置の概略断面を示して
いる。この段階に到達するために、基板１０は、砒素、
アンチモン等でＮ＋ウエル１４とＮＰＮ埋込み層１６と
を同時的に形成するためにマスクさせる。領域１４及び
１６を形成するために使用される注入エネルギは、好適
には、約５０内２００ＫｅＶの間の値であり、且つ好適
には約７０乃至８０ＫｅＶの範囲の値であって、領域１
４及び１６のドーパント濃度が約１×１０１６乃至２×
１０２０原子数／ｃｃの間の値であり、且つ好適には約
１×１０１９乃至１×１０２０原子数／ｃｃの間の値で
ある。
．３ミクロンで好適には約１．３ミクロン）酸化物層５
６を有しており、それは本装置のデバイスを相互接続用
の金属層５８から絶縁させている。 ＢｉＣＭＯＳ装置の製造シーケンス 図２乃至１７は、図１に示したＢｉＣＭＯＳ装置の製造
方法のシーケンスを示している。特に、図２は、この製
造方法の最初の段階における本装置の概略断面を示して
いる。この段階に到達するために、基板１０は、砒素、
アンチモン等でＮ＋ウエル１４とＮＰＮ埋込み層１６と
を同時的に形成するためにマスクさせる。領域１４及び
１６を形成するために使用される注入エネルギは、好適
には、約５０内２００ＫｅＶの間の値であり、且つ好適
には約７０乃至８０ＫｅＶの範囲の値であって、領域１
４及び１６のドーパント濃度が約１×１０１６乃至２×
１０２０原子数／ｃｃの間の値であり、且つ好適には約
１×１０１９乃至１×１０２０原子数／ｃｃの間の値で
ある。
【００１８】Ｎ＋領域１４及び１６を形成した後に、Ｐ
＋チャンネルストップ１９とＮＭＯＳウエル１２とを同
時的に形成するために本装置をマスクする。領域１９及
び１２を形成するために使用される注入は、好適には、
約１０乃至２００ＫｅＶの間の値であって、更に好適に
は５０乃至１５０ＫｅＶの範囲内であって、Ｐ＋埋込層
のドーパント濃度は約１×１０１６乃至１×１０１８原
子数／ｃｃの間である。尚、Ｐ＋領域は、好適には、ボ
ロンでドープする。
＋チャンネルストップ１９とＮＭＯＳウエル１２とを同
時的に形成するために本装置をマスクする。領域１９及
び１２を形成するために使用される注入は、好適には、
約１０乃至２００ＫｅＶの間の値であって、更に好適に
は５０乃至１５０ＫｅＶの範囲内であって、Ｐ＋埋込層
のドーパント濃度は約１×１０１６乃至１×１０１８原
子数／ｃｃの間である。尚、Ｐ＋領域は、好適には、ボ
ロンでドープする。
【００１９】次いで、埋込層／チャンネルストップマス
クを除去し、且つ約１．１ミクロンの厚さを持った真性
Ｎ型エピタキシャル層を本装置の表面に亘って成長させ
る。次いで、フィールド酸化物領域２２ａ，２２ｂ，２
２ｃ，２２ｄを画定するために、本装置の上にフォトレ
ジストマスクを形成する。該酸化物領域は、修正型側壁
マスク分離（「ＳＷＡＭＩ」）プロセスを使用して形成
する。尚このＳＷＡＭＩプロセスは、例えば、Ｃｈｉｎ
ｅｔ ａｌ．、ＩＥＥＥ・トランザクションズ・
オン・エレクトロン・デバイシーズ、Ｖｏｌ．）ＥＤ−
２９、Ｎｏ．４、１９８２年４月、５３６−５４０頁の
文献に記載されている。幾つかの実施例においては、こ
のプロセスは本願出願人の別の特許出願（代理人番号８
３３２−２３７）に記載した如くに修正する。次いで、
該基板を高度に加圧した酸化雰囲気中において酸化させ
、必要なフィールド酸化物を成長させる。
クを除去し、且つ約１．１ミクロンの厚さを持った真性
Ｎ型エピタキシャル層を本装置の表面に亘って成長させ
る。次いで、フィールド酸化物領域２２ａ，２２ｂ，２
２ｃ，２２ｄを画定するために、本装置の上にフォトレ
ジストマスクを形成する。該酸化物領域は、修正型側壁
マスク分離（「ＳＷＡＭＩ」）プロセスを使用して形成
する。尚このＳＷＡＭＩプロセスは、例えば、Ｃｈｉｎ
ｅｔ ａｌ．、ＩＥＥＥ・トランザクションズ・
オン・エレクトロン・デバイシーズ、Ｖｏｌ．）ＥＤ−
２９、Ｎｏ．４、１９８２年４月、５３６−５４０頁の
文献に記載されている。幾つかの実施例においては、こ
のプロセスは本願出願人の別の特許出願（代理人番号８
３３２−２３７）に記載した如くに修正する。次いで、
該基板を高度に加圧した酸化雰囲気中において酸化させ
、必要なフィールド酸化物を成長させる。
【００２０】その後に、約２５０Åの厚さを持った成長
させたスクリーン酸化物層を本装置の表面上に形成し、
且つマスクを形成してシンク領域１７のみを露出させる
。約１×１０１４乃至１×１０１６の間のドーズで約１
００乃至１９０ＫｅＶの間の注入エネルギを使用してシ
ンク注入を行なうことが望ましい。この場合に、ドーパ
ントとして燐を使用することが好適である。その結果得
られるシンク領域１７におけるドーパント濃度は、約１
×１０１９乃至１×１０２０原子数／ｃｃの間である。 次いで、該真空マスクを除去し、且つ別のマスク／イオ
ン注入を行なって、ＰＭＯＳトランジスタのウエル及び
チャンネル領域をドーパントとして燐を使用して約１×
１０１６乃至１×１０１７原子数／ｃｃの間の濃度ヘド
ープする。好適実施例においては、ＰＭＯＳチャンネル
領域用に使用した注入エネルギは約５０乃至１８０Ｋｅ
Ｖの間である。その結果得られるチャンネル領域におけ
る正味のドーパント濃度は約１×１０１６乃至１×１０
２０原子数／ｃｃの間である。次いで、窒素雰囲気中に
おいて従来の熱サイクルで加熱することにより、該シン
ク及びＮウエルをアニールし且つドライブインさせる。
させたスクリーン酸化物層を本装置の表面上に形成し、
且つマスクを形成してシンク領域１７のみを露出させる
。約１×１０１４乃至１×１０１６の間のドーズで約１
００乃至１９０ＫｅＶの間の注入エネルギを使用してシ
ンク注入を行なうことが望ましい。この場合に、ドーパ
ントとして燐を使用することが好適である。その結果得
られるシンク領域１７におけるドーパント濃度は、約１
×１０１９乃至１×１０２０原子数／ｃｃの間である。 次いで、該真空マスクを除去し、且つ別のマスク／イオ
ン注入を行なって、ＰＭＯＳトランジスタのウエル及び
チャンネル領域をドーパントとして燐を使用して約１×
１０１６乃至１×１０１７原子数／ｃｃの間の濃度ヘド
ープする。好適実施例においては、ＰＭＯＳチャンネル
領域用に使用した注入エネルギは約５０乃至１８０Ｋｅ
Ｖの間である。その結果得られるチャンネル領域におけ
る正味のドーパント濃度は約１×１０１６乃至１×１０
２０原子数／ｃｃの間である。次いで、窒素雰囲気中に
おいて従来の熱サイクルで加熱することにより、該シン
ク及びＮウエルをアニールし且つドライブインさせる。
【００２１】その後に、本装置の表面上にマスクを形成
し、ＮＭＯＳ及びＰＭＯＳトランジスタ領域のみを露出
させる。このマスクは、図３に示した如く、スレッシュ
ホール電圧注入のために使用される。この注入は、必要
に応じてＮＭＯＳ及びＰＭＯＳトランジスタのスレッシ
ュホール電圧を調節するために使用され、典型的には、
約｜０．５｜及び｜１．０｜Ｖの間に設定される。好適
実施例においては、このスレッシュホール電圧注入は、
約３０乃至１００ＫｅＶの間のエネルギで好適には約５
０ＫｅＶのエネルギで約１×１０１２乃至１×１０１３
の間のドーズでボロンを注入することによって行なう。 このスレッシュホールド電圧注入は、ＭＯＳトランジス
タのスレッシュホールドを設定する。該ボロン及び埋込
層からの上方拡散Ｐ＋が、ＮＭＯＳトランジスタに対す
るウエル分布を設定する。Ｎウエル注入と関連しこのス
レッシュホールド電圧注入は、ＰＭＯＳトランジスタに
対するスレッシュホールド電圧を設定する。好適実施例
においては、このスレッシュホールド電圧注入が、究極
的に、ＮＭＯＳトランジスタに対し約０．７乃至０．９
Ｖのスレッシュホールド電圧を与え且つＰＭＯＳトラン
ジスタに対し−０．８乃至−１．０Ｖのスレッシュホー
ルド電圧を与える。
し、ＮＭＯＳ及びＰＭＯＳトランジスタ領域のみを露出
させる。このマスクは、図３に示した如く、スレッシュ
ホール電圧注入のために使用される。この注入は、必要
に応じてＮＭＯＳ及びＰＭＯＳトランジスタのスレッシ
ュホール電圧を調節するために使用され、典型的には、
約｜０．５｜及び｜１．０｜Ｖの間に設定される。好適
実施例においては、このスレッシュホール電圧注入は、
約３０乃至１００ＫｅＶの間のエネルギで好適には約５
０ＫｅＶのエネルギで約１×１０１２乃至１×１０１３
の間のドーズでボロンを注入することによって行なう。 このスレッシュホールド電圧注入は、ＭＯＳトランジス
タのスレッシュホールドを設定する。該ボロン及び埋込
層からの上方拡散Ｐ＋が、ＮＭＯＳトランジスタに対す
るウエル分布を設定する。Ｎウエル注入と関連しこのス
レッシュホールド電圧注入は、ＰＭＯＳトランジスタに
対するスレッシュホールド電圧を設定する。好適実施例
においては、このスレッシュホールド電圧注入が、究極
的に、ＮＭＯＳトランジスタに対し約０．７乃至０．９
Ｖのスレッシュホールド電圧を与え且つＰＭＯＳトラン
ジスタに対し−０．８乃至−１．０Ｖのスレッシュホー
ルド電圧を与える。
【００２２】次いで、該スクリーン酸化物を剥離し、且
つ当業者に公知の技術を使用して、薄い（１００乃至２
００Åのオーダで、好適には１３５乃至１６５Åのオー
ダ）酸化物層５９を成長させる。次いで、薄い（１００
乃至１０００Åのオーダで、好適には４００乃至６００
Åのオーダ）ポリシリコン層６０を、薄いゲート酸化物
層の上に付着形成し、且つマスク６２を該ポリシリコン
層の上に形成してＮＭＯＳ及びＰＭＯＳゲートを画定す
る。プラズマエッチングを行なって、ＮＭＯＳ及びＰＭ
ＯＳゲートの上方の部分を除いて、本装置の全ての領域
から不所望のポリシリコンを除去し、図４に示した如き
構成を与える。次いで、ウエットエッチングを使用して
下側に存在する酸化物を除去する。次いで、該マスクを
従来の技術によって除去する。ゲート酸化物を保護する
ことによりより少ない欠陥を有するＭＯＳゲート５９ａ
，５９ｂを与えることが可能である。なぜならば、これ
らのゲートは直接的にフォトレジストに露呈されること
がないからである。図５は本方法のシーケンスにおける
次のステップを示している。約１０００乃至４０００Å
の厚さで好適には約３２００Åの厚さを有する真性ポリ
シリコン６４からなる別の層を本装置の表面に亘って付
着形成し、且つポリシリコン６４の熱酸化によってキャ
ップ酸化物層６６を形成する。次いで、これらのデバイ
スをフォトレジストでマスクして、少なくともバイポー
ラトランジスタのベース領域及び抵抗の軽度にドープし
た領域を露出させる。幾つかの実施例においては、ＮＭ
ＯＳ及びＰＭＯＳトランジスタのみがこのマスクによっ
て保護される。次いで、ベース注入を行なって、且つベ
ースをアニールする。好適実施例においては、このベー
ス注入は、約３０乃至１００ＫｅＶの間のエネルギを使
用し、尚約３０乃至５０ＫｅＶの間の注入エネルギで約
３×１０１３乃至８×１０１３の間のドーズが好適であ
る。本構成体を約４５分間の間約９５０℃の温度に加熱
することによりアニールを行ない、且つその結果、約１
０００乃至２０００Åの間の厚さを有し、約１×１０１
８乃至１×１０１９原子数／ｃｃの間のドーパント濃度
であって好適には約５×１０１８原子数／ｃｃのドーパ
ント濃度を有するＰ−ベース領域が得られる。
つ当業者に公知の技術を使用して、薄い（１００乃至２
００Åのオーダで、好適には１３５乃至１６５Åのオー
ダ）酸化物層５９を成長させる。次いで、薄い（１００
乃至１０００Åのオーダで、好適には４００乃至６００
Åのオーダ）ポリシリコン層６０を、薄いゲート酸化物
層の上に付着形成し、且つマスク６２を該ポリシリコン
層の上に形成してＮＭＯＳ及びＰＭＯＳゲートを画定す
る。プラズマエッチングを行なって、ＮＭＯＳ及びＰＭ
ＯＳゲートの上方の部分を除いて、本装置の全ての領域
から不所望のポリシリコンを除去し、図４に示した如き
構成を与える。次いで、ウエットエッチングを使用して
下側に存在する酸化物を除去する。次いで、該マスクを
従来の技術によって除去する。ゲート酸化物を保護する
ことによりより少ない欠陥を有するＭＯＳゲート５９ａ
，５９ｂを与えることが可能である。なぜならば、これ
らのゲートは直接的にフォトレジストに露呈されること
がないからである。図５は本方法のシーケンスにおける
次のステップを示している。約１０００乃至４０００Å
の厚さで好適には約３２００Åの厚さを有する真性ポリ
シリコン６４からなる別の層を本装置の表面に亘って付
着形成し、且つポリシリコン６４の熱酸化によってキャ
ップ酸化物層６６を形成する。次いで、これらのデバイ
スをフォトレジストでマスクして、少なくともバイポー
ラトランジスタのベース領域及び抵抗の軽度にドープし
た領域を露出させる。幾つかの実施例においては、ＮＭ
ＯＳ及びＰＭＯＳトランジスタのみがこのマスクによっ
て保護される。次いで、ベース注入を行なって、且つベ
ースをアニールする。好適実施例においては、このベー
ス注入は、約３０乃至１００ＫｅＶの間のエネルギを使
用し、尚約３０乃至５０ＫｅＶの間の注入エネルギで約
３×１０１３乃至８×１０１３の間のドーズが好適であ
る。本構成体を約４５分間の間約９５０℃の温度に加熱
することによりアニールを行ない、且つその結果、約１
０００乃至２０００Åの間の厚さを有し、約１×１０１
８乃至１×１０１９原子数／ｃｃの間のドーパント濃度
であって好適には約５×１０１８原子数／ｃｃのドーパ
ント濃度を有するＰ−ベース領域が得られる。
【００２３】その後に、図６に示した如く、究極的には
バイポーラエミッタコンタクト、ＮＭＯＳゲート、ＰＭ
ＯＳゲートとして使用される領域６８ａ，６８ｂ，６８
ｃを露出するマスクを形成する。これらの領域６８ａ，
６８ｂ，６８ｃは、約１００ＫｅＶのエネルギで砒素を
使用して約５×１０１９乃至１×１０２０原子数／ｃｃ
の間の濃度へＮ＋ドープさせる。上述した如く、該ＮＭ
ＯＳ及びＰＭＯＳゲートは、Ｎ＋又はＰ＋の何れかとす
ることが可能であり、従ってＮ＋又はＰ＋マスクの何れ
かを使用して注入することが可能である。以下の説明に
おいては、説明の便宜上、ＮＭＯＳ及びＰＭＯＳゲート
はＮ＋ドープされるものとして説明する。図７において
は、約１０００乃至１２００Åの間の厚さを有する窒化
物層６９が、下側に存在するシリコンのアンダーカット
を防止するために付着形成されている。次いで、ポリシ
リコン層６４を、約１０乃至２０分間の間８５０乃至９
５０℃の温度でアニールする。
バイポーラエミッタコンタクト、ＮＭＯＳゲート、ＰＭ
ＯＳゲートとして使用される領域６８ａ，６８ｂ，６８
ｃを露出するマスクを形成する。これらの領域６８ａ，
６８ｂ，６８ｃは、約１００ＫｅＶのエネルギで砒素を
使用して約５×１０１９乃至１×１０２０原子数／ｃｃ
の間の濃度へＮ＋ドープさせる。上述した如く、該ＮＭ
ＯＳ及びＰＭＯＳゲートは、Ｎ＋又はＰ＋の何れかとす
ることが可能であり、従ってＮ＋又はＰ＋マスクの何れ
かを使用して注入することが可能である。以下の説明に
おいては、説明の便宜上、ＮＭＯＳ及びＰＭＯＳゲート
はＮ＋ドープされるものとして説明する。図７において
は、約１０００乃至１２００Åの間の厚さを有する窒化
物層６９が、下側に存在するシリコンのアンダーカット
を防止するために付着形成されている。次いで、ポリシ
リコン層６４を、約１０乃至２０分間の間８５０乃至９
５０℃の温度でアニールする。
【００２４】次いで、バイポーラトランジスタのコレク
タ及びＮＭＯＳ及びＰＭＯＳトランジスタのゲートを画
定するために該窒化物の表面上にマスクを形成する。塩
素を使用してドライエッチングを行なうことにより、図
８に示した構成が得られる。該マスクを除去し、且つフ
ォトレジストマスクを形成してＮＭＯＳトランジスタの
ソース及びドレイン領域を露出させる。軽度にドープし
たドレイン（ＬＤＤ）注入を行なって、その場合に、ソ
ース及びドレインを、例えば、燐又は砒素等のようなＮ
型ドーパントで軽度に注入させる。又、その場合に、約
２０乃至１００ＫｅＶの間の注入エネルギを使用し、尚
好適な注入エネルギは約２０乃至５０ＫｅＶの間の範囲
である。この注入により、ＮＭＯＳトランジスタのソー
ス及びドレイン領域７２内の正味のドーパント濃度は約
１×１０１７乃至１×１０１９原子数／ｃｃの間となる
。同様に、図８に示した如く、例えばＢＦ２又はＢ＋等
のようなドーパントを使用してＰ型ＬＤＤを、ＰＭＯＳ
トランジスタのソース及びドレインとバイポーラトラン
ジスタのベース領域のみをマスクによって露出した状態
で、バイポーラトランジスタ及びＰＭＯＳトランジスタ
の表面に亘って実施する。図９に示した如く、一層高度
にドープしたＰ領域７４が、バイポーラトランジスタの
ベース内に形成され、且つ一層高度にドープしたＰ領域
７６が、図９に示した如く、ＰＭＯＳトランジスタのゲ
ートの周りに形成される。その結果領域７４及び７６内
において得られる正味のドーパント濃度は、約５×１０
１７乃至１×１０１９原子数／ｃｃの間である。この注
入エネルギは、約１０乃至６０ＫｅＶの間である。Ｂ＋
をドーパントとして使用する場合には、より低い範囲の
注入エネルギが使用される。
タ及びＮＭＯＳ及びＰＭＯＳトランジスタのゲートを画
定するために該窒化物の表面上にマスクを形成する。塩
素を使用してドライエッチングを行なうことにより、図
８に示した構成が得られる。該マスクを除去し、且つフ
ォトレジストマスクを形成してＮＭＯＳトランジスタの
ソース及びドレイン領域を露出させる。軽度にドープし
たドレイン（ＬＤＤ）注入を行なって、その場合に、ソ
ース及びドレインを、例えば、燐又は砒素等のようなＮ
型ドーパントで軽度に注入させる。又、その場合に、約
２０乃至１００ＫｅＶの間の注入エネルギを使用し、尚
好適な注入エネルギは約２０乃至５０ＫｅＶの間の範囲
である。この注入により、ＮＭＯＳトランジスタのソー
ス及びドレイン領域７２内の正味のドーパント濃度は約
１×１０１７乃至１×１０１９原子数／ｃｃの間となる
。同様に、図８に示した如く、例えばＢＦ２又はＢ＋等
のようなドーパントを使用してＰ型ＬＤＤを、ＰＭＯＳ
トランジスタのソース及びドレインとバイポーラトラン
ジスタのベース領域のみをマスクによって露出した状態
で、バイポーラトランジスタ及びＰＭＯＳトランジスタ
の表面に亘って実施する。図９に示した如く、一層高度
にドープしたＰ領域７４が、バイポーラトランジスタの
ベース内に形成され、且つ一層高度にドープしたＰ領域
７６が、図９に示した如く、ＰＭＯＳトランジスタのゲ
ートの周りに形成される。その結果領域７４及び７６内
において得られる正味のドーパント濃度は、約５×１０
１７乃至１×１０１９原子数／ｃｃの間である。この注
入エネルギは、約１０乃至６０ＫｅＶの間である。Ｂ＋
をドーパントとして使用する場合には、より低い範囲の
注入エネルギが使用される。
【００２５】次いで、低温酸化物（ＬＴＯ）付着を実施
する。次いで、従来の手段を使用してこの酸化物をエッ
チバックし、ゲート及びエミッタの露出された側部上に
スペーサ酸化物４８，４２，４２′を残存させる。
する。次いで、従来の手段を使用してこの酸化物をエッ
チバックし、ゲート及びエミッタの露出された側部上に
スペーサ酸化物４８，４２，４２′を残存させる。
【００２６】図１０に示した如く、本構成体上に第二ポ
リシリコン層８０を付着形成させる。この層８０の厚さ
は、好適には、第二ポリシリコン層６４（図５）の厚さ
を超えるものではなく、即ち約４０００Å以下である。 ポリシリコン層８０の上に平坦化層８２を付着形成する
。この平坦化層８２は、多数の公知の平坦化物質の何れ
かとすることが可能であり、例えばスピンフォトレジス
トを使用することが可能である。図１０に示した如く、
平坦化層は、隆起したエミッタ及びゲート上では一層薄
くなっており且つ他の領域においては比較的厚くなって
いる。ポリシリコン層８０及び平坦化層８２は、ドライ
エッチングが行なわれて図１１に示した構成とされ、そ
の場合、ポリシリコンはエミッタ及びゲートの周囲にお
いて露出されるがその他の区域においては被覆されたま
まである。ポリシリコン領域も、エミッタ及びゲートの
周りの区域において露出される。露出されたポリシリコ
ン８０はウエットエッチングが行なわれて、露出された
領域におけるポリシリコンを除去し酸化物側壁を露出さ
せて図１２に示した構成とさせる。次いで、平坦化層８
２を除去して図１３に示した構成とさせる。別の実施例
においては、平坦化層８２は、ポリシリコンのウエット
エッチングの前に、図１１に示した構成から除去する。
リシリコン層８０を付着形成させる。この層８０の厚さ
は、好適には、第二ポリシリコン層６４（図５）の厚さ
を超えるものではなく、即ち約４０００Å以下である。 ポリシリコン層８０の上に平坦化層８２を付着形成する
。この平坦化層８２は、多数の公知の平坦化物質の何れ
かとすることが可能であり、例えばスピンフォトレジス
トを使用することが可能である。図１０に示した如く、
平坦化層は、隆起したエミッタ及びゲート上では一層薄
くなっており且つ他の領域においては比較的厚くなって
いる。ポリシリコン層８０及び平坦化層８２は、ドライ
エッチングが行なわれて図１１に示した構成とされ、そ
の場合、ポリシリコンはエミッタ及びゲートの周囲にお
いて露出されるがその他の区域においては被覆されたま
まである。ポリシリコン領域も、エミッタ及びゲートの
周りの区域において露出される。露出されたポリシリコ
ン８０はウエットエッチングが行なわれて、露出された
領域におけるポリシリコンを除去し酸化物側壁を露出さ
せて図１２に示した構成とさせる。次いで、平坦化層８
２を除去して図１３に示した構成とさせる。別の実施例
においては、平坦化層８２は、ポリシリコンのウエット
エッチングの前に、図１１に示した構成から除去する。
【００２７】マスクを形成して、領域８４ａ，８４ｂ，
８４ｃ，８４ｄ，８４ｅを露出させる（図１４）。次い
で、これらの領域を、約１×１０１７乃至１×１０２０
原子数／ｃｃの間の濃度ヘＰ＋ドープさせ、尚好適には
、ボロンを使用して約１×１０１９原子数／ｃｃのドー
パント濃度へドープさせる。Ｐ＋マスクを除去し、且つ
本装置の表面上に別のマスクを形成して領域８６ａ，８
６ｂ，８６ｃを露出させる（図１４）。これらの領域８
６を、約１００ＫｅＶの注入エネルギを使用して、約１
×１０１８乃至１×１０２０原子数／ｃｃの間の濃度で
、好適には、砒素を使用して約１×１０１９乃至１×１
０２０原子数／ｃｃのドーパント濃度へＮ＋ドープさせ
る。付加的なマスキング及び注入を行なって、例えば、
ポリシリコン抵抗を形成するためのＰ−領域８８を形成
することが可能である。前述したプロセスは、Ｎ＋ドー
プ領域を形成する前にＰ＋ドープ領域を形成するもので
あるが、Ｐ＋ドープ領域を形成する前にＮ＋ドープ領域
を形成することも同様に可能である。これらのドープ領
域を形成した後に、該ポリシリコンを、約１０分乃至２
０分の間約８５０乃至９５０℃の温度へ加熱することに
よってアニールを行なう。
８４ｃ，８４ｄ，８４ｅを露出させる（図１４）。次い
で、これらの領域を、約１×１０１７乃至１×１０２０
原子数／ｃｃの間の濃度ヘＰ＋ドープさせ、尚好適には
、ボロンを使用して約１×１０１９原子数／ｃｃのドー
パント濃度へドープさせる。Ｐ＋マスクを除去し、且つ
本装置の表面上に別のマスクを形成して領域８６ａ，８
６ｂ，８６ｃを露出させる（図１４）。これらの領域８
６を、約１００ＫｅＶの注入エネルギを使用して、約１
×１０１８乃至１×１０２０原子数／ｃｃの間の濃度で
、好適には、砒素を使用して約１×１０１９乃至１×１
０２０原子数／ｃｃのドーパント濃度へＮ＋ドープさせ
る。付加的なマスキング及び注入を行なって、例えば、
ポリシリコン抵抗を形成するためのＰ−領域８８を形成
することが可能である。前述したプロセスは、Ｎ＋ドー
プ領域を形成する前にＰ＋ドープ領域を形成するもので
あるが、Ｐ＋ドープ領域を形成する前にＮ＋ドープ領域
を形成することも同様に可能である。これらのドープ領
域を形成した後に、該ポリシリコンを、約１０分乃至２
０分の間約８５０乃至９５０℃の温度へ加熱することに
よってアニールを行なう。
【００２８】次いで、所望のドープポリシリコン領域を
保護するために本装置の上に別のマスクを形成し、且つ
本装置を塩素又は臭素を使用してエッチングを行ない、
該ポリシリコンをパターン形成して、図１５に示した構
成とさせる。
保護するために本装置の上に別のマスクを形成し、且つ
本装置を塩素又は臭素を使用してエッチングを行ない、
該ポリシリコンをパターン形成して、図１５に示した構
成とさせる。
【００２９】次いで、例えば抵抗上等のようなシリサイ
ドを形成することが所望されない領域に亘って本装置の
表面上にスクリーン酸化物層を形成する。例えば、チタ
ン、モリブデン、タンタル、タングステン等のような耐
火性金属からなる耐火性金属層を本装置の表面に亘って
付着形成する。当業者にとって公知の手段を使用して、
該耐火性金属層を、必要に応じて、好適には迅速熱アニ
ール（ＲＴＡ）を使用して約１０秒の間約７５０℃の温
度に加熱してポリシリコンの隣接する層を接着させる初
期的な量のシリサイドを形成させる。この反応において
は、耐火性金属はＳｉＯ２と反応することはない。未反
応の金属、即ち主に何れかの酸化物とコンタクトする金
属を、例えば、Ｈ２Ｏ２又はＮＨ３ＯＨを使用して除去
する。本装置を再度加熱して、二番目のシリサイド反応
を起こさせ、耐火性金属と隣接するポリシリコン及びエ
ピタキシャルシリコンとの間の反応を完了させる。この
反応は、好適には、上述した如く、二つのステップにお
いて行なわれる。なぜならば、単一のステップ又はパル
スでの耐火性金属の反応は、耐火性金属が側壁酸化物層
と不所望の反応を発生させる場合があるからである。そ
の結果得られる構造を図１６に示してある。図１６に示
した如く、シリサイド層４６ａは、バイポーラ装置にお
ける側壁酸化物４４に到達する迄延在しており且つそれ
とコンタクトしている。同様に、シリサイド層５４ａ，
５４ｂ，５４ｃ，５４ｄも、ＭＯＳ装置の側壁酸化物層
４２，４２′に到達する迄延在しており且つ該側壁酸化
物層とコンタクトしている。
ドを形成することが所望されない領域に亘って本装置の
表面上にスクリーン酸化物層を形成する。例えば、チタ
ン、モリブデン、タンタル、タングステン等のような耐
火性金属からなる耐火性金属層を本装置の表面に亘って
付着形成する。当業者にとって公知の手段を使用して、
該耐火性金属層を、必要に応じて、好適には迅速熱アニ
ール（ＲＴＡ）を使用して約１０秒の間約７５０℃の温
度に加熱してポリシリコンの隣接する層を接着させる初
期的な量のシリサイドを形成させる。この反応において
は、耐火性金属はＳｉＯ２と反応することはない。未反
応の金属、即ち主に何れかの酸化物とコンタクトする金
属を、例えば、Ｈ２Ｏ２又はＮＨ３ＯＨを使用して除去
する。本装置を再度加熱して、二番目のシリサイド反応
を起こさせ、耐火性金属と隣接するポリシリコン及びエ
ピタキシャルシリコンとの間の反応を完了させる。この
反応は、好適には、上述した如く、二つのステップにお
いて行なわれる。なぜならば、単一のステップ又はパル
スでの耐火性金属の反応は、耐火性金属が側壁酸化物層
と不所望の反応を発生させる場合があるからである。そ
の結果得られる構造を図１６に示してある。図１６に示
した如く、シリサイド層４６ａは、バイポーラ装置にお
ける側壁酸化物４４に到達する迄延在しており且つそれ
とコンタクトしている。同様に、シリサイド層５４ａ，
５４ｂ，５４ｃ，５４ｄも、ＭＯＳ装置の側壁酸化物層
４２，４２′に到達する迄延在しており且つ該側壁酸化
物層とコンタクトしている。
【００３０】図１７に示した如く、従来公知の方法で、
酸化物層５６を付着形成し且つマスクして、その中にコ
ンタクト孔を形成する。金属５８を本装置の表面上に付
着形成し、マスクし、且つ選択した領域からエッチング
して、図１に示した装置を構成する。
酸化物層５６を付着形成し且つマスクして、その中にコ
ンタクト孔を形成する。金属５８を本装置の表面上に付
着形成し、マスクし、且つ選択した領域からエッチング
して、図１に示した装置を構成する。
【００３１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。
【００３２】例えば、上述した特定の実施例においては
特定のＰ型及びＮ型を有する領域について説明したが、
これらの導電型は容易に逆のものとすることが可能であ
る。更に、上述した実施例においては特定のドーパント
濃度を有する場合について説明したが、これらのドーパ
ント濃度の範囲は適用状態において容易に異なったもの
とすることが可能である。更に、上述した実施例は特に
ＢｉＣＭＯＳ装置について説明したが、本発明は、例え
ばバイポーラトランジスタ、ＭＯＳＦＥＴ、又はその他
の装置の製造において適用することも可能である。
特定のＰ型及びＮ型を有する領域について説明したが、
これらの導電型は容易に逆のものとすることが可能であ
る。更に、上述した実施例においては特定のドーパント
濃度を有する場合について説明したが、これらのドーパ
ント濃度の範囲は適用状態において容易に異なったもの
とすることが可能である。更に、上述した実施例は特に
ＢｉＣＭＯＳ装置について説明したが、本発明は、例え
ばバイポーラトランジスタ、ＭＯＳＦＥＴ、又はその他
の装置の製造において適用することも可能である。
【図１】 本発明の一実施例に基づいて構成したＢｉ
ＣＭＯＳ構成体の概略断面図。
ＣＭＯＳ構成体の概略断面図。
【図２】 ＢｉＣＭＯＳ装置の製造方法の一実施例に
基づく製造過程の一つのステップにおける状態を示した
概略断面図。
基づく製造過程の一つのステップにおける状態を示した
概略断面図。
【図３】 ＢｉＣＭＯＳ装置の製造方法の一実施例に
基づく製造過程の一つのステップにおける状態を示した
概略断面図。
基づく製造過程の一つのステップにおける状態を示した
概略断面図。
【図４】 ＢｉＣＭＯＳ装置の製造方法の一実施例に
基づく製造過程の一つのステップにおける状態を示した
概略断面図。
基づく製造過程の一つのステップにおける状態を示した
概略断面図。
【図５】 ＢｉＣＭＯＳ装置の製造方法の一実施例に
基づく製造過程の一つのステップにおける状態を示した
概略断面図。
基づく製造過程の一つのステップにおける状態を示した
概略断面図。
【図６】 ＢｉＣＭＯＳ装置の製造方法の一実施例に
基づく製造過程の一つのステップにおける状態を示した
概略断面図。
基づく製造過程の一つのステップにおける状態を示した
概略断面図。
【図７】 ＢｉＣＭＯＳ装置の製造方法の一実施例に
基づく製造過程の一つのステップにおける状態を示した
概略断面図。
基づく製造過程の一つのステップにおける状態を示した
概略断面図。
【図８】 ＢｉＣＭＯＳ装置の製造方法の一実施例に
基づく製造過程の一つのステップにおける状態を示した
概略断面図。
基づく製造過程の一つのステップにおける状態を示した
概略断面図。
【図９】 ＢｉＣＭＯＳ装置の製造方法の一実施例に
基づく製造過程の一つのステップにおける状態を示した
概略断面図。
基づく製造過程の一つのステップにおける状態を示した
概略断面図。
【図１０】 ＢｉＣＭＯＳ装置の製造方法の一実施例
に基づく製造過程の一つのステップにおける状態を示し
た概略断面図。
に基づく製造過程の一つのステップにおける状態を示し
た概略断面図。
【図１１】 ＢｉＣＭＯＳ装置の製造方法の一実施例
に基づく製造過程の一つのステップにおける状態を示し
た概略断面図。
に基づく製造過程の一つのステップにおける状態を示し
た概略断面図。
【図１２】 ＢｉＣＭＯＳ装置の製造方法の一実施例
に基づく製造過程の一つのステップにおける状態を示し
た概略断面図。
に基づく製造過程の一つのステップにおける状態を示し
た概略断面図。
【図１３】 ＢｉＣＭＯＳ装置の製造方法の一実施例
に基づく製造過程の一つのステップにおける状態を示し
た概略断面図。
に基づく製造過程の一つのステップにおける状態を示し
た概略断面図。
【図１４】 ＢｉＣＭＯＳ装置の製造方法の一実施例
に基づく製造過程の一つのステップにおける伏態を示し
た概略断面図。
に基づく製造過程の一つのステップにおける伏態を示し
た概略断面図。
【図１５】 ＢｉＣＭＯＳ装置の製造方法の一実施例
に基づく製造過程の一つのステップにおける状態を示し
た概略断面図。
に基づく製造過程の一つのステップにおける状態を示し
た概略断面図。
【図１６】 ＢｉＣＭＯＳ装置の製造方法の一実施例
に基づく製造過程の一つのステップにおける状態を示し
た概略断面図。
に基づく製造過程の一つのステップにおける状態を示し
た概略断面図。
【図Ｉ７】 ＢｉＣＭＯＳ装置の製造方法の一実施例
に基づく製造過程の一つのステップにおける状態を示し
た概略断面図。
に基づく製造過程の一つのステップにおける状態を示し
た概略断面図。
２ バイポーラトランジスタ
４ ＮＭＯＳトランジスタ
６ ＰＭＯＳトランジスタ
１０ 基板
２０ｅ，３６ ドレインコンタクト
２６ ベースコンタクト
２７ エミッタコンタクト
２８，３２ ソースコンタクト
３０，３４ ゲート
４２，４２′，４４ 側壁酸化物（スペーサ）４６，
４８，５０，５２，５４ シリサイドコンタクト
４８，５０，５２，５４ シリサイドコンタクト
Claims (18)
- 【請求項１】 基板上にトランジスタ装置を製造する
方法において、前記基板内に少なくとも第一活性領域を
形成し、前記基板の表面上に第一導電型の第一ポリシリ
コン層を形成し、前記第一ポリシリコン層の選択した部
分を除去して前記第一ポリシリコン層をパターン形成し
且つ前記活性領域上方における区域において少なくとも
前記第一ポリシリコン層の第一領域をドーピングし、尚
前記第一ポリシリコン領域は上表面と第一及び第二側壁
表面とを有しており、前記第一及び第二側壁表面上に第
一及び第二酸化物スペーサを形成し、前記第一及び第二
スペーサだけ前記第一ポリシリコン領域から離隔した第
二ポリシリコン層を形成し、尚前記第二ポリシリコン層
が上表面を有していることを特徴とする方法。 - 【請求項２】 請求項１において、更に、前記第一ポ
リシリコン領域の前記上表面の少なくとも一部及び前記
第二ポリシリコン層の前記上表面の少なくとも一部の上
にコーティングを形成し、尚前記コーティングは耐火性
金属を有しており、前記金属を隣接するポリシリコンと
反応させて前記第一ポリシリコン領域の前記上表面の少
なくとも一部及び前記第一及び第二スペーサに達する迄
延在する前記第二ポリシリコン層の少なくとも一部を被
覆するシリサイド層を形成することを特徴とする方法。 - 【請求項３】 請求項１において、更に、第二導電型
のドーパントで前記第一ポリシリコン領域の下側をドー
ピングし且つ前記基板をアニールして前記第一ポリシリ
コン領域に隣接する前記基板の区域をバイポーラトラン
ジスタのベース部分として形成することを特徴とする方
法。 - 【請求項４】 請求項１において、更に、前記第一ポ
リシリコン領域をドーピングして前記第一ポリシリコン
領域を電界効果トランジスタのゲートとして構成するこ
とを特徴とする方法。 - 【請求項５】 請求項１において、更に、前記第一ポ
リシリコン領域に近接する領域において前記基板をドー
ピングして電界効果トランジスタのソース及びドレイン
領域を形成することを特徴とする方法。 - 【請求項６】 請求項１において、前記第一ポリシリ
コン領域を形成するステップが、ポリシリコン層を形成
し、前記ポリシリコン層の選択した部分内にドーピング
物質を注入し、且つ前記ポリシリコン層をアニールする
ことを特徴とする方法。 - 【請求項７】 請求項１において、前記第一及び第二
酸化物スペーサを形成するステップにおいて、前記基板
の実質的に全表面及び前記第一ポリシリコン領域上にス
ペーサ酸化物を付着形成し、前記酸化物をエッチングし
て前記酸化物の選択した部分を除去し、前記第一ポリシ
リコン領域の前記第一及び第二側壁に隣接する酸化物層
を残存させることを特徴とする方法。 - 【請求項８】 請求項１において、前記第２ポリシリ
コン層を形成するステップが、前記基板の実質的に全表
面及び前記第一ポリシリコン領域の上にポリシリコン層
を付着形成し、平坦化層を付着形成し、前記付着形成し
たポリシリコン層の上表面をエッチングして前記第一及
び第二スペーサに達する迄延在する前記第二ポリシリコ
ン層を与えることを特徴とする方法。 - 【請求項９】 請求項１において、更に、前記第二ポ
リシリコン層の選択した部分内にドーピング物質を注入
し且つ前記注入したポリシリコンをアニールすることを
特徴とする方法。 - 【請求項１０】 請求項１において、更に、前記第二
ポリシリコン層をマスキングし且つエッチングして前記
コーティングステップの前に所望のパターニングを与え
るために前記第二ポリシリコン層の選択した部分を除去
することを特徴とする方法。 - 【請求項１１】 請求項１において、更に、前記耐火
性金属の未反応部分を除去することを特徴とする方法。 - 【請求項１２】 請求項１において、更に、前記第一
ポリシリコン領域の少なくとも一部の上に窒化物層を形
成することを特徴とする方法。 - 【請求項１３】 請求項１において、前記基板がエピ
タキシャル層を有することを特徴とする方法。 - 【請求項１４】 トランジスタ装置を製造する方法に
おいて、シリコン基板を設け、前記基板内に少なくとも
第一埋込みドープ層を形成し、前記基板の表面上に第一
ポリシリコン層を形成し、前記第一ポリシリコン層の選
択した部分を除去して前記第一埋込み層上方の区域にお
いて前記基板上に第一ポリシリコン領域を与えるように
前記第一ポリシリコン層をパターン形成し、尚前記第一
ポリシリコン領域は上表面と第一及び第二側壁表面とを
有しており、前記第一ポリシリコン領域をドーピングし
、前記基板をアニールし、前記基板の実質的に全表面及
び前記第一ポリシリコン領域の上にスペーサ酸化物を付
着形成し、前記酸化物をドライエッチングして前記酸化
物の選択した部分を除去して前記第一ポリシリコン領域
の前記第一及び第二側壁に隣接する酸化物層を残存させ
、前記基板の実質的に全表面及び前記第一ポリシリコン
領域上に第二ポリシリコン層を付着形成し、平坦化層を
付着形成し、前記付着形成したポリシリコン及び前記平
坦化層の上表面をドライエッチングし、前記付着形成し
たポリシリコン層の上表面をウエットエッチングして前
記第一及び第二スペーサに達する迄延在する前記第二ポ
リシリコン層を与え、尚前記第二ポリシリコン層は前記
第一及び第二スペーサだけ前記第一ポリシリコン領域か
ら離隔されており、前記第二ポリシリコン層をマスキン
グし且つエッチングして所定のパターニングを与えるた
めに前記第二ポリシリコン層の選択した部分を除去し、
前記第一ポリシリコン領域の前記上表面及び前記ポリシ
リコン層の前記上表面の少なくとも一部の上にコーティ
ングを形成し、尚前記コーティングは耐火性金属を有し
ており、又前記コーティングを形成するステップは前記
第二ポリシリコン層をマスキングし且つエッチングする
ステップの後に行なわれ、前記金属を隣接するポリシリ
コンと反応させて前記第一ポリシリコン領域の前記上表
面の少なくとも一部及び前記第一及び第二スペーサに達
する迄延在する前記第二ポリシリコン層の少なくとも一
部を被覆するシリサイド層を形成し、前記耐火性金属の
未反応部分を除去する、上記各ステップを有することを
特徴とする方法。 - 【請求項１５】 バイポーラトランジスタにおいて、
シリコン基板が設けられており、前記シリコン基板内に
ドープした埋込み層が形成されており、前記埋込み層の
少なくとも一部の上側に存在する前記基板の表面上に第
一ドープポリシリコン領域が形成されており、前記第一
ポリシリコン領域は上表面と第一及び第二側壁とを有し
ており、前記第一ドープポリシリコン領域のすぐ下側に
おいてドープしたゲート領域が前記基板内に位置されて
おり、前記第一ポリシリコン領域の前記第一及び第二側
壁に隣接して第一及び第二側壁スぺーサが形成されてお
り、前記基板の表面上に第二ポリシリコン層が形成され
ており、前記第二ポリシリコン層は上表面を有すると共
に前記第一及び第二スペーサに達する迄延在しており、
前記第一ポリシリコン領域の前記上表面の少なくとも一
部及び前記第二ポリシリコン層の前記上表面の少なくと
も一部の上に金属シリサイドが形成されており、前記第
二ポリシリコン層上にある前記シリサイドは前記第一及
び第二スペーサに達する迄延在していることを特徴とす
るバイポーラトランジスタ。 - 【請求項１６】 請求項１５において、前記基板がエ
ピタキシャル層を有することを特徴とするバイポーラト
ランジスタ。 - 【請求項１７】 請求項１５において、前記基板及び
前記第一ポリシリコン領域の一部がドープされて前記第
一ポリシリコン領域を電界効果トランジスタのゲートと
して構成していることを特徴とするバイポーラトランジ
スタ。 - 【請求項１８】 請求項１５において、前記基板の選
択した部分が、前記第一ポリシリコン領域に隣接する前
記基板の一部がバイポーラトランジスタのベース部分と
して構成されるように、ドープされていることを特徴と
するバイポーラトランジスタ。
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|---|---|---|---|---|
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| JP3190370B2 (ja) | 2001-07-23 |
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