JPH04330775A - ＢｉＣＭＯＳ半導体集積装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はサブミクロンルールで
設計されるＢｉＣＭＯＳ半導体集積回路装置の製造方法
に関するものである。

【０００２】

【従来の技術】図４及び図５は、夫々従来のＢｉＣＭＯ
Ｓ半導体装置の製造方法を説明するための前段及び後段
の工程断面図であり、各図は製造段階で得られた構造体
の断面を概略的に示してある。

【０００３】まず、図５（Ａ）　はＰ型シリコン基板（
以下、単に基板という）１００にＮ＋　型埋め込み層１
０１を埋め込んで、さらにこの基板１００上にＰ型エピ
タキシャル層１０２を設ける。次に、このエピタキシャ
ル層１０２の埋め込み層１０１の上側にＮ型コレクタお
よびウエル領域１０３を連続させて設け、次にＬＯＣＯ
Ｓ法によってフィールド酸化膜１０４を設けて、バイポ
ーラトランジスタ用区域１０５とＮＭＯＳトランジスタ
用区域１０６とＰＭＯＳトランジスタ用区域１０７とを
それぞれ形成したウェーハ１０８を用意する。

【０００４】次に、図５（Ｂ）　に示すように、このウ
ェーハ１０８にＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタのゲート絶縁膜となるゲート酸化膜１０９を形成
する。次に、減圧ＣＶＤ法によりウェーハ１０８の全面
にポリシリコン膜を成長させた後、周知のホトリソ・エ
ッチング技術を用いてＮＭＯＳトランジスタおよびＰＭ
ＯＳトランジスタのそれぞれのゲート電極１１０，１１
１を形成する。次に、後の工程でのソース／ドレイン層
やベース層の高濃度不純物領域を形成するためのイオン
注入の際の保護膜（プロテクト膜）としてそれぞれ作用
する膜１１２（以下、プロテクト酸化膜という）を２０
０Å程度の膜厚で形成する。

【０００５】次に、図５（Ｃ）　に示すように、このウ
ェーハ１０８のバイポーラトランジスタ用区域１０５に
、バイポーラＮＰＮトランジスタのベース拡散領域１１
３としてＰ型拡散領域を拡散の深さ０．３μｍ　で形成
する。

【０００６】次に、図５（Ｄ）　に示すように、バイポ
ーラトランジスタ用区域１０５の酸化膜１１２に周知の
ホトリソ・エッチング技術を用いてエミッタ拡散領域形
成のための窓１１４を開けて、ウェーハ面を露出させ、
しかる後、ウェーハ１０８全面に減圧ＣＶＤ法によって
ポリシリコン膜を成長させる。次いで、このポリシリコ
ン膜に、エミッタ拡散領域形成のための拡散源を形成す
るためにＡｓ（砒素）イオンを注入し、さらに、周知の
ホトリソ・エッチング技術を用いて、バイポーラトラン
ジスタ用のエミッタ電極兼エミッタ拡散領域形成のため
の拡散源１１５をパターニングする。

【０００７】次に、図５（Ｅ）　に示すように、周知の
ホトリソ技術を用いて、バイポーラトランジスタ用区域
１０５のコレクタ取り出し領域１１６とＮＭＯＳトラン
ジスタ用区域１０６が開口しているレジスト膜１１７を
形成し、このレジスト膜１１７をマスクにＡｓイオンを
注入し、Ｎ型の高濃度不純物領域１１８とコレクタ取り
出し領域１１６を形成する。

【０００８】次に、図５（Ｆ）　に示すように、ウェー
ハ１０８のレジスト膜１１７を除去し、バイポーラトラ
ンジスタ用区域１０５のベース取り出し領域１１９とＰ
ＭＯＳトランジスタ用区域１０７が開口しているレジス
ト膜１２０を形成し、このレジスト膜１２０をマスクに
ＢＦ２　イオンを注入し、Ｐ型高濃度不純物領域１２１
とベース取り出し領域１１９を形成する。

【０００９】次に、図６（Ａ）　に示すように、ウェー
ハ１０８の上面に層間絶縁膜として例えばＰＳＧ膜１２
２をＣＶＤ法によって設けた後、ウェット酸素雰囲気中
で９００℃で約３０分間熱処理を行なう。この熱処理に
よって、このＰＳＧ膜１２２がフローして表面の平坦化
が進む。これと同時に、イオン注入層の活性化と不純物
を含む各領域も拡散して拡大する。この拡大により、ベ
ース拡散領域１１３が当初の０．３μｍ　から０．４５
μｍ　へと深く拡散してベース層１２３となり、ベース
取り出し領域１１９がベース取り出し層１２４となり、
コレクタ取り出し領域１１６がコレクタ取り出し層１２
５となり、拡散源１１５からベース拡散領域１１３、し
たがってベース層１２３中にＡｓ不純物が拡散してエミ
ッタ層１２６が形成する。さらに、この熱処理によって
高濃度不純物領域１１８および１２１がそれぞれソース
またはドレイン（ここでは、ソース／ドレインと表す）
１２７および１２８となる。

【００１０】次に、図６（Ｂ）　に示すように、ウェー
ハ１０８の周知のホトリソ・エッチング技術を用いてコ
ンタクトホール１２９，１３０，１３１，１３２，１３
３を形成する。バイポーラトランジスタ用区域１０５に
は、ベースコンタクトホール１２９およびエミッタコン
タクトホール１３０とコレクタコンタクトホール１３１
が形成される。また、ＮＭＯＳトランジスタ用区域１０
６には、ソース／ドレインコンタクトホール１３２が形
成され、さらにＰＭＯＳトランジスタ用区域１０７には
ソース／ドレインコンタクトホール１３３が開口してい
る。

【００１１】次に、図６（Ｃ）　に示すように、コンタ
クトホール１２９〜１３３を開口したウェーハ１０８の
コレクタコンタクトホール１３１とＮＭＯＳソース／ド
レインコンタクトホール１３２が開口しているレジスト
１３４をマスクに燐イオンを注入し、コレクタ取り出し
層１２５やＮＭＯＳソース／ドレインコンタクトホール
１３２より高濃度のコレクタコンタクト領域１３５とＮ
ＭＯＳソース／ドレインコンタクト領域１３６を形成す
る。

【００１２】次に、図６（Ｄ）　に示すように、レジス
ト１３４を除去し、ベースコンタクトホール１２９とＰ
ＭＯＳソース／ドレインコンタクトホール１３３が開口
しているレジスト１３７をマスクにボロンイオンを注入
し、ベース取り出し層１２４やＰＭＯＳソース／ドレイ
ン１３３より高濃度のベースコンタクト領域１３８とＰ
ＭＯＳソース／ドレインコンタクト領域１３９を形成す
る。

【００１３】次に、図６（Ｅ）　に示すように、レジス
ト１３７を除去し、不活性雰囲気中８５０℃３０分程度
の熱処理を行ない、ベースコンタクト領域１３８はベー
スコンタクト層１４０に、コレクタコンタクト領域１３
５はコレクタコンタクト層１４１に、ＮＭＯＳソース／
ドレインコンタクト領域１３６はＮＭＯＳソース／ドレ
インコンタクト層１４２に、ＰＭＯＳソース／ドレイン
コンタクト領域１３９はＰＭＯＳソース／ドレインコン
タクト層１４３に各々形成される。

【００１４】このように、コンタクト領域をイオンイン
プランテーションで高濃度（１Ｅ２０以上）とするのは
、一般にサブミクロンのコンタクトにおいてコンタクト
抵抗Ｒｃが大きくなりやすく、例えば０．８μｍ　□で
通常のＰ＋　層であるとＲｃは２００〜３００Ωとなる
。このコンタクト抵抗Ｒｃは不純物濃度に大きく依存し
ており、そのためコンタクト領域にイオンインプランテ
ーションを行ない高濃度とするわけであり、コンタクト
抵抗Ｒｃは５０〜６０Ωと改善される。これらの工程は
サブミクロンのバイポーラやＭＯＳトランジスタを形成
するうえでは、重要な工程で、一般には、補助拡散法と
か、コンタクトデポジット、コンタクトインプランテー
ションと言われ、多く用いられている。

【００１５】ところが、このコンタクトインプランテー
ションは熱処理が必要でこの熱処理でエミッタ層とベー
ス層は拡散が進み、エミッタ層１２６は０．２μｍ　に
、ベース層１２３は０．５μｍ　となってしまう。

【００１６】次に、図６（Ｆ）　に示すように、アルミ
配線１４４を各コンタクトホールに形成したところであ
り、ＢｉＣＭＯＳ構造が形成できる。

【００１７】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の製造方法で製造された構造のＢｉＣＭＯＳ半
導体装置では、製造上の制約からバイポーラトランジス
タを単独製造した場合に比べて、バイポーラトランジス
タの高速性が十分に図れない問題点があった。、

【００
１８】この点に関して、図７〜図８を使用して簡単に説
明する。図７は従来の製造方法でのキャリア濃度プロフ
ァイルを示すグラフである。

【００１９】図８はバイポーラトランジスタのコレクタ
層１０３の上側のベース層１２３、エミッタ層１２６、
プロテクト酸化膜１１２およびポリシリコンからなるエ
ミッタ電極１１５の部分を拡大して概略的に示した斜視
図である。

【００２０】図９はベース層１２３およびエミッタ層１
２６が、ウェーハ１０８の表面でどのような位置および
大きさ関係にあるかを概略的に示した平面図で、表面と
接するそれぞれの境界を１４５および１４６で示す。

【００２１】一般に、バイポーラトランジスタの動作速
度は、電流利得帯域幅積または遮断周波数（以下、Ｆｔ
と表す）が大となるほど高速となることが知られている
。そしてこのＦｔは、 １／２πＦｔ＝τｅ＋τｂ＋τｘ＋τｃ　　………（１
）（１）　式で与えられていることが一般に知られてい
る。この（１）　式における第１項のτｅはエミッタ・
ベース接合の充放電時定数、第２項のτｂはベース時定
数、第３項のτｘはコレクタ・空乏層キャリア走行時間
、および第４項のτｃはベース・コレクタ接合充放電時
間である。

【００２２】このＦｔに関して、上記の式の第２項のτ
ｂ（ベース時定数）がキーポイントとされ、このτｂは
τｂ＝ＷＢ２　／ｎＤＢ　　　　　　　　　　　　　　
　　　　………（２）式（２）　で与えられ、ＷＢはベ
ース幅、ｎはベース内少数キャリア分布に依存する定数
、ＤＢはベース内少数キャリアの拡散定数である。した
がって、ベース幅ＷＢが狭くなれば二乗の関係でＦｔが
大きくなる。つまり高速動作が可能になる。

【００２３】また、一般にベース幅ＷＢは電流増幅率を
一定とした場合ベース層の深さに依存し、これが浅い程
狭くなり、このベース層の深さはエミッタ層に依存して
いる。しかし、図５及び図６を用いて説明した従来の製
造方法では、エミッタ層の形成を層間絶縁膜のフローの
熱処理で行なっていたため、次工程の熱処理（コンタク
トインプランテーション）によって図７に示すように０
．２μｍ　まで深くなってしまう。この結果、Ｆｔが６
．０ＧＨｚ　程度のバイポーラトランジスタしか形成出
来なかった。

【００２４】また、Ｆｔに関して、特に低電流領域では
上記（１）　式の第１項のτｅ（エミッタ・ベース接合
の充放電時定数）が支配的となることがしられていて、
このτｅは、 τｅ＝ｋＴ／（ｑＩＥ×ＣＴＥ）　　　　　　　　……
…（３）（３）　式で与えられる。ここで、ＣＴＥはベ
ース・エミッタ間容量、ｋはボルツマン定数、ｑは電荷
の量、Ｔは温度（ｋ）、ＩＥはエミッタ電流である。し
たがって、温度が一定であればＣＴＥが小さくなる程Ｆ
ｔが大きくなる。つまり、高速動作が可能になる。

【００２５】このベース・エミッタ間容量ＣＴＥは、図
９に示すエミッタ層１２６とベース層１２３とのＰＮ接
合容量ＣＪおよびエミッタ電極１１５とベース層１２３
との間のプロテクト酸化膜１１２の容量ＣＯＸとによっ
て、次の（４）式のように与えられることが知られてい
る。 ＣＴＥ＝ＣＪ＋ＣＯＸ　　　　　　　　　　　　　　　
　　　………（４）ここで、シリコンの比誘電率をε、
空気の誘電率をεｏ、電荷量をｑ、エミッタ・ベース間
のフェルミ電位をＶｂｉ（ＥＢ）とすると、接合容量は
、

【数１】 で与えられる。

【００２６】一方、プロテクト酸化膜ＣＯＸは酸化膜１
１２の膜厚をｄとし、ＳｉＯ２　の比誘電率をεとする
と、 　　ＣＯＸ＝（εεｏ／ｄ）×（エミッタ電極とベース
層との対抗面積）…（６）　で与えられる。そこで、図
７のプロファイルにおいて、この容量ＣＴＥを計算によ
り求める。

【００２７】図９における境界１４５で囲まれたエミッ
タ面積（Ｗ１×Ｗ２）は１μｍ　×５μｍ　とし、エミ
ッタ層１２６をベース拡散領域１１３（ベース層１２３
に対応）に作り込む際のマスク合わせ工程での合わせず
れマージンＷ３を通常の通り１μｍ　とすると、境界１
４６で囲まれた面積｛（Ｗ１＋２Ｗ３）×（Ｗ２＋２Ｗ
３）｝は３μｍ　×７μｍ　となる。

【００２８】まず、接合容量ＣＪについては、ベース・
エミッタ接合のベース層１２３のキャリア濃度ＮＢは通
常３Ｅ１７イオン／ｃｍ３　程度であり、エミッタ層１
２６の拡散の深さは０．２μｍ　程度としており、また
Ｖｂｉ（ＥＢ）を０．７Ｖとし、ε＝１２とすると、Ｃ
Ｊ＝４．７ｆＦ となる。

【００２９】一方、プロテクト酸化膜の容量ＣＯＸは酸
化膜１１２の膜厚は既に述べたように２００Åであり、
その誘電率εが３．５であるので、 ＣＯＸ＝２５．４ｆＦ となる。

【００３０】したがって、このプロテクト酸化膜の容量
ＣＯＸの値はバイポーラトランジスタを単独製造した場
合の値に比較して、約１０倍程度大きい値となっている
。そして、ベース・エミッタ間容量ＣＴＥはＣＴＥ＝Ｃ
Ｊ＋ＣＯＸ＝３０．１ｆＦ となり、バイポーラトランジスタ単独のＣＴＥよりも大
きくなってしまうため、（１）　式のτｅも大となり、
この結果、低電流領域でのバイポーラトランジスタの高
速性が損なわれるという問題点があった。

【００３１】上記容量ＣＯＸの値を低減する対策として
プロテクト酸化膜１１２の厚みｄを厚くする方法が考え
られるが、従来の方法では、図５（Ｅ）　，図５（Ｆ）
　で説明したように、この酸化膜１１２を厚くすると、
ソース／ドレイン層用の高濃度不純物領域１１８および
１２１の形成のためのイオン注入で、ＡｓやＢＦ２　の
イオンが注入されない欠点があった。

【００３２】一方、エミッタ層１２６の拡散の深さを浅
くする対策として、拡散源１１５の不純物濃度を低下さ
せる方法もあるが、エミッタ抵抗が大きくなり上記（３
）　式のエミッタ電流ＩＥが減少しＦｔの低下やエミッ
タ注入効率の低下といったトランジスタ特性が低下する
欠点があり、技術的に満足できるものは得られなかった
。

【００３３】この発明は前記従来技術が持っている問題
点のうち、遮断周波数−エミッタ電流特性を低電流域で
改善できない点と、ベース・エミッタ間容量を低減でき
ず低電流領域でのバイポーラトランジスタの高速性が損
われる点について解決したＢｉＣＭＯＳ半導体集積装置
の製造方法を提供するものである。

【００３４】

【課題を解決するための手段】この発明は前記問題点を
解決するために、ＢｉＣＭＯＳ半導体集積装置の製造方
法において、層間絶縁膜の熱処理後にコンタクトホール
形成前にバイポーラトランジスタのベース領域上にエミ
ッタ領域形成のための窓を形成する工程と、エミッタ層
形成のための拡散源となるエミッタ電極を形成する工程
と、エミッタ層を除く各層のコンタクトホールを形成す
る工程と、エミッタ電極に不純物を導入するとともに、
コンタクトホールより自己整合でコンタクト領域にイオ
ン注入した不純物の活性化とエミッタ電極より固相拡散
でベース領域内にエミッタ層を形成するために熱処理を
行う工程とを導入したものである。

【００３５】

【作用】この発明によれば、ＢｉＣＭＯＳ半導体集積装
置の製造方法において、以上のような工程を導入したの
で、バイポーラトランジスタのベース領域上に窓を形成
した後にエミッタ電極を形成し、各層のコンタクトホー
ルを形成後、エミッタ電極に不純物を導入するとともに
、コンタクトホールより自己整合でコンタクト領域にイ
オンを注入し、熱処理を行うことにより、コンタクトホ
ールより自己整合でコンタクト領域内に不純物の活性化
を行うとともに、エミッタ電極より固相拡散でベース領
域内にエミッタ層が形成され、エミッタ層が受ける熱処
理を１回とすることになり、したがって前記問題点が除
去できる。

【００３６】

【実施例】以下、この発明のＢｉＣＭＯＳ半導体集積装
置の実施例について図面に基づき説明する。図１及び図
２はその一実施例を説明するための前段及び後段の工程
断面図である。この図１及び図２において、図５及び図
６と同一部分には同一符号を付して述べる。

【００３７】まず、図１（Ａ）　に示すように、基板１
００にＮ＋　型埋め込み層１０１を埋め込んで、さらに
、この基板１００上にＰ型エピタキシャル層１０２を設
ける。 次に、このエピタキシャル層１０２の埋め込み層１０１
の上側にＮ型コレクタおよびウエル領域１０３を連続さ
せて設ける。次にＬＯＣＯＳ法によってフィールド酸化
膜１０４を設けて、バイポーラトランジスタ用区域１０
５と、ＮＭＯＳトランジスタ用区域１０６およびＰＭＯ
Ｓトランジスタ用区域１０７とをそれぞれ形成し、かく
して、半導体基体となるウェーハ１０８を形成する。

【００３８】次に、図１（Ｂ）　に示すように、ウェー
ハ１０８に、ＭＯＳトランジスタのゲート絶縁膜となる
ゲート酸化膜１０９を形成する。次に、減圧ＣＶＤ法に
よりウェーハ１０８の全面にポリシリコン膜を成長させ
た後、周知のホトリソ・エッチング技術を用いてＮＭＯ
ＳトランジスタおよびＰＭＯＳトランジスタのそれぞれ
のゲート電極１１０および１１１を形成し、後の工程で
のソース／ドレイン層やベース層の高濃度不純物を形成
するためのイオン注入の際の保護膜（プロテクト膜）と
して、それぞれ作用するプロテクト酸化膜１１２を２０
０Å程度の膜厚で形成する。

【００３９】次に、図１（Ｃ）　に示すように、このウ
ェーハ１０８のバイポーラトランジスタ用区域１０５に
、バイポーラＮＰＮトランジスタのベース拡散領域１１
３としてＰ型拡散領域を拡散の深さ０．２μｍ　で形成
する。

【００４０】次に、図１（Ｄ）　に示すように、周知の
ホトリソ技術を用いて、バイポーラトランジスタ用区域
１０５のコレクタ取り出し領域１１６とＮＭＯＳトラン
ジスタ用区域１０６が開口しているレジスト膜１１７を
形成し、このレジスト膜１１７をマスクにＡｓイオンを
注入し、Ｎ型の高濃度不純物領域１１８およびコレクタ
取り出し領域１１６を形成する。

【００４１】次に、図１（Ｅ）　に示すように、ウェー
ハ１０８のレジスト膜１１７を除去し、バイポーラトラ
ンジスタ用区域１０５のベース取り出し領域１１９とＰ
ＭＯＳトランジスタ用区域１０７が開口しているレジス
ト膜１２０を形成し、このレジスト膜１２０をマスクに
ＢＦ２　イオンを注入し、Ｐ型高濃度不純物領域１２１
をベース取り出し領域１１９を形成する。

【００４２】次に、図１（Ｆ）　に示すように、ウェー
ハ１０８の上面に層間絶縁膜として、例えばＰＳＧ膜１
２２を６０００Åの膜厚ＣＶＤ法によって設けた後、ウ
ェット酸素雰囲気中で９００℃で約３０分間熱処理を行
なう。この熱処理によって、このＰＳＧ膜１２２がフロ
ーして表面の平坦化が進む。

【００４３】これと同時に、インプランテーション注入
層の活性化と不純物を含む各領域も拡散して拡大する。 この拡大により、ベース拡散領域１１３が当初の０．２
μｍ　から０．３μｍ　へと深く拡散してベース層１２
３となり、ベース取り出し領域１１９がベース取り出し
層１２４となり、コレクタ取り出し領域１１６がコレク
タ取り出し層１２５となり、さらに、この熱処理によっ
て高濃度不純物領域１１８および１２１がソースまたは
ドレイン（ここでは、ソース／ドレインと表す）１２７
および１２８となる。

【００４４】次に、図２（Ａ）　に示すように、バイポ
ーラトランジスタ用区域１０５の層間絶縁膜があるＰＳ
Ｇ膜１２２に周知のホトリソ・エッチング技術を用いて
エミッタ拡散領域形成のための窓１１を開けて、ウェー
ハ面を露出させる。

【００４５】しかる後、ウェーハ１０８全面に減圧ＣＶ
Ｄ法によってポリシリコン膜を２０００Å成長させ、次
いでこのポリシリコン膜を周知のホトリソ・エッチング
技術を用いて、バイポーラトランジスタ用のエミッタ電
極兼エミッタ拡散領域形成のための拡散源１２をパター
ニングする。

【００４６】次に、図２（Ｂ）　に示すように、ウェー
ハ１０８に周知のホトリソ・エッチング技術を用いてコ
ンタクトホールを形成し、バイポーラトランジスタ用区
域１０５には、ベースコンタクトホール１２９およびコ
レクタコンタクトホール１３１が開口され、ＮＭＯＳト
ランジスタ用区域１０６には、ソース／ドレインコンタ
クトホール１３２が開口され、さらに、ＰＭＯＳトラン
ジスタ用区域１０７には、ソース／ドレインコンタクト
ホール１３３が開口している

【００４７】次に、図２（Ｃ）　に示すように、コンタ
クトホールを開口したウェーハ１０８のコレクタコンタ
クトホール１３１および拡散源１２とＮＭＯＳソース／
ドレインコンタクトホール１３２が開口しているレジス
ト１３をマスクに加速電圧４０ｋｅＶ　，Ｄｏｓｅ５Ｅ
１５ｉｏｎｓ／ｃｍ２　で燐イオンを注入し、リンを含
有した拡散源１４とコレクタ取り出し層１２５やＮＭＯ
Ｓソース／ドレインコンタクトホール１３２より高濃度
のコレクタコンタクト領域１３５とＮＭＯＳソース／ド
レインコンタクト領域１３６を形成する。

【００４８】次に、図２（Ｄ）　に示すように、レジス
ト１３を除去し、ベースコンタクトホール１２９とＰＭ
ＯＳソース／ドレインコンタクトホール１３３が開口し
ているレジスト１３７をマスクにしてボロンイオンを注
入し、ベース取り出し層１２４やＰＭＯＳソース／ドレ
インコンタクトホール１３３より高濃度のベースコンタ
クト領域１３８とＰＭＯＳソース／ドレインコンタクト
領域１３９を形成する。

【００４９】次に、図２（Ｅ）　に示すように、レジス
ト１３７を除去し、不活性雰囲気中８５０℃３０分程度
の熱処理を行なうことにより、ベースコンタクト領域１
３８はベースコンタクト層１４０になり、コレクタコン
タクト領域１３５はコレクタコンタクト層１４１になり
、ＮＭＯＳソース／ドレインコンタクト領域１３６はＮ
ＭＯＳソース／ドレインコンタクト層１４２になり、さ
らに、ＰＭＯＳソース／ドレインコンタクト領域１３９
はＰＭＯＳソース／ドレインコンタクト層１４３になる
。

【００５０】さらに、この熱処理で、ベース層１２３の
拡散の深さは０．３５μｍ　となり、拡散源１４からベ
ース拡散領域１１３、したがってベース層１２３中にリ
ン不純物が拡散して、エミッタ層１５が拡散深さ０．１
μｍ　で形成する。

【００５１】次に、図２（Ｆ）　に示すように、アルミ
配線１４４を各コンタクトホールと拡散源１４上に形成
することにより、ＢｉＣＭＯＳ構造が形成できる。

【００５２】以上詳細に説明したように、この発明の上
記実施例によれば、エミッタ領域を形成する窓を層間絶
縁膜に形成したので、ベース・エミッタ間容量ＣＴＥに
おいては、エミッタとベースのＰＮ接合容量ＣＪはエミ
ッタ層が０．２μｍ　から０．１μｍ　と浅くなったが
、キャリア濃度はほぼ変わらず、接合底面面積が大部分
であるから、従来と同様な容量値ＣＪ＝４．７ｆＦとな
る。

【００５３】しかし、エミッタ電極（拡散源）１４とベ
ース層１２３との間隔ｄは、従来の２００Åとは異なり
、この実施例の場合には、６０００Åと厚くなっている
ので、ＣＯＸはＣＯＸ＝０．８ｆＦとなり、その結果ベ
ース・エミッタ間容量ＣＴＥはＣＴＥ＝５．５ｆＦとな
る。この容量は従来の容量ＣＴＥ＝３０．１ｆＦに比べ
、約８２％も低減している。

【００５４】また、エミッタ層１５が受ける熱処理は１
回しかなく、図２に示すように拡散の深さ０．１μｍ　
で形成できるので、ベース層の拡散の深さも浅くでき、
結果として、（ベース深さ）−（エミッタ深さ）で規定
されるベース幅ＷＢは、電流増幅率を考慮しても、０．
２５μｍ　と従来に比し０．０５μｍ　狭くできる。こ
の結果、ベース時定数τｂを（０．２５）２／（０．３
）２≒６９％に低減できる。

【００５５】このような理由からこの発明の製造方法に
よれば、図４に示すように、遮断周波数−エミッタ電流
（Ｆｔ−ＩＥ）特性を低電流域で従来より大きく改善で
きかつ、最大遮断周波数も１０ＧＨｚ　と大幅に改善で
きる。なお、図４において、横軸はエミッタ電流、縦軸
は遮断周波数であり、さらにＡで示す特性が実施例のＦ
ｔ−ＩＥ特性であり、Ｂで示す特性が従来例のＦｔ−Ｉ
Ｅ特性である。

【００５６】

【発明の効果】以上詳細に説明したように、この発明に
よれば、エミッタ領域を形成する窓を層間絶縁膜に形成
するとともに、コンタクトホールより自己整合でコンタ
クト領域にイオン注入した不純物の活性化とエミッタ電
極より固相拡散でベース領域内にエミッタ層を共通の熱
処理で形成するようにしたので、工数を増すことなく、
エミッタ抵抗が増加することなく、エミッタ層の拡散深
さを浅くできるとともに、エミッタ電極とベース層との
間の酸化膜容量が低減できる。したがって、遮断周波数
−エミッタ電流特性を低電流域で従来より大きく改善で
き、かつ最大周波数も大幅に改善できるものである。

【図面の簡単な説明】

【図１】この発明のＢｉＣＭＯＳ半導体集積装置の製造
方法の一実施例の前段の工程断面図、

【図２】同後段の工程説明図、

【図３】同上実施例を説明するためのバイポーラトラン
ジスタのエミッタ拡散深さ対キャリア濃度特性図、

【図
４】同上実施例と従来のエミッタ電流対遮断周波数特性
図、

【図５】従来のＢｉＣＭＯＳ半導体集積装置の製造方法
の前段の工程断面図、

【図６】同後段の工程説明図、

【図７】従来の製造方法で得られるバイポーラトランジ
スタのエミッタの拡散深さ対キャリア濃度特性図、

【図
８】従来の製造方法で得られるバイポーラトランジスタ
のエミッタ電極付近の概略的構成を示す拡大斜視図、

【図９】従来の製造方法で得られるバイポーラトランジ
スタのエミッタ層とベース層との配置関係を示す平面図
。

【符号の説明】

１００　　Ｐ型シリコン基板 １０１　　Ｎ＋　型埋め込み層 １０２　　Ｐ型エピタキシャル層 １０３　　Ｎ型コレクタおよびウエル領域１０４　　フ
ィールド酸化膜 １０５　　バイポーラトランジスタ用区域１０６　　Ｎ
ＭＯＳトランジスタ用区域１０７　　ＰＭＯＳトランジ
スタ用区域１０８　　ウェーハ １１０，１１１　　ゲート電極 １１２　　プロテクト酸化膜 １１３　　ベース拡散領域 １２２　　ＰＳＧ膜 １２３　　ベース層 １２４　　ベース取り出し層 １２５　　コレクタ取り出し層 １２７，１２８　　ソース／ドレイン １２９，１３１，１３２　　コンタクトホール１４０　
　ベースコンタクト層 １４１　　コレクタコンタクト層 １４２，１４３　　ソース／ドレインコンタクト層１４
４　　アルミ配線

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　半導体基体上に、ポリシリコン膜を成
   長させた後にホトリソエッチングを行い、ＮＭＯＳトラ
   ンジスタとＰＭＯＳトランジスタのそれぞれのゲート電
   極を形成し、かつバイポーラトランジスタのベース拡散
   領域を形成する工程と、バイポーラトランジスタのコレ
   クタ取り出し領域と、ＮＭＯＳトランジスタの高濃度不
   純物領域を形成した後、バイポーラトランジスタのベー
   ス取り出し領域と、ＰＭＯＳトランジスタの高濃度不純
   物領域を形成する工程と、全面に層間絶縁膜を形成し、
   熱処理を行ってバイポーラトランジスタのベース層にエ
   ミッタ拡散領域形成のための窓を形成するとともに、こ
   の窓にバイポーラトランジスタのエミッタ層形成のため
   の拡散源となるエミッタ電極を形成する工程と、バイポ
   ーラトランジスタのベース層と、コレクタ層およびＮＭ
   ＯＳトランジスタと、ＰＭＯＳトランジスタのソース／
   ドレイン層にコンタクトホールを形成する工程と、上記
   エミッタ電極と、上記コレクタ取り出し領域および上記
   ＮＭＯＳトランジスタの高濃度不純物領域にイオン注入
   した後、上記ベース取り出し領域と、上記ＰＭＯＳトラ
   ンジスタの高濃度不純物領域にイオンを注入する工程と
   、熱処理を行うことにより、上記各コンタクトホールよ
   り自己整合でコンタクト領域にイオン注入した不純物の
   活性化を行い、上記エミッタ電極より固相拡散でベース
   領域内にエミッタ層を形成する工程と、よりなるＢｉＣ
   ＭＯＳ半導体集積回路装置の製造方法。