KR950012742B1 - 2극성 및 상보 전계효과 트랜지스터들(BiCMOS)을 동시에 제조하는 방법 - Google Patents

2극성 및 상보 전계효과 트랜지스터들(BiCMOS)을 동시에 제조하는 방법 Download PDF

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Abstract

내용 없음.

Description

2극성 및 상보 전계효과 트랜지스터들(BiCMOS)을 동시에 제조하는 방법
제 1 도는 기판의 매스크 및 도우프처리를 도시하는 반도체 구조체의 횡단면도.
제 2 도는 에피택셜층의 형성 다음의 횡단면도.
제 3 도는 전계 산화물 영역의 형성후의 횡단면도.
제 4 도는 게이트 산화후의 횡단면도.
제 5 도는 다결정질 실리콘 전곡들의 형성후의 횡단면도.
제 6 도는 소오스 및 드레인 영역들의 형성후의 횡단면도.
제 7 도는 전극들의 형성후의 횡단면도.
제 8 도는 제 3 도에 도시한 전계 산화물 영역의 형성 다음에 사용되는 변형된 방법에서 제 1단계를 도시한 도면.
제 9 도는 다결정 실리콘의 제 1층의 형성후의 횡단면도.
제 10 도는 NPN 트랜지스터의 베이스 형성후의 횡단면도.
제 11 도는 MOS 게이트와 2극성 에이터를 형성하는 부가적인 다결정질 실리콘 및 매스크의 형성후의 횡단면도.
제 12 도는 게이트 및 에미터의 형성후의 횡단면도.
제 13 도는 소오스 및 드레인 영역들의 도우프처리후의 횡단면도.
제 14 도는 금속 규화물 접속층의 형성후의 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : p도전형 불순물
15 : 매스크 18 : 매설층
21 : 에피택셜층 24 : N웰 매스크
27,28 : N웰 30 : P웰
33 : 실리콘 이산화물 35 : 실리콘 나이트라이트
39 : 전계 산화물 40 : 베이스
45 : 다결정질 실리콘 48 : 포토레지스트
52 : 기판탭 55 : 소오스 및 드레인 영역
58 : 콜렉터 60 : 에미터
[발명의 배경]
[발명의 분야]
본 발명은 집적회로의 제조방법에 관한 것으로서, 반도체 기판에 1극성 및 상보전계효과 트랜지스터들(BiCMOS)을 동시에 제조하는 방법에 관한 것이다. 더 구체적으로, 본 발명은 폴리실리콘에미터와 낮은 베이스저항을 지니는 상기와 같은 디바이스의 제조에 관한 것으로 최소수의 매스크를 사용하여 매우 고성능을 지니는 완성된 BiCOMS 구조체의 제조에 관한 것이다.
[선행기술의 설명]
2극성 및 상보 금속 산화물 반도체(COMS) 기술들은 각기 다년간 독립적으로 인식되어 왔다. 동일 집적회로상에서 COMS를 2극성과 결합시킬 수 있는 능력은 대단히 대규모 집적의 새로운 가능성을 일으켰다. 예컨대, 더 큰 구동 전류를 공급하기 위하여 2극성 출력 구동장치는 COMS 메모리와 채용되어도 된다. 온도가 상승함에 따라 MOS는 감속되는 반면에 2극성은 가속화되기 때문에, COMS 2극성 결합은 디바이스를 온도에 대해 속도가 덜 감응하도록 만드는데 사용될 수 있다. 고성능 2극성 디바이스를 동일 집적회로 상에서 MOS 트랜지스터와 결합시킴으로써 고집적 밀도의 MOS 디바이스를 고속의 2극성과 조화시킬 수 있으며 복잡한 기능의 집적을 높은 수율로써 가능하게 할 수 있다. COMS 트랜지스터는 본래 전력 수요가 낮으므로 노이즈 한계가 큰데 반해서, 2극성 디바이스는 스위칭 속도 및 단위 면적당 전류 구동이 크다는 장점이 있다.
따라서, 만일 웨이퍼상에 2극성 및 COMS 처리를 집적시키기 위하여 많은 노력이 경주되었다. 그러나, 지금까지 BiCOMS 방법은 CMOS 또는 2극성 양상으로 인하여 전반적으로 적절하지 못하였으며, 맹목적인 힘의 결합 대신에 각 형태의 디바이스를 제조하기 위하여 필요한 단계들로 되었다. 그 결과 때때로 많은 수의 매스킹 작업이 이루어지는 길고 복잡한 방법으로 되어 그 복잡성으로 인하여 수율이 떨어지는 취약성이 있다.
대표적인 선행기술의 2극성-COMS 방법은 미합중국 특허 제 4,484,388호, 제 4,507,847호 및 제 4,536,945호에서 찾아볼 수 있다.
[본 발명의 요약]
본 발명은 매스크 단계들의 수를 최소로 사용하면서도 고성능의 2극성 및 COMS 트랜지스터들이 만들어지는 2극성 및 COMS 디바이스들의 제조방법을 개발한 것이다. 본 발명의 방법은 게이트가 1미크론인 COMS 디바이스를 제조해서도 고속도 스위칭기능을 하는 2극성 디바이스를 형성할 수 있게 한다.
본 발명의 설명에서 2극성 디바이스는 8-10가이거헬츠로 동작한다. 제조되는 COMS 디바이스는 높은 래치-업(latch-up) 저항 및 높은 집적 밀도를 갖는다(이하 COMS는 그 게이트들이 금속 또는 실리콘인것과 관계없이 상보 전계효과 트랜지스터를 지칭하는 것으로 사용된다).
바람직한 실시예에서, 본 발명의 제 1 도전성 기판상에 BiCOMS 반도체 구조체를 제조하는 방법은 상기 기판의 최소한 하나의 제 1영역에 N도전형 제 1불순물, 대표적으로 비소를 도입하고, 이어서 상기 제 1영역에 N도전형 제 2불순물, 대표적으로 인을 도입하는 단계들에 의하여 반대 도전성 매설층들의 형성으로 시작된다. 그 다음에 기판에 반도체 구조체의 P 웰 밑에 P 도우프처리된 기판을 형성하는 P 도전형 불순물로 블랭캣(blanket) 이식이 이루어진다. 상기 P 웰은 NMOS 디바이스의 제조에 사용된다. N 형 매설층들은 2극성과 PMOS 디바이스를 절연시킨다. 기판위에 에피택셜층이 형성되고, 매설층위에 놓이는 에피택셜층의 부분은 N 도전형 불순물로 도우프처리된다. 이어서 상기 구조체는 가열되어 에피택셜층 및 기판내의 N 도전형 불순물 영역들을 확산시켜서 서로 접촉되게 한다. 바람직한 실시예에서, 상기 방법은 기판과 매설층사이의 커패시턴스를 감소시키도록 낮은 저항을 가지면서도 높은 확산성을 지니는 매설층의 제조가 이루어지게 한다. 이 방법은 N 형 매설층들이 P 채널 MOS 디바이스 및 NPN 2극성 디바이스의 에픽택셜층내에 형성되는 N 도전형 웰들과 결합하도록 보장한다. N 웰 도우펀트의 정확한 제어 및 짧은 시간내에 매설층의 제조로 장시간 고온 처리의 영향을 극소화시킨다.
본 발명의 방법은 또한 실리콘층 표면 위에 절연층을 형성시키는 단계와, 절연층 전체 위에 통상적으로 다결정질 실리콘인 도전성 보호층을 형성시키는 단계들을 포함한다.
그 다음에 절연층은 2극성 영역의 에피택셜 실리콘층의 표면으로부터 제거되며, 제 1 도전형 불순물의 2극성 영역의 일부분에 도입되어 베이스를 한정한다. 도전 물질이 적어도 2극성 영역위에 추가로 부착되며, 모든 보호층은 게이트들과 에미터가 필요한 곳을 제외한 절연층으로부터 제거된다.
그 다음 소오스들과 드레인들은 도우프처리된다.
바람직한 실시예에서, 처음 형성된 절연층은 게이트 산화물을 형성하는 한편, 보호층은 MOS 디바이스용 다결정질 실리콘 전극들을 제공한다. 단일의 매스크는 2극성 디바이스들의 베이스를 한정하고 2극성 디바이스를 COMS 디바이스로부터 구별시킨다. 그 다음의 공정에서 단일 매스크는 구조체용 게이트들과 에미터를 한정한다. 보호층은 게이트 전극들로서 작용할뿐만 아니라 후속 공정의 영향으로부터 게이트 산화물을 보호하여 달리 요구되는 곳에서의 게이트 산화물의 개구부 에칭을 방지한다. 본 방법에 따른 반도체 구조체는 보다 작은 영역으로 제조되며 2극성 디바이스용의 보다 낮은 베이스 저항을 지닌다. 상기 영역의 감소는 회로속도를 증가시키고 커패시턴스를 낮춘다. 전계산화물에 인접하여 추가로 보호물질을 형성시킴으로써 벽으로 둘러싸인 에미터 구조체를 형성하는 한편 배열의 내구성에 대하여 덜 민감하게 한다.
상술한 전단부 처리 다음에 적절한 BiCMOS 처리가 후속되어 진다면, 완성된 디바이스를 형성하기 위하여 최소수의 매스크 형성단계들이 필요하다. 예컨대, 바람직한 접촉 매스크에 이르기까지 단지 6개의 매스크들이 필요하다. 즉, 매설층이식 ; N웰이 식 ; 전계산화 ; 2극성 베이스 ; MOS게이트 ; N형 소오스, 드레인, 에미터와 콜렉터 접점, 매스크 수의 감소에도 불구하고 제조되는 디바이스는 우수한 성능을 갖는다.
[바람직한 실시예의 상세한 설명]
본 발명에 따른 방법의 실시예는 "전단부"처리와 "후단부"처리로 생각함으로써 가장 잘 이해될 것이다. 전단부 처리가 매설층물 및 에피택셜층을 통하여 반도체 구조체를 형성하는데 사용되는 한편, 후단부 처리는 상기 구조체를 완성시키는데 사용된다. 이하 설명되는 바와 같이, 만일 전단부 처리가 여러가지 후단부처리들 중의 어느 하나와 결합될 수 있는 한편, 단일 후단부 처리는 여러가지 전단부 처리들중의 어느 하나와도 결합될 수 있다.
[전단부 처리]
제 1 도는 결정 방향이 〈100〉이고 11-18오옴 센티미터의 저항율까지 P 도전형 불순물로 도우프 처리되는 반도체 기판(10)의 횡단면도이다. 도우프처리후의 선택 단계로서 실리콘 기판은 실리콘 이산화물의 박층으로 보호되어질 수도 있으며 그곳에 정렬 마크가 형성된다. 이 단계는 추후 형성되는 매설층 영역들이 정렬을 위해 사용될 것이라면 없이도 된다.
그 다음에는 기판(10)의 상면을 가로질러 매스크가 형성된다. 매스크(15)는 대체로 포토레지스트로 구성되며, 공지된 포토리토그래피 또는 다른 기술을 사용하여 부착된다. N 도전형 매설층을 원하는 곳에서는 항상 매스크(15)에 개구부가 만들어진다. P 채널 MOS 디바이스 및 NPN 2극성 디바이스가 형성되는 곳에는 항상 N 형 매설층이 필요하다. N 채널 MOS 디바이스가 필요할 경우에는 N 형 매설층이 만들어지지 않는다.
매스크의 완성후에 제 1 N 도전형 불순물이 이식되고, 그 다음에 동일한 영역에 제 2 N 도전형 불순물이 이식되는 것이 바람직하다. N 형 불순물 도우펀트는 제 1 도에 영역(18)으로서 도시된다. 바람직한 실시예에서 제 1 N 형 불순물은 평방 센티미터당 3×1013-3×1014의 양만큼 도입되는 인인 반면에, 제 2 불순물은 평방 센티미터당 1×1015-1×1016의 양만큼 도입되는 비소이다. 양자 도우펀트의 사용은 선행기술의 방법보다 상당한 장점이 있다. 비소는 매설층의 저항을 낮추는 한편 인의 높은 확산성은 인이 기판내로 더 확산되게 하여서(위에 놓이는 에피택셜층으로 확산되는 것은 물론) 2극성 디바이스에서 기판과 매설층간의 커패시터를 낮추어준다. 이러한 2중 이식은 또한 에피택셜층 및 매설층내의 N 웰 이식이 추후 열처리중 결합되게 하여준다. 이러한 장점은 이하 더 설명될 것이다.
이어서 상기 기판의 전표면을 가로질러 P 도전형 불순물(12)의 블랭킷 이식이 도입된다. 이 불순물은 궁극적으로 N 채널 COMS 트랜지스터 P 도전형 매설층을 형성할 것이다. 앞서 도우프처리된 기판을 사용하기보다 P 불순물 이식시킴으로써 N 형 매설층 밑의 도우프 처리 농도는 극소화되어 콜렉터-기판 커패시턴스를 낮추게 된다. 바람직한 실시예에서 기판(10)의 상부(12)는 평방 센티미터당 3×1012-5×1013원자의 붕소로 도우프처리된다.
기판(10)을 2중으로 도우프처리한 후에, 에피택셜층(21)이 제 2 도에 도시된 방식으로 실리콘 기판(10)을 가로질러 부착된다.
에피택셜층(2l)은 도우프처리되지 않고 두께가 대략 1-2 미크론으로 되는 것이 바람직하다. 이같은 에피택셜층의 형성은 공지되어 있다. 필요하다면, 에피택셜층의 형성 다음에 에피택셜층의 상면을 산화시켜서 보호 실리콘 이산화물의 박층(도시되지 않음)이 형성된다.
그 다음에, 에피택셜층에 N 도전형 웰이 필요한 영역을 한정하기 위해 에피택셜층(또는 실리콘 이산화물)의 상면을 가로질러 N 웰 매스크(24)가 형성된다. 제 2 도에 도시된 바와 같이, 이러한 웰들은 PMOS 및 NPN 디바이스의 전기적 절연을 위해 필요하다. 대체로 N 웰 매스크는 포토레지스트로 구성되고, 이것은 N 형 매설층물과 매스크를 사용하여 패턴이 만들어진다. 혹은 제 3 도에 N 웰 및 매설층물의 상대적 치수로 도시된 바와같이 더 큰 치수의 매스크가 사용되어도 된다. 매스크 과정에 이어서 인을 평방 센티미터당 1-2×1012원자의 양만큼 사용하여도 N 도전형 웰들이 이식되는 것이 바람직하다.
에피택셜 층(21)의 표면은 다시 세정되어 에피택셜층 (21) 전체에 걸쳐서 대략 250-500 옹스트롱의 실리콘 이산화물(33)을 형성하도록 900℃의 온도까지 30-60분간 가열시킴으로써 재산화된다. 대략 1200-1700옹스트롱 두께의 실리콘 나이트 라이드층(35)이 실리콘 이산화물(33)의 표면을 가로질러 화학 증착에 의하여 부착된다. 공지된 매스크 및 부식처리기술을 사용하여 전계 산화물(39)의 영역이 필요한 곳에서는 항상 실리콘 나이트라이드 층(35)이 실리콘 산화물(33)의 표면으로부터 제거된다. 대체로 전계 산화물은 N 웰들(27,28)이 P 웰(30)과 교차하는 부분에 형성된다. 이러한 실리콘 이산화물의 영역물은 위에서 볼때 환형이며 표면에서 N 및 P 웰들을 서로 분리시키는 역할을 한다. 부가적인 전계 산화물(39)의 영역물이 예컨대 NPN 트랜지스터의 N 웰(28)에 도시된 바와같이 N 및 P 웰들 자체내에 형성되어 매설된 콜렉터로 접속될수 있게 하며, 이 접속은 불순물 베이스로부터 절연된다. 다른 하나의 N 웰(27)에서는 전계 산화물이 P웰(30)에서와 같이 기판으로의 절연탭을 허용한다.
일단 실리콘 나이트라이트의 적절한 패턴이 만들어지면, 필요하다면 전계 이식이 이루어진다. 이러한 이식은 실리콘 이산화물 전계 영역의 불순물에 기인하는 실리콘 이산화물 실리콘 경계면에서 채널 반전을 방지하는데 도움이 된다.
바람직한 실시예에서 전계 이식에는 붕소가 평방 센티미터당 5×1012-2×1013원자의 양만큼 사용된다. 선행기술의 방법과 달리 이같은 이식에는 매스크가 필요하지 않다.
본 발명의 방법은 나이트라이트 층(35)을 매스크로서 사용하고 후속처리 단계들이 전계 영역 밑에 P 형 도우펀트를 보충한다.
전계 이식후에 상기 구조체는 집소내에서 1-2시간 동안 1050-1100℃의 온도로 상승되어 매설층들 및 웰들을 형성하는데 사용된 P 및 N 도전형 불순물을 확산시킨다. 이어서 전계는 산화되어 실리콘 이산화물영역물(39)을 만들어낸다.
바람직한 실시예에서 이러한 영역물은 구조체를 대략 900℃까지 400분간 가열시켜 형성되는 대략 6000옹스트롱 두께로 된다.
이러한 처리 다음의 구조체의 외양이 제 3 도에 도시된다. 인이 매설층으로부터 위로 확산되어 하방으로 확산되는 N 웰과 접촉되었음에 유의한다.
이상과 같이 처리된 본 발명의 BiCOMS 방법은 선행기술의 방법보다 열가지 특이한 장점이 있다. 비소가 매설층(18)의 저항을 낮추는 한편 인은 기판/매설층 커패시턴스를 낮추고 N 웰 이식(27)과 매설층(18)이 비교적 짧은 열처리중에 결합한다. 그 결과, 본 발명의 방법은 구조체가 장시간 고온에 노출되는 것과 그에 따른 열화를 극소화시키는 한편 회로의 제조를 가속화시킨다. 부가적으로, 도우프처리되지 않은 실리콘 에피택셜층을 사용함으로써 P 웰 도우펀트를 정확하게 조절할 수 있다. 본 방법은 P 및 N 웰들 모두의 저항을 낮출 수 있게 하면서도 그 도우프 처리 농도를 충분히 낮은 양으로 유지시켜 웰들 사이의 커패시턴스를 극소화시킨다. 높은 레벨은 2극성 디바이스의 성능을 낮추고 COMS 디바이스의 브레이크다운 전압을 낮출 것이다.
본 발명의 방법은 N 및 P 웰들간의 확산을 방지하여 밀접한 COMS구조체에서 상기 웰들의 간격을 좁힐 수 있게 한다.
이 단계에서 구조체를 완성시키기 위하여 여러 방법들중의 어느 것이 사용되어도 된다. 이러한 방법의 하나가 제 4-7 도에 도시되고 또 다른 방법이 제 8-14 도에 도시된다. 제 4-7 도에 도시된 방법이 먼저 설명될것이다.
[제 1후단부 처리--최소의 매스크]
적절한 부식제를 사용하여, 실리콘 나이트라이트(35)와 실리콘 이산화물(33)의 박층은 구조체로부터 제거되고 제 4 도에 도시된 NPN 트랜지스터 베이스(40)를 한정하도록 매스크가 형성된다.
이러한 매스크의 하나는 베이스(40)가 필요한 곳을 제외하고 구조체 표면의 전체를 덮도록 부착되는 포토레지스트이다.
매스크 처리후에 붕소를 평방 센티미터당 1×1013-5×1013원자만큼 60-70KeV에서 그리고 이어서 평방 센티미터당 1×1012-1×1014원자만큼 40-50KeV에서 사용하여 베이스가 이식된다. 높고 낮은 에너지 양은 베이스 시이트 저항 및 2극성 트랜지스터의 개인을 최적화 시키도록 사용된다.
NPN 베이스(40)의 형성후에, 전압 임계 이식은 COMS 디바이스의 임계치를 조정한다. 이러한 이식은 2극성, PMOS 및 NMOS 영역들로 블랭킷 이식을 함으로써 도입된다.
이 단계는 또한 매스크처리되는 임계 조정 기술의 방법에 비해 장점이 있는 것이다. 바람직한 실시예에서 붕소는 40KeV에서 평방 센티미터당 1-2×1012원자의 양만큼 사용된다.
이어서 구조체는 그 표면을 가로질러 대략 200-250옹스트롱 두께의 실리콘 이산화물(43)의 층을 형성하도록 산화 분위기내에서 20-30 분간 대략 900℃까지 가열된다. 층(43)은 게이트 절연체로서 후술하는 바와같이 MOS 디바이스의 게이트 전극들을 기판으로부터 분리시킬 것이다. 이 단계에서 구조체의 외양은 제 4 도에 도시된 바와 같다.
그 다음에, 대략 3500옹스트롱 두께의 다결정질 실리콘(45)의 층이 구조체의 전표면에 걸쳐서 화학 증착에 의하여 부착되고, 이어서 인으로 도우프 처리되어 그 도전성이 개선된다.
다결정 실리콘 층(45)은 상보 MOS 디바이스의 게이트를 형성하며 수직 2극성 디바이스에서, 베이스 접점을 에미터로부터 분리시킨다. 공지된 포토리토그래피 기술을 사용하여 다결정질 실리콘(45)의 상면을 가로질러 포토레지스터(48)의 층이 부착되어 패턴이 만들어진다. 그 다음에 불필요한 다결정질 실리콘은 구조체의 표면으로부터 부등방성으로 제거되어 제 5 도에 도시된 외양을 갖는 구조체를 만들어진다.
그 다음에 2극성 디바이스의 에미터 및 콜렉터 접점은 물론 NMOS 디바이스의 N 도전형 소오스 및 드레인을 한정하도록 매스크가 형성된다. 이 매스크는 제 6 도에서 영역들(50)의 위에 개구부를 갖는다. 이어서 비로소 되는 것이 바람직한 N 도전형 불순물이 매스크의 개구부를 통하여 대략 100KeV의 에너지에서 평방 센티미터당 대략 6×1015원자의 양만큼 이식된다. 이 이식은 P 채널 디바이스의 기판 탭(52), N 채널 디바이스의 소오스 및 드레인 영역들(55), 및 2극성 디바이스의 콜렉터 접점(58)과 에미터(60)를 형성한다. 동시에 N 채널 디바이스의 게이트 전극(62)은 더 강하게 도우프 처리되어 그 저항을 낮춘다.
이식 다음에 구조체는 900℃의 온도로 가열되어 소둔되고 850℃에서 4분간 산화된다. 이것은 이식으로 야기된 결정성 구조체내의 어떠한 결함도 개선시키는 동시에 차등 산화물 두께를 만들어낸다. 즉, 실리콘 이산화물 층(43)은 다른 어느곳보다도 N 형 불순물에 노출되는 영역들이 두꺼워진다. 이어서, 평방 센티미터당 3×1015원자의 붕소 이불화물을 사용하여 50KeV의 에너지로 블랭킷 P 형 이식이 이루어진다.
이러한 이식 에너지는 붕소 원자가 단지 박층 산화물 영역, 즉 앞서 N 형 불순물위에 형성되지 않는 영역들만을 침투하도록 되는 것이다. 차등 산화물 두께에 의존함으로써 선행 기술에 비해 또 하나의 매스크가 없어지는 것이다. 이러한 이식은 P 채널 트랜지스터의 소오스 및 드레인 영역(68), N 채널 트랜지스터의 기판 탭(70), 및 2 극성 디바이스의 베이스 접점(73)을 형성한다. 이같이 이식된 것은 구조체를 대략 900℃에서 30분간 가열함으로써 소둔된다. 소둔후의 구조체의 외양은 제 6 도에 도시되어 있다.
전술한 바와같이 소오스, 드레인, 기판 탭 및 에미터를 형성한 후에, 구조체의 상면을 가로질러 공지된 기술을 사용하여 실리콘 이산화물(75)의 층이 부착된다. 대체로 층(75)의 두께는 5000옹스트롱이며 도우프처리되지 않는다.
그 다음에 소오스, 드레인, 에미터, 콜렉터 베이스 및 기판 접점에 전기 접속을 할 수 있도록 층(75)에 개구부가 형성된다.
원하는 영역들과 접촉되게 금속층(80)이 절연층(75)을 가로질러 부착된다. 다시 공지 기술을 이용하여 제 7 도에 도시된 바와같이 각개의 전기 결선들에 금속층이 형성된다. 필요하다면 원하는 방식으로 부품들을 상호 결선하도록 부가적인 절연체 및 부가적인 금속층들이 형성된다. 이상 설명한 방법으로 최소수의 매스크를 사용하여 만일 기판상에 2극성 및 COMS 디바이스를 모두 가지는 집적회로를 제조하는 것이다.
[제 2후단부 처리--고성능]
본 발명은 또한 다른 선행 기술의 방법보다 몇가지 특이한 장점이 있는 BiCMOS 구조체를 제조하는 다른 방법을 개발한 것이다. 이 방법은 비록 전술한 방법보다 더 많은 수의 매스크를 필요로 하지만, 더 높은 성능의 트랜지스터를 만들어낸다. 이 변형된 방법을 제 8-14 도와 관련하여 설명한다.
제 3 도와 관련하여 설명한 권계 산화물의 형성 단계와 후에 구조체의 표면으로부터 실리콘 이산화물 박층(33)과 실리콘 나이트라이트(35)이 제거된다. 이들 대신에, 제 8 도에 도시된 바와같이, 두께가 100-250옹스트롱 정도인 게이트 산화물(100)의 층이 기판을 산화 분위기에서 900℃까지 대략 2-4분간 가열함으로써 형성된다.
그 다음에, 제 9 도에 도시된 바와같이, 비교적 얇은 보호재료의 층, 대표적인 두께가 3000-10000옹스트롱인 다결정 실리콘이 구조체의 전표면에 걸쳐서 부착된다. 다결정 실리콘층(103)은 공지의 화학 증착 처리를 이용하여 형성된다.
이 다결정 실리콘의 제 1층은 추후 MOS 디바이스의 제조를 위하여 게이트 산화물을 보호하고 게이트 산화물이 제거되어질 곳이 아닌 부분에서 게이트 산화물의 개구부의 부식을 막는다.
구조체의 전표면에 걸쳐서 포토레지스트 매스크(108)가 형성되고, 공지의 기술에 의하여 NPN 트랜지스터의 베이스가 만들어질 곳에 큰 개구부가 만들어진다. 공지의 기술에 의하여 노출된 다결정 실리콘(103)이 부식되고 대표적으로 평방 센티미터당 1×1013-1×1014정도의 양의 붕소가 40-100KeV에서 이식되어 2극성 베이스가 만들어진다. 그 결과 베이스 영역(110)이 제 10 도에 도시된 방식으로 박층 산화물(100)의 밑에 형성된다. 동일한 매스크(108)를 사용하여 게이트 산화물이 NPN 트랜지스터 부위로부터 제거된다.
이어서 매스크(108)가 제거되고, 또한 제 11 도에 도시된 바와같이 다결정질 실리콘인 도전성 재료(103)의 층이 구조체의 전표면에 걸쳐 부착된다. 따라서, 다결정 실리콘이 앞서 제거된(NPN 베이스의 위) 영역에서 층(103)은 구조체의 다른 영역들 보다 얇은 것이다. NPN 디바이스 부위의 표면으로부터 게이트 산화물이 제거되었기 때문에, 그 영역에서는 다결정 실리콘이 실리콘 위에 직접 부착된다. 이어서 다결정 실리콘층(103)은 비소로 이식되어 그 저항이 낮아진다. 바림직한 실시예에서, 평방 센티미터당 1×1015-1×1016원자의 양만큼이 사용된다.
다음에 제 11 도에 또한 도시된 바와같이, CMOS 디바이스의 게이트와 2극성 디바이스의 벽이 형성된 에미터가 필요한 영역을 보호가기 위하여 새로운 매스크(114)가 만들어진다. 따라서 단일 매스크가 게이트와 에미터 양자 모두를 한정한다.
일단 매스크가 완성되면, 공지의 화학적인 또는 플라즈마 처리에 의하여 다결정 실리콘 층(103)의 노출된 부분이 제거된다. 이렇게 만들어진 구조체가 제 12 도에 도시되어 있다.
실리콘 이산화물(100)위에 다결정 실리콘(103)이 형성된 곳에서는 실리콘 이산화물이 부식 정지부로서 역할을 하고 더 부식되는 것을 막는다. 그러나 2극성 디바이스의 부위에서는 게이트 산화물 층이 없는 것이 밑에 놓인 실리콘을 부식제가 침투하게 하여 대표적으로 약 300-1000옹스트롱의 에피택셜 실리콘을 약간 지나치게 부식시킨다. 이러한 지나친 부식은 CMOS 디바이스 부위로부터 불필요한 다결정 실리콘(103)을 완전히 제거시킬 필요성에 의한 것이며 그 필요성은 부식 작업까지 연장된다.
이어서 화학 증착 또는 다른 공지의 기술에 의하여 노출된 다결정 실리콘의 상면에 걸쳐서 대략 1000-3000옹스트롱 두께의 실리콘 이산화물의 층(도시되지 않음)이 형성된다.
공지의 부등방성 부식 처리를 이용하여 구조체의 표면으로부터 대부분의 실리콘 이산화물이 부식되어 베이스 접점 스페이스(132)와 소오스/드레인 접점 스페이서 영역(135)같은 산화된 측벽 스페이서 영역들만을 남긴다. 바람직한 실시예에서 이러한 스페이서 영역의 폭은 대략 1000-3000옹스트롱으로 될 것이다.
N 도전형 불순물이 필요하지 않은 에피택셜 층의 영역을 보호하기 위하여 구조체의 표면을 가로질러 또다른 매스크(도시되지 않음)가 형성된다. 이들 영역에는 2극성 디바이스 영역(콜렉터 싱크가 아닌), P 채널 디바이스의 소오스 및 드레인, 그리고 N 채널 디바이스의 기판 탭이 포함된다.
이어서 매스크 개구부를 통하여 N 도전형 불순물이 이식된다. 바람직한 실시예에서, 100KeV에서 평방 센티미터당 1×1013-1×1014원자의 제 1 양의 인에 이어 평방 센티미터당 6×1015원자의 제 2 양의 비소가 사용된다. 인은 스페이서 산화물(135)밑에서 채널을 향하여 확산될 것이기 때문에 상기 두 불순물은 약간 도우프처리되는 드레인형 구조체를 형성하기 위하여 사용된다. 이렇게 이식된 것은 2극성 트랜지스터의 콜렉터 접점(115), P 채널 MOS 디바이스의 기판 탭(118), 및 N 채널 MOS 디바이스의 소오스/드레인 영역(120)을 형성한다.
변형된 실시예에서, 스페이서 영역의 형성전에 제 1 의 적은 양의 N 형 불순물이 도입되고 스페이서 영역의 형성후에 제 2 의 양의 N 형 불순물이 도입된다.
유사한 방식으로 P 도전형 불순물이 필요하지 않은 구조체를 보호하기 위하여 또 다른 매스크(도시되지 않음)가 형성된다.
이어서, P 채널 디바이스의 P 형 소오스와 드레인 및 N 채널 디바이스의 기판 탭(127)을 형성하기 위하여 평방 센티미터당 3×1015원자로 되는 붕소 및 50KeV의 에너지인 것이 바람직한 P 형 불순물 이식이 사용된다. NPN 베이스와 P 채널 소오스 및 드레인이 별도로 이식되기 때문에 그 성능이 독립적으로 최적화되는 것이 중요하다. 이어서, 구조체를 900℃의 온도로 30-90분간 가열시킴으로써 P 및 N 도전형 이식물들은 소둔된다. 소둔중에 2극성 트랜지스터에의 다결정 실리콘 접점(103)은 에피택셜 실리콘내로 확산되어 에미터(130)를 형성한다.
이 단계에서 베이스 영역을 제외한 구조체 전체를 매스크 처리하고 이어서 부가적인 불순물을 도입함으로써 베이스 저항을 낮추는 불순물 베이스 영역 이식이 선택적으로 이루어진다.
이 단계가 이루어지면, 평방 센티미터당 5×1014-2×1015원자의 양만큼 붕소가 사용된다. 스페이서(132)는 이식이 에미터에 지나치게 근접하게 위치되는 것을 방지한다.
그 다음에 구조체의 상면에 걸쳐서 규화물 형성 금속의 박층이 부착되고 그 구조체가 가열되어 금속이 다결정성 및 단결정성 모두인 밑에 놓이는 실리콘과 반응하게 하여서 금속 규화물의 영역을 형성한다. 이어서 반응되지 않은 금속은 습윤 화학적 부식에 의하여 선택적으로 제거된다. 실리콘과 반응하여 규화물을 형성하는 어떤 금속이 사용되어도 좋으나, 바람직한 실시예에서는 대략 500-1000옹스트롱의 백금이 표면에 스퍼터되고 이 구조체가 400-450℃로 5-30분간 가열되어 백금 규화물을 형성한다. 백금 규화물은 P 형 영역에 우수한 접촉을 형성한다. 규화물 영역(136)은 다결정 실리콘(103)을 거쳐 에미터(130)까지의 전기 접점인 반면에 (전계 산화물(39)상에 형성되는 인근 저항등의 다른 부품까지는 물론), 규화물 영역(137)은 베이스 영역(110)까지의 접점이다.
콜렉터 접점은 규화물 접점(138)이다. P 채널 디바이스에서, 규화물 영역(139)이 소오스/드레인 접점을 형성하는 반면에, 규화물(l40)은 게이트 접점이고 규화물(141)은 기판 탭이다.
N 채널 디바이스에 있어서도 유사하게, 규화물(142)은 소오스/드레인 영역들을 접촉시키고 규화물(143)은 게이트를 접촉시키며 규화물(144)은 기판 탭에 접속된다. 규화물의 형성후의 구조체의 외양이 제 14 도에 도시된다.
이 단계에서, 구조체는 예컨대 제 7 도와 관련하여 설명한 바와같이 종래의 기술을 이용하여 금속 결선들을 제조함으로써 완성된다.
본 발명의 방법은 선행기술의 방법들보다 많은 장점이 있다. 2극성 디바이스를 CMOS 디바이스와 구분하기 위하여 만일 매스크, 즉 베이스 매스크가 사용된다. 게이트와 에미터를 형성하기 위해 단지 하나의 매스크가 필요하다. 더구나, 다결정 실리콘의 제 1 층은 그 다음의 MOS 디바이스의 게이트 산화물을 보호한다.
비록 본 발명의 바람직한 실시예를 이상 설명하였지만, 이러한 실시예들은 본 발명을 국한하기 보다는 설명하려고 한 것이다. 본 발명의 범위는 다음 특허청구의 범위로부터 결정된다.

Claims (48)

  1. 상부 표면을 지니며, 층으로 매설된 절연물의 전계영역들에 의해 그 표면에서 서로 분리된 제 1 도전형의 제 1 영역과 제 2 도전형의 제 2 및 제 3 영역들을 지니는 실리콘 층으로 반도체 구조체를 제조하는 방법으로서, 실리콘 층의 표면위에 절연층을 형성하며, 제 3 영역의 제 1 부분을 제외한 절연층 전체위에 도전성 재료의 보호층을 형성시키며, 제 3 영역의 제 1 부분에 제 1 도전형 불순물은 도입시키며, 보호층을 매스크로서 사용하도록 제 3 영역의 제 1 부분의 실리콘 층의 표면으로부터 절연층을 제거하며, 제 3 영역의 적어도 제 1 부분위에 도전성 물질을 추가로 부착시키며, 각각의 제 1 부분들이 전계영역으로부터 떨어져 있는 제 1 영역의 제 1 부분과 제 2 영역의 제 1 부분 및 제 3 영역의 제 2 부분을 제외한 절연층으로부터 보호층을 제거하고, 보호층에 의해 피복된 곳을 제외한 제 2 영역에는 제 1 도전형 불순물을, 또 보호층에 의해 피복된 곳을 제외한 제 1 영역에는 제 2 도전형 불순물을 도입하는 단계들을 포함하는 상기 반도체 구조체의 제조방법.
  2. 제 1 항에 있어서, 보호물질을 추가로 부착시키는 단계와 추가된 보호물질을 그 저항을 낮추도록 도우프 처리하는 단계들을 후속적으로 포함하는 상기 방법.
  3. 제 2 항에 있어서, 후속적으로 보호층을 제거하는 단계와, 도전성 재료에서 불순물의 일부가 제 3 영역으로 확산되도록 구조체를 가열하는 단계를 포함하는 상기 방법.
  4. 제 1 항에 있어서, 절연층을 형성하는 단계는 실리콘층을 산화시키는 것으로 이루어지는 상기 방법.
  5. 제 1 항에 있어서, 보호층을 형성하는 단계는 다결정질 실리콘층을 형성하는 것으로 이루어지는 상기방법.
  6. 제 5 항에 있어서, 추가적인 도전성 재료의 부착단계는 다결정질 실리콘을 추가로 부착시키는 것으로 이루어지는 상기 방법.
  7. 제 5 항에 있어서, 보호층을 형성하는 단계는 구조체 전체 위에 보호층을 부착시키고, 그 다음에 제 3 영역의 제 1 부분으로부터 보호층을 제거하는 것으로 이루어지는 상기 방법.
  8. 제 1 항에 있어서, 반도체 구조체는 2극성 트랜지스터와 한쌍의 상보전계효과 트랜지스터들을 제공하는 상기 방법.
  9. 제 8 항에 있어서, NMOS 디바이스는 제 1 영역에 형성되고 PMOS 디바이스는 제 2 영역에 형성되며, 2극성 디바이스는 제 3 영역에 형성되는 상기 방법.
  10. 제 9 항에 있어서는, 절연층을 형성하는 단계는 밑에 놓인 기판으로부터 적어도 하나의 게이트 전극을 분리시키도록 절연물질 층을 제공하는 상기 방법.
  11. 제 10 항에 있어서, 보호층을 형성하는 단계는 게이트 전극을 형성하는 것을 포함하는 상기 방법.
  12. 제 11 항에 있어서, 제 3 영역의 제 1 부분에 제 1 도전형 불순물을 도입하는 단계는 2극성 디바이스의 베이스를 형성하는 것을 포함하는 상기 방법.
  13. 제 11 항에 있어서, 제 2 영역에 제 1 도전형 불순물을 그리고 제 1 영역에는 제 2 도전형 불순물을 도입하는 단계는 CMOS 디바이스의 소오스와 드레인들을 도우프처리하는 것을 포함하는 상기 방법.
  14. 상부 표면을 지니며, 층으로 매설된 실리콘이산화물의 전계영역에 의해 그 표면에서 서로 분리된 제 1 도전형의 제 1 영역과 제 2 도전형의 제 2 및 제 3 영역들을 지니는 실리콘 층으로 반도체 구조체를 제조하는 방법으로서, 실리콘층의 표면 위에 실리콘이산화물의 게이트 절연층을 형성하고, 2극성 트랜지스터의 베이스가 필요한 제 3 영역의 제 1 부분을 제외한 게이트 절연층 전체 위에 다결정질 실리콘층을 형성하며, 베이스를 한정하도록 제 3 영역의 제 1 부분으로 제 1 도전형 불순물을 도입하며, 다결정질 실리콘을 매스크로서 사용하도록 제 3 영역의 제 1 부분의 실리콘층 표면으로부터 게이트 절연층을 제거하며, 제 3 영역의 제 1 부분위와 다결정질 실리콘층 위에 추가적인 다결정질 실리콘을 부착시키고 제 1 및 제 2 영역들 각각의 게이트 전극들이 전계 영역들로부터 이격된 게이트전극을 한정하도록 제 1 영역의 제 1 부분과 다른 게이트 전극을 한정하도록 제 2 영역의 제 1 부분 그리고 에미터 접촉을 한정하도록 제 3 영역의 제 2 부분들을 제외한 절연층으로부터 다결정질 실리콘을 제거하고, 소오스와 드레인을 한정하도록 보호층에 의해 피복된 곳을 제외한 제 2영역에 제 1 도전형 불순물을 도입하고 다른 소오스와 드레인을 한정하도록 보호층에 의해 피복된 곳을 제외한 제 1 영역에 제 2 도전형 불순물을 도입하는 것을 포함하는 상기 반도체 구조체의 제조 방법.
  15. 제 1 항에 있어서, 기판의 적어도 하나의 제 1 영역에 제 2 도전형의 제 1 불순물을 도입하고, 제 1 영역에 제 2 도전형의 제 2 불순물을 도입하고, 기판위에 에피택셜층을 형성하며, 기판의 제 1 영역을 피복한 에피택셜층의 적어도 하나의 제 1 영역에 제 2 도전형 불순물을 도입하고, 에피택셜층과 기판의 제 2 도전형 불순물이 서로 접촉하게 확산되도록 기판을 가열하는 단계들로 이루어진 방법으로 상부표면을 지니며, 제 1 도전형의 제 1 영역과 제 2 도전형의 제 2 및 제 3 영역을 지니며 상기 제 1, 제 2 및 제 3 영역들은 층에 매설된 절연 물질의 전계영역에 의해 서로 상기 표면에서 분리된 실리콘층을 제조하는 상기 방법.
  16. 제 15 항에 있어서, 에피택셜층의 적어도 하나의 제 1 영역에 제 2 도전형 불순물을 도입하는 단계는 제 1 및 제 2 웰을 한정하도록 에피택셜층의 한쌍의 이격된 제 1영역들에 제 2 도전형 불순물을 도입하여, 상기 한쌍의 제 1 영역들은 제 3 웰을 한정하도록 반대 도전형의 에피택셜층의 영역을 사이에 끼움으로써 분리되는 상기 방법.
  17. 제 16 항에 있어서, 에피택셜층을 가로질러 절연물질층을 형성하는 단계가 후속되는 상기 방법.
  18. 제 17 항에 있어서, 상기 제 1 웰의 제 1 부분을 제외한 절연물질 전체 위에 보호물질의 보호층을 형성하는 단계가 후속되는 상기 방법.
  19. 제 18 항에 있어서, 제 1 부분을 통하여 제 1 웰에 제 1 도전형의 불순물을 도입하는 단계가 후속되는 상기 방법.
  20. 제 19 항에 있어서, 제 1 웰의 제 1 부분으로부터 절연물질을 제거하고, 제 1 웰의 적어도 제 1 부분위에 추가적인 보호물질을 형성시키는 단계가 후속되는 상기 방법.
  21. 제 20 항에 있어서, 제 1 웰의 제 2 부분, 제 2 웰의 제 1 부분 및 제 3 웰의 제 1 부분용을 제외하고 구조체표면으로부터 보호물질 모두를 제거하는 단계가 후속되는 상기 방법.
  22. 제 21 항에 있어서, 제 2 웰의 제 1 부분에 의해 이격된 에피택셜층의 두 영역들에 제 1 도전형 불순물을 도입하고, 제 3 웰의 제 1 부분에 의해 이격된 에피택셜층의 두 영역들에 제 2 도전형 불순물을 도입하는 단계가 후속되는 상기 방법.
  23. 제 22 항에 있어서, 웰들 각각에 전기적 연결부들을 형성하는 단계가 후속되는 상기 방법.
  24. 제 1 도전형 기판상에 반도체 구조체를 제조하는 방법으로서, 상기 기판의 최소한 하나의 제 1 영역으로 제 2 도전형의 제 1 불순물을 도입하고, 상기 제 1 영역으로 제 2 도전형의 제 2 불순물을 도입하여, 기판위에 에피택셜층을 형성하고, 기판의 제 1 영역 위에 놓이는 에피택셜층의 최소한 하나의 제 1 영역으로 제 2 도전형 불순물을 도입하며, 에피택셜층 및 기판내의 제 2 도전형 불순물이 확산되어 서로 접촉되게 하도록 상기 구조체를 가열시키는 단계들로 이루어지는 상기 반도체 구조체의 제조 방법.
  25. 제 24 항에 있어서, 제 1 불순물을 도입하는 단계가 인을 도입하는 것으로 이루어지는 상기 방법.
  26. 제 25 항에 있어서, 제 2 불순물을 도입하는 단계가 비소를 도입하는 것으로 이루어지는 상기 방법.
  27. 제 26 항에 있어서, 인의 농도가 대략 평방 센티미터당 3×1013-3×1014원자이고 비소의 농도는 대략 평방 센티미터당 1×1015-1×1016원자로 되는 상기 방법.
  28. 제 27 항에 있어서, 구조체를 가열하는 단계가 대략 1050℃-1100℃의 온도로 대략 1-2시간 동안 가열하는 것으로 이루어지는 상기 방법.
  29. 제 24 항에 있어서, 가열 단계의 전에 전계 산화물 영역을 형성하기 위하여 매스크를 형성하는 단계를 또한 포함하는 상기 방법.
  30. 제 29 항에 있어서, 가열 단계가 전계 산화물 영역을 형성하기 위하여 에피택셜층을 산화시키는 것을 또한 포함하는 상기 방법.
  31. 제 24 항에 있어서, 기판이 저항율이 11-18오옴 센티미터인 P 도전형 실리콘으로 구성되는 상기 방법.
  32. 제 31 항에 있어서, 에피택셜층을 형성하는 단계에 기판을 P 도전형 불순물로 도우프처리하는 단계가 선행되는 상기 방법.
  33. 제 32 항에 있어서, 기판이 붕소로 도우프처리되는 상기 방법.
  34. 제 33 항에 있어서, 붕소의 양이 대략 평방 센티미터당 3×1012-5×1013원자로 되는 상기 방법.
  35. 제 24 항에 있어서, 최소한 하나의 제 1 영역을 도입하는 단계에 상기 최소한 하나의 제 1 영역을 한정하는 매스크를 형성하는 단계가 선행되는 상기 방법.
  36. 제 35 항에 있어서, 상기 최소한 하나의 제 1 영역이 매설층으로 이루어지는 상기 방법.
  37. 제 24 항에 있어서, 에피택셜층을 형성하는 단계가 도우프 처리되지 않은 실리콘을 부착시키는 것으로 이루어지는 상기 방법.
  38. 제 37 항에 있어서, 에피택셜층을 형성하는 단계의 다음에 에피택셜층으로 P 도전형 불순물을 도입하는 단계가 후속되는 상기 방법.
  39. 제 38 항에 있어서, 최소한 하나의 제 1 영역으로 에피택셜층을 도입하는 단계에 제 1 영역을 제외한 에피택셜층을 매스크 처리하는 단계가 선행되는 상기 방법.
  40. 제 39 항에 있어서, 상기 제 2 도전형 불순물이 인으로 되며 그 농도는 대략 평방 센티미터당 1-2×1012원자로 되는 상기 방법.
  41. 제 24 항에 있어서, 최소한 하나의 제 1 영역으로 제 1 불순물을 도입하는 단계가 제 1 불순물을 기판의 한쌍의 제 1 영역들로 도입하는 단계로 이루어지고, 에피택셜층의 최소한 하나의 제 1 영역으로 제 2 도전형 불순물을 도입하는 단계가 에피택셜층의 한 쌍의 제 1 영역으로 제 2 도전형 불순물을 도입하는 단계로 이루어지는 상기 방법.
  42. 제 41 항에 있어서, 상기 에피택셜층의 한쌍의 제 1 영역이 제 2 웰로부터 이격된 제 1 웰을 포함하고, 제 1 웰과 제 2 웰 사이의 에피택셜층은 제 3 웰을 포함하며, 또한 제 1 웰에 제 1 채널형 전계효과 트랜지터를 형성하고, 제 2 웰에 2극성 트랜지스터를 형성하며, 제 3 웰에 제 2채널형 전계효과 트랜지스터를 형성하는 단계들을 또한 포함하는 상기 방법.
  43. 제 42 항에 있어서, 제 1 채널형은 P 채널, 그리고 제 2 채널형은 N 채널로 구성되는 상기 방법.
  44. 제 41 항에 있어서, 에피택셜층을 상기 한쌍의 제 1 영역은 제 2 웰로부터 이격된 제 1 웰을 포함하고, 제 1 웰과 제 2 웰 사이의 에피택셜층은 제 3 웰로 포함하며, 상기 제 1, 제 2 및 제 3 웰들 각각에 트랜지스터들을 형성하는 단계를 또한 포함하는 상기 방법.
  45. 제 44 항에 있어서, 상기 트랜지스터들을 형성하는 단계가 에피택셜층의 표면을 가로질러 절연재료의 제 1 층을 형성하고, 제 2 웰에서 에피택셜층의 표면으로 제 1 도전형 불순물을 도입하며, 제 1 및 제 3 웰의 위에 절연 재료상에 전극들을 형성하고, 제 1 도전형 불순물을 제 1 웰 및 제 2 웰의 제 1 도전형 영역으로 도입하며, 제 2 도전형 불순물을 전극의 반대측면상에서 제 3 웰로 도입하는 것으로 이루어지는 상기 방법.
  46. 추후에 2극성 상보 전계효과 트랜지스터들 양자 모두를 형성하게 되어질 반도체 구조체를 제조하는 방법으로서, 반도체 기판의 전체로 P 도전형 불순물을 이식하고, 매설층이 형성될 기판의 제 1 영역으로 제 1 N 도전형 불순물을 이식하며, 상기 제 1 영역으로 확산성이 다른 제 2 N 도전형 불순물을 이식하고, 기판 위에 반도체 재료의 에피택셜층을 부착시키며, 기판의 제 1 영역 위에 놓이는 에피택셜층의 제 1 영역으로 N도전형 불순물을 이식하고, 기판내의 제 1 또는 제 2 N 도전형 불순물들중의 하나가 에피택셜 층내의 N 도전형 불순물과 접촉되게 하도록 구조체를 가열하는 단계들로 이루어지는 상기 방법.
  47. 반도체 구조체를 제조하는 방법으로서, 제 1 매스크를 사용하여 제 1 및 제 2 의 이격된 매설층들이 형성될 기판의 제 1 및 제 2 의 이격된 영역들로 제 1 N 도전형 불순물을 이식시키고, 제 1 및 제 2 의 이격된 영역으로 제 2 N 도전형 불순물을 이식시키며, 반도체 기판의 전체로 P도전형 불순물을 도입시키고, 기판위에 에피택셜층을 부착시키며, 제 2 매스크를 사용하여 기판의 제 1 및 제 2 의 이격된 영역들위에 놓이는 에피댁셜층의 제 1 및 제 2 가 이격된 영역들로 N 도전형 불순물을 이식시키고, 제 3 매스크를 사용하여 에피택셜층의 제 1 및 제 2 영역들을 에피택셜층의 인근 영역들로부터 분리시키도록 에피택셜층의 전계 영역들을 산화시키며, 제 4 매스크를 사용하여 에피택셜층의 제 1 영역의 제 1 부분으로 P 도전형 불순물을 이식시키고, 제 5 매스크를 사용하여 에피텍셜층의 제 1 및 제 2 영역들 각각의 사이의 에피택셜층의 개재 영역의 위에는 물론 에피택셜층의 제 1 및 제 2 영역들 각각의 제 2 부분 위에 전극들을 형성시키며, 제 6 매스크를 사용하여 상기 개재 영역위의 전극 부근에 및 제 1 영역의 위의 전극 부근에 N 도전형 도우펀트를 도입시키는 것으로 이루어지는 상기 방법.
  48. 제 47 항에 있어서, BiCMOS 구조체를 형성하며, 제 1 매스크가 매설층을 형성하고, 제 2 매스크가 N형 웰들을 형성하고, 제 3 매스크가 전계 산화물을 형성하고, 제 4 매스크가 2극성 베이스를 형성하고, 제 5매스크가 게이트 전극들을 형성하고, 제 6 매스크가 NMOS 소오스와 드레인 및 2극성 에미터를 형성하는 상기 방법.
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