JPS61110457A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61110457A JPS61110457A JP59232708A JP23270884A JPS61110457A JP S61110457 A JPS61110457 A JP S61110457A JP 59232708 A JP59232708 A JP 59232708A JP 23270884 A JP23270884 A JP 23270884A JP S61110457 A JPS61110457 A JP S61110457A
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- JP
- Japan
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- polycrystalline silicon
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- emitter
- region
- gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリコンゲートＭＯＳ型電界効果トランジスタ
（以下ＭＯＳ Ｆ ＥＴ と記丁ンとバイポーラトラン
ジスタを同一基板上に形成した複合半導体装置に関する
ものである。
（以下ＭＯＳ Ｆ ＥＴ と記丁ンとバイポーラトラン
ジスタを同一基板上に形成した複合半導体装置に関する
ものである。
バイポーラトランジスタと相補型ＭＯＳ電界効果トラン
ジスタ（以下、ＣＭ（Ｊ８ＦＥＴ と記す〕を同一基
板上に形成した集積回路（以下、Ｂｉ−ＣＭ−０８ＩＣ
と記す）は０ＭＯＳＦＥＴ の低消費電力動作と、バイ
ポーラトランジスタの高速動作、高駆動能力を同時に得
ることから近年多くの試みが報告されている。しかしな
がら、最近のＭＯＳＬＳＩの微細加工技術等の進歩によ
り０ＭＯＳＦＥＴ （１）ｆｉ４積化が進んでいるの
に対して、Ｂｉ−ＣＭＯＳＩＣＶＣ於けるバイポーラの
微細化、高速化ｔ１Ｍ（ＪＳＩＸ子に比べて遅れている
のが現状である。
ジスタ（以下、ＣＭ（Ｊ８ＦＥＴ と記す〕を同一基
板上に形成した集積回路（以下、Ｂｉ−ＣＭ−０８ＩＣ
と記す）は０ＭＯＳＦＥＴ の低消費電力動作と、バイ
ポーラトランジスタの高速動作、高駆動能力を同時に得
ることから近年多くの試みが報告されている。しかしな
がら、最近のＭＯＳＬＳＩの微細加工技術等の進歩によ
り０ＭＯＳＦＥＴ （１）ｆｉ４積化が進んでいるの
に対して、Ｂｉ−ＣＭＯＳＩＣＶＣ於けるバイポーラの
微細化、高速化ｔ１Ｍ（ＪＳＩＸ子に比べて遅れている
のが現状である。
従来報告されているシリコンゲートＢｉ−ＣＭＯＳＩＣ
製造プロセスの一例に工９形成し九Ｂｉ−ＣＭＯＳ素子
の断面図ｔ−第２図に示す。製造工程を順に追って説明
すると、Ｐ型シリコン基板ＩＶｃＮ＋型埋込領域２．
Ｐ 型埋込領域３を形成し、Ｎ型エピタキシャル層４
ｔ−成長する。次に、ＮＭＯＳＰＥＴｔ−形成する領域
と、バイポーラ素子分離領域にＰウェル領域５を形成し
た後、所定の形状をしたシリコン窒化膜を形成し、この
窒化膜をマスクに素子分離用酸化膜６ｔ−形成する０次
に、バイポーラトランジスタのベース領域７．ゲート醗
化膜８ｔ−形成後、ゲート多結晶シリコン９ｔ−形成し
、ＰＭＯＳＦＥＴのソース・ドレイン領域１０ｔ−セル
フ、ア・ラインにエリ形成する０次に、バイポーラトラ
ンジスタのエミッタ領域１１とＮＭＯＳＦＥＴのソース
、ドレイン領域１２ｔ−同時に形成する０次いで、絶縁
膜層１３を形成後、コンタクト窓、アルミ配線１４金形
底する。
製造プロセスの一例に工９形成し九Ｂｉ−ＣＭＯＳ素子
の断面図ｔ−第２図に示す。製造工程を順に追って説明
すると、Ｐ型シリコン基板ＩＶｃＮ＋型埋込領域２．
Ｐ 型埋込領域３を形成し、Ｎ型エピタキシャル層４
ｔ−成長する。次に、ＮＭＯＳＰＥＴｔ−形成する領域
と、バイポーラ素子分離領域にＰウェル領域５を形成し
た後、所定の形状をしたシリコン窒化膜を形成し、この
窒化膜をマスクに素子分離用酸化膜６ｔ−形成する０次
に、バイポーラトランジスタのベース領域７．ゲート醗
化膜８ｔ−形成後、ゲート多結晶シリコン９ｔ−形成し
、ＰＭＯＳＦＥＴのソース・ドレイン領域１０ｔ−セル
フ、ア・ラインにエリ形成する０次に、バイポーラトラ
ンジスタのエミッタ領域１１とＮＭＯＳＦＥＴのソース
、ドレイン領域１２ｔ−同時に形成する０次いで、絶縁
膜層１３を形成後、コンタクト窓、アルミ配線１４金形
底する。
以上、シリコンゲー） Ｂｉ −０ＭＯＳ製造プロセス
の一例を示したが、この方法によるとＮＭＯＳＦＥＴの
ソース・ドレイン領域と、バイポーラトランジスタのエ
ミッタ領域を同時に形成するため工程の筒略化になって
いるが、このエミッタ領域上には、ＭＯＳ３子との関係
で絶縁膜層１３が形成される几め、エミッタをアルミニ
ウム配線で引き出す際にコンタクト窓ｆｃ開口する必９
が生じる。この時、エミッタ形成時のリングラフイ一工
程と、コンタクト窓開口時のリソグラフィ一工程とにマ
スク合わせ時のズレを見込む必要があり、エミッタ領域
は、このマスク合わせズレを見込んだ大きさにしなけれ
ばならず、微細化、高速化には不同きであ机 又、バイポーラトランジスタの高速化のため、浅い接合
の形成が必須であるが、この浅い接合と配線材料とのコ
ンタクトが問題となる。例えば、配線材料としてアルミ
ニウムを用いた場合、熱処理工程に工り、コンタク［１
５分のアルミニウムが半導体中に侵入し、接合破壊や、
アロイスパイクをひきおこすことが知られて善ハる。
の一例を示したが、この方法によるとＮＭＯＳＦＥＴの
ソース・ドレイン領域と、バイポーラトランジスタのエ
ミッタ領域を同時に形成するため工程の筒略化になって
いるが、このエミッタ領域上には、ＭＯＳ３子との関係
で絶縁膜層１３が形成される几め、エミッタをアルミニ
ウム配線で引き出す際にコンタクト窓ｆｃ開口する必９
が生じる。この時、エミッタ形成時のリングラフイ一工
程と、コンタクト窓開口時のリソグラフィ一工程とにマ
スク合わせ時のズレを見込む必要があり、エミッタ領域
は、このマスク合わせズレを見込んだ大きさにしなけれ
ばならず、微細化、高速化には不同きであ机 又、バイポーラトランジスタの高速化のため、浅い接合
の形成が必須であるが、この浅い接合と配線材料とのコ
ンタクトが問題となる。例えば、配線材料としてアルミ
ニウムを用いた場合、熱処理工程に工り、コンタク［１
５分のアルミニウムが半導体中に侵入し、接合破壊や、
アロイスパイクをひきおこすことが知られて善ハる。
上述し九様な欠点の解決案の一例として第３図に示す様
に、 ＭＯＳＦ’ＥＴ Ｋ用いたゲート多結晶シリコン
をエミッタ拡散窓上に形成し、この多結晶シリコン層を
弁してエミッタを形成する方法が提案されている。この
方法に：れば、エミッタ拡散窓上に多結晶シリコン層が
ちる九め、エミッタ領域自身はマスク合わせズレを見込
む必要がなく、エミッタ領域にそのプロセスの最小寸法
とすることが可能であり、バイポーラ素子の高性能化が
期特出来、同時にエミッタ上に多結晶シリコン層がめる
之め、配線材料とのコンタクトの時に生じる接合破壊や
、アロイスパイク時の問題もなくなるという利点がある
。
に、 ＭＯＳＦ’ＥＴ Ｋ用いたゲート多結晶シリコン
をエミッタ拡散窓上に形成し、この多結晶シリコン層を
弁してエミッタを形成する方法が提案されている。この
方法に：れば、エミッタ拡散窓上に多結晶シリコン層が
ちる九め、エミッタ領域自身はマスク合わせズレを見込
む必要がなく、エミッタ領域にそのプロセスの最小寸法
とすることが可能であり、バイポーラ素子の高性能化が
期特出来、同時にエミッタ上に多結晶シリコン層がめる
之め、配線材料とのコンタクトの時に生じる接合破壊や
、アロイスパイク時の問題もなくなるという利点がある
。
しかしながら上述した例の様な構造にすると、以下に示
す様な欠点が生じる。先ず、ゲート多結晶シリコンと、
エミッタ上の多結晶シリコン全同時に形成する九め、ゲ
ート多結晶シリコンの抵抗を低くするために行なわれる
不純物ドーグｔ１例えばリンの拡散にエリ形成すると、
リンの拡散係数が大きいため、エミッタが深く拡散され
、接合容量の増加等にエリバイポーラトランジスタの特
性が劣化してしまう。次に不純物をひ素とした場合、例
えばひ素イオンｔ−ｌＸ１０”ｃｍ−２全面に打込んだ
場合を考えると、多結晶シリコンの抵抗を下げる几めに
は高温長時間の熱処理を必要とし、又、ゲート多結晶シ
リコン層ｉ、ＭＯＳトランジスタの製造上の問題から薄
くすることが出来ない九め、多結晶シリコンの抵抗鐵十
分には下らない。
す様な欠点が生じる。先ず、ゲート多結晶シリコンと、
エミッタ上の多結晶シリコン全同時に形成する九め、ゲ
ート多結晶シリコンの抵抗を低くするために行なわれる
不純物ドーグｔ１例えばリンの拡散にエリ形成すると、
リンの拡散係数が大きいため、エミッタが深く拡散され
、接合容量の増加等にエリバイポーラトランジスタの特
性が劣化してしまう。次に不純物をひ素とした場合、例
えばひ素イオンｔ−ｌＸ１０”ｃｍ−２全面に打込んだ
場合を考えると、多結晶シリコンの抵抗を下げる几めに
は高温長時間の熱処理を必要とし、又、ゲート多結晶シ
リコン層ｉ、ＭＯＳトランジスタの製造上の問題から薄
くすることが出来ない九め、多結晶シリコンの抵抗鐵十
分には下らない。
例えば、ゲート多結晶シリコン層の厚さｔｏ、４μｍと
し、熱処理ｔ１０００℃１５分行なうと、多結晶シリコ
ンの抵抗は１０００，４コと大きな値ＶＣなってしまう
。又、ＰＭ（Ｊ８ＦＥＴ 上の多結晶シリコン層は、
高濃度のホウ素がイオン注入されるため、多結晶シリコ
ン層の抵抗はＬり大きくなってしまい、ＣＭＯＳ部の動
作速度が低下してしまう。又、エミッタ上にも抵抗の高
い多結晶シリコン層があるため、エミッタ抵抗も増加し
、ベースコンタクトを開口する時に生じるマスク合わせ
ズレをベース領域に考慮する必要があり、ベース領域が
大きくなってしまり等により、バイポーラ素子も思うよ
うな特性向上が望めない。
し、熱処理ｔ１０００℃１５分行なうと、多結晶シリコ
ンの抵抗は１０００，４コと大きな値ＶＣなってしまう
。又、ＰＭ（Ｊ８ＦＥＴ 上の多結晶シリコン層は、
高濃度のホウ素がイオン注入されるため、多結晶シリコ
ン層の抵抗はＬり大きくなってしまい、ＣＭＯＳ部の動
作速度が低下してしまう。又、エミッタ上にも抵抗の高
い多結晶シリコン層があるため、エミッタ抵抗も増加し
、ベースコンタクトを開口する時に生じるマスク合わせ
ズレをベース領域に考慮する必要があり、ベース領域が
大きくなってしまり等により、バイポーラ素子も思うよ
うな特性向上が望めない。
本発明の目的は、前述した様なバイポーラ素子の特性劣
化を伴うことなく、Ｍ０８素子とバイポーラ素子を同一
基板上に形成できる半導体装置を提供するものである。
化を伴うことなく、Ｍ０８素子とバイポーラ素子を同一
基板上に形成できる半導体装置を提供するものである。
本発明の半導体装置は、バイポーラトランジスタのベー
ス上に、シリコンゲート電界効果トランジスタのゲート
酸化膜よＶも厚い酸化膜が設けられ、このベース上の酸
化膜に開口されたエミッタ拡散窓及びベースコンタクト
窓は、開口部よりも広い多結晶シリコン層を７リコンゲ
ート電界効果トランジスタの多結晶シリコンゲート理工
す薄く覆った半導体装置を得る。
ス上に、シリコンゲート電界効果トランジスタのゲート
酸化膜よＶも厚い酸化膜が設けられ、このベース上の酸
化膜に開口されたエミッタ拡散窓及びベースコンタクト
窓は、開口部よりも広い多結晶シリコン層を７リコンゲ
ート電界効果トランジスタの多結晶シリコンゲート理工
す薄く覆った半導体装置を得る。
以下、本発明について、図面を参照して説明する。
第１図ｆａ）〜ｉｆ）は本発明の一実施例の構造並びに
その製造方法ｆｃＨＪ？、明する几めに工程順に示した
断面図である。先ず、第１図（ａｌに示すエリにＰ型半
導体基板ＩＫＮ＋型埋込層２．Ｐ＋型埋込層３を形成し
、Ｎ型エピタキシャル層４を成長し： ＮＭ−Ｏ８ＦＥ
Ｔ形成領域とバイポーラ絶縁領域にＰ型領域５を形成し
、選択的に厚い分離酸化膜６ｔ−形成する１次にベース
形成領域上にＭＯＳＸＯ８ＦＥ形成領域厚い酸化膜１５
を形成する。
その製造方法ｆｃＨＪ？、明する几めに工程順に示した
断面図である。先ず、第１図（ａｌに示すエリにＰ型半
導体基板ＩＫＮ＋型埋込層２．Ｐ＋型埋込層３を形成し
、Ｎ型エピタキシャル層４を成長し： ＮＭ−Ｏ８ＦＥ
Ｔ形成領域とバイポーラ絶縁領域にＰ型領域５を形成し
、選択的に厚い分離酸化膜６ｔ−形成する１次にベース
形成領域上にＭＯＳＸＯ８ＦＥ形成領域厚い酸化膜１５
を形成する。
次に、同図（ｂ）に示す工うに、ゲート酸化膜８゜リン
拡散Ｎ＋型ゲート多結晶シリコン９全形成する０次に、
同図ｔＣ）に示す様に、ベース領域７ｔ−形成し、エミ
ッタ拡散窓、ベースコンタクト窓全開口し、ゲート多結
晶シリコツ理工りも薄い第２の多結晶シリコン層をエミ
ッタ拡散窓、ベースコンタクト窓をオーパーラ、プする
様に形成する。次に、同図ｔｄ）の様に、ＮＭＯＳＦＥ
Ｔ のソース・ドレイン領域１２と、バイポーラエミ
ッタ１１を、ヒ素のイオン注入にエリ形成する。次に、
同図ｔｅｌに示す様に、ＰＭＯＳＦＥＴ のソース・
ドレイン領域１０と、ベースコンタクト領域１８全ホＩ
：＋７＋７）イオン注入にエリ形成する。次に、同図げ
）Ｖｃ示す様に、絶縁膜１３ｔ−形成し、各素子に電極
を接続するためのコンタクト窓を開口し、電極１４を形
成する。
拡散Ｎ＋型ゲート多結晶シリコン９全形成する０次に、
同図ｔＣ）に示す様に、ベース領域７ｔ−形成し、エミ
ッタ拡散窓、ベースコンタクト窓全開口し、ゲート多結
晶シリコツ理工りも薄い第２の多結晶シリコン層をエミ
ッタ拡散窓、ベースコンタクト窓をオーパーラ、プする
様に形成する。次に、同図ｔｄ）の様に、ＮＭＯＳＦＥ
Ｔ のソース・ドレイン領域１２と、バイポーラエミ
ッタ１１を、ヒ素のイオン注入にエリ形成する。次に、
同図ｔｅｌに示す様に、ＰＭＯＳＦＥＴ のソース・
ドレイン領域１０と、ベースコンタクト領域１８全ホＩ
：＋７＋７）イオン注入にエリ形成する。次に、同図げ
）Ｖｃ示す様に、絶縁膜１３ｔ−形成し、各素子に電極
を接続するためのコンタクト窓を開口し、電極１４を形
成する。
以上で本実施例のシリコンゲー） Ｂ ｉ −０ＭＯＳ
は完成するが、本実施例に工れば、バイポーラ素子のエ
ミッタ拡散窓、ベースコンタクト窓を同時に開口してい
ることから、エミッタ拡散窓とベースコンタクトｇを別
々に開口する時に生じる１スク合わせズレを見込む必要
がなく、ペース領域を小さく出来るといり利点がある。
は完成するが、本実施例に工れば、バイポーラ素子のエ
ミッタ拡散窓、ベースコンタクト窓を同時に開口してい
ることから、エミッタ拡散窓とベースコンタクトｇを別
々に開口する時に生じる１スク合わせズレを見込む必要
がなく、ペース領域を小さく出来るといり利点がある。
又、エミッタ拡散窓及びベースコンタクト窓上にある多
結晶シリコン層と、ＭＯＳトランジスタのゲートの多結
晶シリコン層とを別々に形成しているため、ＭＯＳトラ
ンジスタのゲート多結晶シリコンには高濃度のリン拡散
が可能であり非常に低抵抗にする事が出来、エミッタ上
の多結晶シリコン層は、必要最小限の厚さに出来るため
、エミッタ抵抗を増やすことなく、シかも相対的に、厚
い多結晶シリコンよりも高濃度になるため、エミッタの
注入効率も増加する。同様にしてエミッタ上に多結晶ノ
リコン層があることから、コンタクドロの開口時に生じ
るマスク合わせズレを考慮する必要がなく、エミッタ七
最小に形成出来、又前例に於けるゲートの多結晶シリコ
ン層を低抵抗にするために必要であっ九高温の熱処理を
する必要がなく、エミッタの浅接合化に有利である等の
利点が前例に示した利点に加わる。
結晶シリコン層と、ＭＯＳトランジスタのゲートの多結
晶シリコン層とを別々に形成しているため、ＭＯＳトラ
ンジスタのゲート多結晶シリコンには高濃度のリン拡散
が可能であり非常に低抵抗にする事が出来、エミッタ上
の多結晶シリコン層は、必要最小限の厚さに出来るため
、エミッタ抵抗を増やすことなく、シかも相対的に、厚
い多結晶シリコンよりも高濃度になるため、エミッタの
注入効率も増加する。同様にしてエミッタ上に多結晶ノ
リコン層があることから、コンタクドロの開口時に生じ
るマスク合わせズレを考慮する必要がなく、エミッタ七
最小に形成出来、又前例に於けるゲートの多結晶シリコ
ン層を低抵抗にするために必要であっ九高温の熱処理を
する必要がなく、エミッタの浅接合化に有利である等の
利点が前例に示した利点に加わる。
以上説明した様に、本発明に工れば、 ０ＭＯＳ１４”
ＥＴの微細化に対応し几、高性能のバイポーラトランジ
スタと、微細ＣＭＯＳＦＥＴ ｉ同一基板に形成した
半導体装置を製造することが出来る。
ＥＴの微細化に対応し几、高性能のバイポーラトランジ
スタと、微細ＣＭＯＳＦＥＴ ｉ同一基板に形成した
半導体装置を製造することが出来る。
第１図（ａｌ〜（ｆ）は本発明の一実施例ｔ−説明する
几めに工程順に示した断面図、第２図および第３図はそ
れぞれ従来の半導体装置全示す断面図である。 １・・・・Ｐ型半導体基板、２・・・・・・Ｎ型埋込領
域、３・・・・・・Ｐ＋型埋込領域、４・・・・・・Ｎ
型エピ領域、５・・・・・Ｐ型領域、６・・・・・シリ
コン酸化膜、７・・・・Ｐ型ベース領域、８・・・・・
・ゲート醗化膜、９・・・・・・グー１ｌ結晶”リコン
、１０・・・・・・Ｐ 型ソース・ドレイン領域、１１
・・・・・・Ｎ 型エミッタ領域、１２・・・・・・Ｎ
＋ ｍソース・ドレイン領域、１３・・・・・・絶縁膜
、１４・・・・・・電極、１５・・・・・・シリコン酸
化膜、１６・・・・・・ベースコンタクト上の多結晶シ
ＩＪコニ’、１７・・・・・エミッタ上の多結晶シリコ
ン、１８・・・・・・Ｐ＋型ペース・コンタクト領域、
１９・・・・・・Ｎ 型多結晶シリコン層。
几めに工程順に示した断面図、第２図および第３図はそ
れぞれ従来の半導体装置全示す断面図である。 １・・・・Ｐ型半導体基板、２・・・・・・Ｎ型埋込領
域、３・・・・・・Ｐ＋型埋込領域、４・・・・・・Ｎ
型エピ領域、５・・・・・Ｐ型領域、６・・・・・シリ
コン酸化膜、７・・・・Ｐ型ベース領域、８・・・・・
・ゲート醗化膜、９・・・・・・グー１ｌ結晶”リコン
、１０・・・・・・Ｐ 型ソース・ドレイン領域、１１
・・・・・・Ｎ 型エミッタ領域、１２・・・・・・Ｎ
＋ ｍソース・ドレイン領域、１３・・・・・・絶縁膜
、１４・・・・・・電極、１５・・・・・・シリコン酸
化膜、１６・・・・・・ベースコンタクト上の多結晶シ
ＩＪコニ’、１７・・・・・エミッタ上の多結晶シリコ
ン、１８・・・・・・Ｐ＋型ペース・コンタクト領域、
１９・・・・・・Ｎ 型多結晶シリコン層。
Claims (2)
- （１）シリコンゲートＭＯＳ型電界効果トランジスタと
、バイポーラトランジスタを含む半導体装置に於て、前
記バイポーラトランジスタのベース上に形成された絶縁
膜に形成したエミッタ拡散窓とベースコンタクト窓上に
、そのエミッタ拡散窓と、ベースコンタクト窓よりも大
きく、かつシリコンゲートＭＯＳ型電界効果トランジス
タのゲート多結晶シリコンよりも薄い多結晶シリコン層
を有することを特徴とする半導体装置。 - （２）前記シリコンゲートＭＯＳ型電界効果トランジス
タのゲート多結晶シリコンに含まれる不純物と、前記バ
イポーラトランジスタのエミッタ上の多結晶シリコン中
に含まれる不純物とが異なることを特徴とする特許請求
の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59232708A JPS61110457A (ja) | 1984-11-05 | 1984-11-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59232708A JPS61110457A (ja) | 1984-11-05 | 1984-11-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61110457A true JPS61110457A (ja) | 1986-05-28 |
| JPH0351309B2 JPH0351309B2 (ja) | 1991-08-06 |
Family
ID=16943532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59232708A Granted JPS61110457A (ja) | 1984-11-05 | 1984-11-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61110457A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328060A (ja) * | 1986-07-04 | 1988-02-05 | シ−メンス、アクチエンゲゼルシヤフト | 集積回路とその製造方法 |
| JPS6331156A (ja) * | 1986-07-24 | 1988-02-09 | Nec Corp | 半導体装置 |
| JPS6331155A (ja) * | 1986-07-24 | 1988-02-09 | Mitsubishi Electric Corp | 半導体集積回路装置の製造方法 |
| JPS6373552A (ja) * | 1986-09-16 | 1988-04-04 | Nec Corp | 半導体装置及びその製造方法 |
| JPH02150058A (ja) * | 1988-11-30 | 1990-06-08 | Nec Corp | バイポーラｃｍｏｓ複合型半導体装置 |
| JPH03153071A (ja) * | 1989-11-10 | 1991-07-01 | Toshiba Corp | 半導体集積回路の製造方法 |
| JPH03161964A (ja) * | 1989-11-21 | 1991-07-11 | Toshiba Corp | 複合型集積回路素子 |
-
1984
- 1984-11-05 JP JP59232708A patent/JPS61110457A/ja active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328060A (ja) * | 1986-07-04 | 1988-02-05 | シ−メンス、アクチエンゲゼルシヤフト | 集積回路とその製造方法 |
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| JPH02150058A (ja) * | 1988-11-30 | 1990-06-08 | Nec Corp | バイポーラｃｍｏｓ複合型半導体装置 |
| JPH03153071A (ja) * | 1989-11-10 | 1991-07-01 | Toshiba Corp | 半導体集積回路の製造方法 |
| JPH03161964A (ja) * | 1989-11-21 | 1991-07-11 | Toshiba Corp | 複合型集積回路素子 |
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| JPH0351309B2 (ja) | 1991-08-06 |
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