JPS6373552A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6373552A JPS6373552A JP21838386A JP21838386A JPS6373552A JP S6373552 A JPS6373552 A JP S6373552A JP 21838386 A JP21838386 A JP 21838386A JP 21838386 A JP21838386 A JP 21838386A JP S6373552 A JPS6373552 A JP S6373552A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 55
- 230000000295 complement effect Effects 0.000 claims abstract description 13
- 230000005669 field effect Effects 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 claims description 2
- 238000007493 shaping process Methods 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 16
- 238000000034 method Methods 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000002253 acid Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000007864 aqueous solution Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 206010011878 Deafness Diseases 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置及びその製造方法に関し、特に同
一基板上にバイポーラトランジスタと相補凰電界効果ト
ランジスタを有する半導体装置及びその製造方法に関す
る。
一基板上にバイポーラトランジスタと相補凰電界効果ト
ランジスタを有する半導体装置及びその製造方法に関す
る。
同一基板上にバイポーラトランジスタ（以下Ｂｉｐ Ｔ
ｒという）及び相補型電界効果トランジスタ（以下ＣＭ
Ｏ８Ｔｒという）ｔ−形成した半導体装！（以下Ｂｉ
ＣＭＯ８Ｔｒという）の製造方法は、従来次のようにし
て行なわれていた。
ｒという）及び相補型電界効果トランジスタ（以下ＣＭ
Ｏ８Ｔｒという）ｔ−形成した半導体装！（以下Ｂｉ
ＣＭＯ８Ｔｒという）の製造方法は、従来次のようにし
て行なわれていた。
まず第３図（姉に示すように、Ｐ型半導体基板１上０Ｂ
ｉｐＴｒ及びｐＭＯ８Ｔｒ形成予定領域Ｋｎ型埋込み層
３ 、４、ｎＭＯ８Ｔｒ形成予定領域にｐ型埋込み層２
を形成後全面にｎｍエピタキシャル４ａｏｔ−成長する
。
ｉｐＴｒ及びｐＭＯ８Ｔｒ形成予定領域Ｋｎ型埋込み層
３ 、４、ｎＭＯ８Ｔｒ形成予定領域にｐ型埋込み層２
を形成後全面にｎｍエピタキシャル４ａｏｔ−成長する
。
次に選択的にｐ扱不純物原子を注入してＢｉｐＴｒ、ｎ
ＭＯ８Ｔｒ及びｐＭＯ８Ｔｒｏ各領域を接合分離する絶
縁領域６を形成する。その後ｎＭＯ８Ｔｒ領域にｐ戯不
純物を添加してｐウェル５１＆：形成する。続いて全面
に薄い第１の酸化膜７及び選択的に窒化シリコン膜８を
形成し、この窒化シリコン膜８をマスクに選択酸化して
選択酸化膜９を形成する。
ＭＯ８Ｔｒ及びｐＭＯ８Ｔｒｏ各領域を接合分離する絶
縁領域６を形成する。その後ｎＭＯ８Ｔｒ領域にｐ戯不
純物を添加してｐウェル５１＆：形成する。続いて全面
に薄い第１の酸化膜７及び選択的に窒化シリコン膜８を
形成し、この窒化シリコン膜８をマスクに選択酸化して
選択酸化膜９を形成する。
次に第３図（ｂ）に示すように、Ｂｉｐ Ｔｒ領領域窒
化シリコン膜８及び第１の酸化膜７を除去したのち厚い
第２の酸化膜１０を形成する。そして選択的にｐ型とな
る不純物原子をイオン注入してベース１１を形成する。
化シリコン膜８及び第１の酸化膜７を除去したのち厚い
第２の酸化膜１０を形成する。そして選択的にｐ型とな
る不純物原子をイオン注入してベース１１を形成する。
次いでＣＭＯ８Ｔｒ 領域の２化シリコン膜８及び第
１の酸化膜７ｔ−除去しゲート酸化膜１２を形成する。
１の酸化膜７ｔ−除去しゲート酸化膜１２を形成する。
次に＃！３図（ｅ）に示すように、第２の酸化膜１０を
選択エツチングしてシリコン界面ｔ−露出させエミッタ
開孔部４４Ａ及びコレクタ開孔部４４Ｂを形成する。
選択エツチングしてシリコン界面ｔ−露出させエミッタ
開孔部４４Ａ及びコレクタ開孔部４４Ｂを形成する。
次に第３図（Φに示すように、ゲート及びエミッタ電極
を構成する為のノンドープの多結晶シリコン層１４を成
長したのち酸化膜からなるマスク１５を用い、少く共エ
ミッタ領域を除＜ １１は全面に高濃度不純物としてリ
ンを添加して層抵抗を低減させた多結晶シリコン層１３
を形成する。
を構成する為のノンドープの多結晶シリコン層１４を成
長したのち酸化膜からなるマスク１５を用い、少く共エ
ミッタ領域を除＜ １１は全面に高濃度不純物としてリ
ンを添加して層抵抗を低減させた多結晶シリコン層１３
を形成する。
次に第３図（ｅ）に示すように１、選択的に７オトレジ
スト層からなるマスク１６を形成したのち多結晶シリコ
ン層１３ｉ選択エツチングしてＣＭＯ８Ｔｒのゲート電
極１３Ａを形成する。
スト層からなるマスク１６を形成したのち多結晶シリコ
ン層１３ｉ選択エツチングしてＣＭＯ８Ｔｒのゲート電
極１３Ａを形成する。
次に第３図（ｆ）に示すように、同様にマスクを選択的
に形成し多結晶シリコン層１４ｔ−エツチングしてエミ
ッタ電極２０Ａ及びコレクタ電極２１Ａを形成する。
に形成し多結晶シリコン層１４ｔ−エツチングしてエミ
ッタ電極２０Ａ及びコレクタ電極２１Ａを形成する。
次に第３図（―に示すように、ゲート及びエミッタ電極
形成後、第３の酸化１１１７を形成したのちｎＭＯ８Ｔ
ｒ Ｏ７−ス及びドレイｙ、Ｂｉｐ Ｔｒのエミッタ
及びコレクタ電極部に選択的に高濃度のｎｉ不純物を、
又ｐＭＯ８Ｔｒのソース及びドレイン、ＢｉｐＴｒのベ
ース電極部Ｋｐ聾高濃度不純物をそれぞれ選択的にイオ
ン注入して、ＢｌｐＴｒのエミッタ３１コレクタコンタ
クト３２、ベースコンタクト３３及びＣＭＯ８Ｔｒのソ
ース１８゜２４、ドレイｙ１９．２５の拡散層を形成す
る。
形成後、第３の酸化１１１７を形成したのちｎＭＯ８Ｔ
ｒ Ｏ７−ス及びドレイｙ、Ｂｉｐ Ｔｒのエミッタ
及びコレクタ電極部に選択的に高濃度のｎｉ不純物を、
又ｐＭＯ８Ｔｒのソース及びドレイン、ＢｉｐＴｒのベ
ース電極部Ｋｐ聾高濃度不純物をそれぞれ選択的にイオ
ン注入して、ＢｌｐＴｒのエミッタ３１コレクタコンタ
クト３２、ベースコンタクト３３及びＣＭＯ８Ｔｒのソ
ース１８゜２４、ドレイｙ１９．２５の拡散層を形成す
る。
次に第３図（坤に示すように全面に層間絶縁膜２７を形
成し選択的に開孔を形成してＢｉｐ Ｔｒのエミッタ、
ペース、コレクタｃＭｏｓ’ｒｒのケート、ソース、ド
レインの各コンタクト孔を形成し゛ たのち、
全面にアルミニウム（以下ＡＩと記す）と被着したのち
選択的にエツチングしてＡｊ電極配線２８を形成し、Ｂ
ｉＣＭＯ８Ｔｒを完成させる。
成し選択的に開孔を形成してＢｉｐ Ｔｒのエミッタ、
ペース、コレクタｃＭｏｓ’ｒｒのケート、ソース、ド
レインの各コンタクト孔を形成し゛ たのち、
全面にアルミニウム（以下ＡＩと記す）と被着したのち
選択的にエツチングしてＡｊ電極配線２８を形成し、Ｂ
ｉＣＭＯ８Ｔｒを完成させる。
上述した従来のＢｉＣＭＯ８Ｔｒ におけるゲート電
極及びエミッタ電極となる多結晶シリコン層１３．１４
は、ゲート酸化膜を形成しエミッタ開孔を形成後に１全
面に形成されている。このエミッタ開孔部には、普通ナ
チュラル−オキサイドによる残膜があシ、濃酸を含むエ
ツチング溶液に浸し、ナチュラル・オキサイド除去して
゛、多結晶シリコン層を形成する必要があるが、エツチ
ング溶液に浸した際、ゲート酸化膜１２もエツチングさ
れてしまいゲート酸化膜に膜厚のばらつきを生じる。
極及びエミッタ電極となる多結晶シリコン層１３．１４
は、ゲート酸化膜を形成しエミッタ開孔を形成後に１全
面に形成されている。このエミッタ開孔部には、普通ナ
チュラル−オキサイドによる残膜があシ、濃酸を含むエ
ツチング溶液に浸し、ナチュラル・オキサイド除去して
゛、多結晶シリコン層を形成する必要があるが、エツチ
ング溶液に浸した際、ゲート酸化膜１２もエツチングさ
れてしまいゲート酸化膜に膜厚のばらつきを生じる。
ところでＭＯ８Ｔｒ のしきい電圧ＶＴは下記（１）
式で表わされる。
式で表わされる。
ＴＯ！
Ｖｔ＝ −−Ｑｉ ＋ｔｐ、 十Ｖｙｒ ・−（１）ｏ
ｘ ただしＴａｘ はゲート酸化膜厚、＃ＯＸ はゲー
ト酸化膜の誘電率、Ｑｉは電荷密度、ψＳは表面ポテン
シャル、ＶＦはフラットバンド電圧である。
ｘ ただしＴａｘ はゲート酸化膜厚、＃ＯＸ はゲー
ト酸化膜の誘電率、Ｑｉは電荷密度、ψＳは表面ポテン
シャル、ＶＦはフラットバンド電圧である。
（１）式かられかるように、Ｔｏｘ のばらつきは、
ＶＴのばらつきとなシ半導体装置の歩留シ低下の原因と
なる。
ＶＴのばらつきとなシ半導体装置の歩留シ低下の原因と
なる。
また、ｐＭＯ８のソース、ドレインは、多結晶シリコン
層からなるゲート電極１’１３Ａをｉスフにイオン注入
して形成する。その為多結晶シリコン層の膜厚が薄いと
イオン注入の際、ゲート電極を突き抜けてゲート直下に
ｐ聾の不純物層が形成されソース、ドレイン間は短絡し
てしまう。その対策の為に多結晶シリコン層を過度に厚
く形成する必要がある。
層からなるゲート電極１’１３Ａをｉスフにイオン注入
して形成する。その為多結晶シリコン層の膜厚が薄いと
イオン注入の際、ゲート電極を突き抜けてゲート直下に
ｐ聾の不純物層が形成されソース、ドレイン間は短絡し
てしまう。その対策の為に多結晶シリコン層を過度に厚
く形成する必要がある。
一方、ｎＭＯ８Ｔｒのソース１８、ドレイン１９及びＢ
ｉｐ Ｔｒのエミッタ３１は、製造工程を簡略する為同
−の工程でｎ型不純物をイオン注入して形成していた。
ｉｐ Ｔｒのエミッタ３１は、製造工程を簡略する為同
−の工程でｎ型不純物をイオン注入して形成していた。
Ｂｉｐ Ｔｒ部のエミッタ３１は、エミッタ電極２０Ａ
ｔ−構成する多結晶シリコン層Ｋｎ型不純物をイオン注
入して、エミッタ金形成しているが、多結晶シリコン層
が厚い為、多結晶シリコン層中にイオン注入した不純物
はベース層界面まで拡散し難く、高周波特性が低下し高
速化の点で大きな支障となる欠点があうた。
ｔ−構成する多結晶シリコン層Ｋｎ型不純物をイオン注
入して、エミッタ金形成しているが、多結晶シリコン層
が厚い為、多結晶シリコン層中にイオン注入した不純物
はベース層界面まで拡散し難く、高周波特性が低下し高
速化の点で大きな支障となる欠点があうた。
本発明の目的は、パイボー２トランジスタ及び相補型電
界効果トクンジスタの特性を安定にし、製造歩留ルの向
上した半導体装置及びその製造方法を提供することにあ
る。
界効果トクンジスタの特性を安定にし、製造歩留ルの向
上した半導体装置及びその製造方法を提供することにあ
る。
第１の発明の半導体装置は、半導体基板上に形成された
バイポーラトランジスタと相補型電界効果トランジスタ
とを有する半導体装置であって、前記パイボー２トラン
ジスタのエミッタ電極は薄い多結晶シリコン層から形成
されておシ、かつ前記相補槃電界効果トランジスタのゲ
ート電極は厚い多結晶シリコン層から形成されているも
のである。
バイポーラトランジスタと相補型電界効果トランジスタ
とを有する半導体装置であって、前記パイボー２トラン
ジスタのエミッタ電極は薄い多結晶シリコン層から形成
されておシ、かつ前記相補槃電界効果トランジスタのゲ
ート電極は厚い多結晶シリコン層から形成されているも
のである。
また、第２の発明の半導体装置の製造方法は、素子分離
用の選択酸化膜が形成された半導体基板上のバイポーラ
トランジスタ形成予定領域及び相補型電界効果トランジ
スタ形成予定領域表面に厚い酸化膜及び薄いゲート酸化
ｉｔそれぞれ形成する工程と、全面に第１の多結晶シリ
コン層を形成したのち、前記パイボー２トランジスタ形
成予定領域上の第１の多結晶シリコン層及び前記厚い酸
化膜をエツチングしエミッタ開孔部を形成する工程と、
全面に第２の多結晶シリコン層を形成したのち、この第
２の多結晶シリコン層と前記第１の多結晶シリコン層と
をパターニングし、前記エミッタ開孔部に第１の多結晶
シリコン層からなるエミッタ電極を、そして前記相補型
電界効果トランジスタ形成予定領域に第１及び第２の多
結晶シリコン層からなるゲート電極をそれぞれ形成する
工程とを含んで構成される。
用の選択酸化膜が形成された半導体基板上のバイポーラ
トランジスタ形成予定領域及び相補型電界効果トランジ
スタ形成予定領域表面に厚い酸化膜及び薄いゲート酸化
ｉｔそれぞれ形成する工程と、全面に第１の多結晶シリ
コン層を形成したのち、前記パイボー２トランジスタ形
成予定領域上の第１の多結晶シリコン層及び前記厚い酸
化膜をエツチングしエミッタ開孔部を形成する工程と、
全面に第２の多結晶シリコン層を形成したのち、この第
２の多結晶シリコン層と前記第１の多結晶シリコン層と
をパターニングし、前記エミッタ開孔部に第１の多結晶
シリコン層からなるエミッタ電極を、そして前記相補型
電界効果トランジスタ形成予定領域に第１及び第２の多
結晶シリコン層からなるゲート電極をそれぞれ形成する
工程とを含んで構成される。
次に１本発明の実施例について図面を参照して説明する
。 ゛ 第１図は第１の発明の半導体装置の一案施例の断面図で
ある。
。 ゛ 第１図は第１の発明の半導体装置の一案施例の断面図で
ある。
第１図においてミ ｐ型半導体基板１上には、ｎ型埋込
層４及びｎｆｉエピタキシャル層３０からなるコレクタ
とベース層１１とエミッタ３１とから構成されるＢｉｐ
Ｔｒが形成されており、更にソース１８、ドレイン１
９、ゲート電極１３ＡからなるｎＭＯ８Ｔｒ 及び：
／−Ｃ２４、ドレイン２５、ゲート電極１３Ａかもなる
ｐＭＯ８Ｔｒとから構成されるＣＭＯ３Ｔｒが形成され
ている。
層４及びｎｆｉエピタキシャル層３０からなるコレクタ
とベース層１１とエミッタ３１とから構成されるＢｉｐ
Ｔｒが形成されており、更にソース１８、ドレイン１
９、ゲート電極１３ＡからなるｎＭＯ８Ｔｒ 及び：
／−Ｃ２４、ドレイン２５、ゲート電極１３Ａかもなる
ｐＭＯ８Ｔｒとから構成されるＣＭＯ３Ｔｒが形成され
ている。
そして、ＢｉｐＴｒのエミッタを極２０は薄い多結晶シ
リコン層から形成されておシ、一方ＣＭＯ８Ｔｒのゲー
ト電極１３Ａは厚い多結晶シリコン層から形成されてい
る。
リコン層から形成されておシ、一方ＣＭＯ８Ｔｒのゲー
ト電極１３Ａは厚い多結晶シリコン層から形成されてい
る。
このように構成された第１の発明の実施例においては、
ＢｉｐＴｒのエミッタ電極２０が薄い多結晶シリコン層
から形成されているため、このエミッタ電極２０に不純
物をイオン注入してエミッタ３１を形成する場合、不純
物はペース層１１界面迄容易に拡散し、良好なエミッタ
３１が形屈できる。
ＢｉｐＴｒのエミッタ電極２０が薄い多結晶シリコン層
から形成されているため、このエミッタ電極２０に不純
物をイオン注入してエミッタ３１を形成する場合、不純
物はペース層１１界面迄容易に拡散し、良好なエミッタ
３１が形屈できる。
一方、ＣＭＯ８Ｔｒ のゲート電極１３Ａは厚い多結
晶シリコン層から形成されているため、不純物をイオン
注入しソース、ドレインを自己整合で形成する場合、不
純物がゲート電極１３Ａを突き抜けることはない。
晶シリコン層から形成されているため、不純物をイオン
注入しソース、ドレインを自己整合で形成する場合、不
純物がゲート電極１３Ａを突き抜けることはない。
次に第２の発明の半導体装置の製造方法の尖施例につい
て図面を用いて説明する。
て図面を用いて説明する。
第２図（→〜（Ｃ）は第２の発明の一実施例を説明する
ための工程順に示した半導体チップの断面図である。
ための工程順に示した半導体チップの断面図である。
まず、第２図（ａ）に示すように従来の製造方法と同様
に、ｐｆｆｌ半導体基板１上にｐ型埋込み層２、ｎｆｉ
埋込み層３．４ｔｌ−形成したのちその上に、ｎ屋エピ
タキシャル層３０を形成する。次Ｋｐ屋不純物をイオン
注入して絶縁分離領域６を形成したのち、ｎＭＯ８Ｔｒ
領領域ｐウェル５を形成する。
に、ｐｆｆｌ半導体基板１上にｐ型埋込み層２、ｎｆｉ
埋込み層３．４ｔｌ−形成したのちその上に、ｎ屋エピ
タキシャル層３０を形成する。次Ｋｐ屋不純物をイオン
注入して絶縁分離領域６を形成したのち、ｎＭＯ８Ｔｒ
領領域ｐウェル５を形成する。
続いて第１の酸化膜と窒化シリコン膜を用いる選択酸化
法によ）選択板化膜９″ｆｔ形成したのち第２の酸化膜
１０、ゲート酸化＠１２ｉ形成し、更に全面に第１の多
結晶シリコン層４１を形成する。
法によ）選択板化膜９″ｆｔ形成したのち第２の酸化膜
１０、ゲート酸化＠１２ｉ形成し、更に全面に第１の多
結晶シリコン層４１を形成する。
次に全面にフォトレジスト層を形成したのちパターニン
グし、マスク４２を形成する。
グし、マスク４２を形成する。
次に第２図（ｂ）に示すように、ｉスフ４２ｔ用いて第
１の多結晶シリコン層４１及び第２の酸化膜ｉｎ異方性
エツチングで除去しエミッタ開孔部４４Ａ及びコレクタ
開孔部４４Ｂｉ形成する。
１の多結晶シリコン層４１及び第２の酸化膜ｉｎ異方性
エツチングで除去しエミッタ開孔部４４Ａ及びコレクタ
開孔部４４Ｂｉ形成する。
次に第２図（Ｃ）に示すように、マスク４２を除去した
のち、エミッタ及びコレクタ開孔部を濃酸の薄い水溶液
に浸してナチュラル・オキサイドを除去したのち、全面
に第２の多結晶シリコン層４３を形成する。
のち、エミッタ及びコレクタ開孔部を濃酸の薄い水溶液
に浸してナチュラル・オキサイドを除去したのち、全面
に第２の多結晶シリコン層４３を形成する。
以下従来の製造方法と同様に、第１及び第２の多結晶シ
リコン層４１，４３ｔ−パターニングし、エミッタ開孔
部４４Ａ及びコレクタ開孔部４４Ｂに第２の多結晶シリ
コン層４３からなるエミッタ電極２０及びコレクタ電極
２１ｔ、そしてＣＭＯ８Ｔｒ形成予定領域に第１及び第
２の多結晶シリコン層４１．４３からなるゲート電極１
３Ａを形成する。続いてＢｉｐ Ｔｒのエミッタ３１、
コレクタコンタクト３２、ベースコンタクト３３及びＣ
ＭＯ８Ｔｒのノース１８，２４、ドレイ／ １９゜２５
の拡散層をそれぞれ形成し、更に眉間絶縁膜２７及びＡ
ノミ極配線２８ｆ：形成することによシ第１図に示した
ＢｉＣＭＯ８’Ｊ”ｒが完成する。
リコン層４１，４３ｔ−パターニングし、エミッタ開孔
部４４Ａ及びコレクタ開孔部４４Ｂに第２の多結晶シリ
コン層４３からなるエミッタ電極２０及びコレクタ電極
２１ｔ、そしてＣＭＯ８Ｔｒ形成予定領域に第１及び第
２の多結晶シリコン層４１．４３からなるゲート電極１
３Ａを形成する。続いてＢｉｐ Ｔｒのエミッタ３１、
コレクタコンタクト３２、ベースコンタクト３３及びＣ
ＭＯ８Ｔｒのノース１８，２４、ドレイ／ １９゜２５
の拡散層をそれぞれ形成し、更に眉間絶縁膜２７及びＡ
ノミ極配線２８ｆ：形成することによシ第１図に示した
ＢｉＣＭＯ８’Ｊ”ｒが完成する。
尚、前記したエミッタ開孔の方法はフォトレジスト層ｆ
ニーｖスクに第１の多結晶シリコン層及び第２の酸化Ｍ
を異方性エツチングする方法を説明したが７オトレジス
［ｅマスクに第１の多結晶シリコン層をエツチングし、
フォトレジストを除去後筒１の多結晶シリコン層をマス
クに第２の酸化膜をエツチングしても良い。又、エツチ
ング方法は、開孔部の寸法精度が厳しくなければ異方性
エツチングに限らず等方性エツチングで行なっても良い
。
ニーｖスクに第１の多結晶シリコン層及び第２の酸化Ｍ
を異方性エツチングする方法を説明したが７オトレジス
［ｅマスクに第１の多結晶シリコン層をエツチングし、
フォトレジストを除去後筒１の多結晶シリコン層をマス
クに第２の酸化膜をエツチングしても良い。又、エツチ
ング方法は、開孔部の寸法精度が厳しくなければ異方性
エツチングに限らず等方性エツチングで行なっても良い
。
このように、第２の発明の実施例によれば、ゲート酸化
膜１２を形成後、濃酸等の水溶液に浸す事なく第１の多
結晶シリコン層４１を形成している為ゲート酸化膜の膜
減シもな（ＣＭＯ８Ｔｒの特性は非常に安定に形成でき
る。
膜１２を形成後、濃酸等の水溶液に浸す事なく第１の多
結晶シリコン層４１を形成している為ゲート酸化膜の膜
減シもな（ＣＭＯ８Ｔｒの特性は非常に安定に形成でき
る。
又、エミッタ開孔後、エミッタ開孔部のナチェ２ル・オ
キサイドを、濃酸を含む水溶液に浸して除去するが、こ
の時ゲート酸化膜１２は、第１の多結晶シリコン層４１
で扱われており、Ｃｔ″１０ＳＴｒの特性は、影響を全
く受けずに第２の多結晶シリコン層４３を形成できる。
キサイドを、濃酸を含む水溶液に浸して除去するが、こ
の時ゲート酸化膜１２は、第１の多結晶シリコン層４１
で扱われており、Ｃｔ″１０ＳＴｒの特性は、影響を全
く受けずに第２の多結晶シリコン層４３を形成できる。
そしてゲート電極１３Ａは、第１及び第２の多結晶シリ
コン層から成る為充分に膜厚を厚く形成できイオン注入
してソース、ドレインを形成する際に、ゲート電極１３
人ｔ−１！ｊ不純物が突き抜ける事はない。又、エミッ
タ部は、第２の多結晶シリコン層４３から成シ、膜厚は
薄く充分にベース層界面まで拡散して、良好なエミッタ
接合が形成できＢｉｐＴｒの高周波特性もすぐれ、高速
化が可能になる。
コン層から成る為充分に膜厚を厚く形成できイオン注入
してソース、ドレインを形成する際に、ゲート電極１３
人ｔ−１！ｊ不純物が突き抜ける事はない。又、エミッ
タ部は、第２の多結晶シリコン層４３から成シ、膜厚は
薄く充分にベース層界面まで拡散して、良好なエミッタ
接合が形成できＢｉｐＴｒの高周波特性もすぐれ、高速
化が可能になる。
その為半導体装置の製造工程を長くする事なく、良好な
０ＭＯ８及びＢｉｐ Ｔｒ特性を有する半導体装置が得
られる。
０ＭＯ８及びＢｉｐ Ｔｒ特性を有する半導体装置が得
られる。
以上説明したように本発明は、バイポーラトランジスタ
のエミッタ電極を薄い多結晶シリコン層で形成し、かつ
相補屋電界効果トランジスタのゲート電極を厚い多結晶
シリコン層から形成することにより、特性が安定し製造
歩留りが向上するという効果のある半導体装置及びその
製造方法が得られる。
のエミッタ電極を薄い多結晶シリコン層で形成し、かつ
相補屋電界効果トランジスタのゲート電極を厚い多結晶
シリコン層から形成することにより、特性が安定し製造
歩留りが向上するという効果のある半導体装置及びその
製造方法が得られる。
第１図は第１の発明の半導体装置の一実施例の断面図、
第２図（→〜（→は第２の発明の半導体装置の製造方法
の実施例を説明するための工程順に示した半導体チップ
の断面図、第３図は（尋〜（ト）は、従来の半導体装置
の製造方法を説明する為の工程順に示した半導体チップ
の断面図である。 １・・・・・・ｐ型半導体基板、２・・・・・・Ｐｆｉ
埋込み層、３・・・・・・ｎ型埋込み層、４・・・・・
・ｎｆｉ埋込み層、５・・・・・・Ｐウェル、６・・・
・・・絶縁領域、７・・・・・・第１の酸化膜、８・・
・・・・輩化シリコン膜、９・・・・・・選択酸化膜、
１０・・・・・・第２の酸化膜、１１・・・・・・ベー
ス層、１２・・・・・・ゲート酸化層、１３・・・・・
・多結晶シリコン層、１３Ａ・・・・・・ゲート電極、
１４・・・・・・ノンドープの多結晶シリコン／ｉｔ、
１５・・・・・・マスク、１６・・・・・・マスク、１
７・・・・・・第３の酸化膜、１８７−・・・・ソース
、１９・・・・・・ドレイン、２０．２ＯＡ・・・・・
・エミッタ電［，２１，２１人・・・・・・コレクタ電
極、２４・・・・・・ソース、２５・・・・・・ドレイ
ン、２６°°・・・・ベースコンタクト、２７・・・・
・・層間絶１１Ｌ２８・・・・・・Ａｊ電極配線、３０
・・・・・・ｎｉエピタキシャル層、３１・・・・・・
エミッタ、３２・・・・・・コレクタコンタクト、３３
・・・・・・ベースコンタクト、４１・・・・・・第１
の多結晶シリコン層、４２・・・・・・マスク、４３・
・・・・・第２の多結晶シリコン層、４４Ａ・・・・・
・エミッタ關孔部、４４Ｂ・・・・・・コレクタ開孔部
。
第２図（→〜（→は第２の発明の半導体装置の製造方法
の実施例を説明するための工程順に示した半導体チップ
の断面図、第３図は（尋〜（ト）は、従来の半導体装置
の製造方法を説明する為の工程順に示した半導体チップ
の断面図である。 １・・・・・・ｐ型半導体基板、２・・・・・・Ｐｆｉ
埋込み層、３・・・・・・ｎ型埋込み層、４・・・・・
・ｎｆｉ埋込み層、５・・・・・・Ｐウェル、６・・・
・・・絶縁領域、７・・・・・・第１の酸化膜、８・・
・・・・輩化シリコン膜、９・・・・・・選択酸化膜、
１０・・・・・・第２の酸化膜、１１・・・・・・ベー
ス層、１２・・・・・・ゲート酸化層、１３・・・・・
・多結晶シリコン層、１３Ａ・・・・・・ゲート電極、
１４・・・・・・ノンドープの多結晶シリコン／ｉｔ、
１５・・・・・・マスク、１６・・・・・・マスク、１
７・・・・・・第３の酸化膜、１８７−・・・・ソース
、１９・・・・・・ドレイン、２０．２ＯＡ・・・・・
・エミッタ電［，２１，２１人・・・・・・コレクタ電
極、２４・・・・・・ソース、２５・・・・・・ドレイ
ン、２６°°・・・・ベースコンタクト、２７・・・・
・・層間絶１１Ｌ２８・・・・・・Ａｊ電極配線、３０
・・・・・・ｎｉエピタキシャル層、３１・・・・・・
エミッタ、３２・・・・・・コレクタコンタクト、３３
・・・・・・ベースコンタクト、４１・・・・・・第１
の多結晶シリコン層、４２・・・・・・マスク、４３・
・・・・・第２の多結晶シリコン層、４４Ａ・・・・・
・エミッタ關孔部、４４Ｂ・・・・・・コレクタ開孔部
。
Claims (2)
- （１）半導体基板上に形成されたバイポーラトランジス
タと相補型電界効果トランジスタとを有する半導体装置
に於いて、前記バイポーラトランジスタのエミッタ電極
は薄い多結晶シリコン層から形成されており、かつ前記
相補型電界効果トランジスタのゲート電極は厚い多結晶
シリコン層から形成されている事を特徴とする半導体装
置。 - （２）素子分離用の選択酸化膜が形成された半導体基板
上のバイポーラトランジスタ形成予定領域及び相補型電
界効果トランジスタ形成予定領域表面に厚い酸化膜及び
薄いゲート酸化膜をそれぞれ形成する工程と、全面に第
１の多結晶シリコン層を形成したのち、前記バイポーラ
トランジスタ形成予定領域上の該第１の多結晶シリコン
層及び前記厚い酸化膜をエッチングしエミッタ開孔部を
形成する工程と、全面に第２の多結晶シリコン層を形成
したのち、該第２の多結晶シリコン層と前記第１の多結
晶シリコン層とをパターニングし、前記エミッタ開孔部
に第１の多結晶シリコン層からなるエミッタ電極をそし
て前記相補型電界効果トランジスタ形成予定領域に第１
及び第２の多結晶シリコン層からなるゲート電極をそれ
ぞれ形成する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218383A JPH0666422B2 (ja) | 1986-09-16 | 1986-09-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218383A JPH0666422B2 (ja) | 1986-09-16 | 1986-09-16 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6373552A true JPS6373552A (ja) | 1988-04-04 |
| JPH0666422B2 JPH0666422B2 (ja) | 1994-08-24 |
Family
ID=16719039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61218383A Expired - Lifetime JPH0666422B2 (ja) | 1986-09-16 | 1986-09-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666422B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01202855A (ja) * | 1988-02-09 | 1989-08-15 | Matsushita Electron Corp | 半導体集積回路の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59138363A (ja) * | 1983-01-28 | 1984-08-08 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPS61110457A (ja) * | 1984-11-05 | 1986-05-28 | Nec Corp | 半導体装置 |
-
1986
- 1986-09-16 JP JP61218383A patent/JPH0666422B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59138363A (ja) * | 1983-01-28 | 1984-08-08 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPS61110457A (ja) * | 1984-11-05 | 1986-05-28 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01202855A (ja) * | 1988-02-09 | 1989-08-15 | Matsushita Electron Corp | 半導体集積回路の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666422B2 (ja) | 1994-08-24 |
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