JPH03255659A - ＢｉＣＭＯＳ集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にＢ　ｉＣＭ
ＯＳ集積回路の製造方法に関するものである。

［従来の技術〕 ＢｉＣＭＯＳ集積回路は、バイポーラトランジスタの高
速性と、ＣＭＯＳ−ＦＥＴの低消費電力性とを兼ね備え
ている。

そのために複雑になり勝ちな製造工程を短縮することが
、歩留りを確保し製造コストを下げるための必要条件で
ある。

従来のＢ　ｉＣＭＯＳ集積回路の製造方法を説明するに
あたり、便宜上第３図にＣＭＯＳ−ＦＥＴの断面図を、
第４図にバイポーラトランジスタと抵抗素子の断面図を
示す。

はじめに第３図（ａ）、第４図（ａ＞に示すように一導
電型（ここでは例えばｎ型）半導体基板１の表面にｎ型
埋込層２、ｎ型埋込層３を形成してから、全面にｎ型エ
ピタキシャル層４を成長させる。

つぎに周知の方法でｎＭＯＳ（ｎチャネルＭＯＳトラン
ジスタ）領域にｐウェル５を、９ＭＯＳ領域にｎウェル
６を形成する。

つぎにｎ型エピタキシャル層４の表面に薄い酸化シリコ
ン膜７と窒化シリコン膜８を形成してから、窒化シリコ
ン膜８をマスクとして、ｎＭＯＳ領域の周囲と絶縁領域
に選択的にｎ型不純物をイオン注入して、ｎ型反転防止
層９を形成したのち、前記窒化シリコン膜８をマスクと
して選択酸化を行ない、ＣＭＯＳ領域、バイポーラトラ
ンジスタ領域、抵抗領域に分離する（ＬＯＧＯＳプロセ
ス）。

つぎに窒化シリコン膜８と薄い酸化シリコン膜７を除去
して露出したｎ型エピタキシャル層４の表面にゲート酸
化膜１０を形成する。

つぎに第３図〈ｂ〉、第４図（ｂ）に示すように、バイ
ポーラトランジスタのコレクタ引出し部のゲート酸化膜
７を除去して、高濃度にりんなどのｎ型のドーパントを
添加した第１のポリシリコン層１１を形成したのち選択
エツチングして、ボッシリコン層１１からなるゲート電
極１１ａおよびコレクタ電１Ｆｆ１１２を形成する。

つぎにｎＭＯ８領域のソースおよびドレイン領域にｎ型
不純物をイオン注入して、ソース−ドレイン１３を形成
する。

つぎにｎ型不純物を選択的にイオン注入して９ＭＯＳ領
域のソース−トレイン１４、バイポーラトランジスタの
グラフトベース１５と抵抗引出し部１６とを同時に形成
する。

つぎに低濃度のｎ型不純物を選択的にイオン注入して活
性ベース１７、高抵抗領域１８を形成してから全面にＣ
ＶＤシリコン酸化膜からなる第１の層間絶縁膜１９を形
成する。

つぎにエミッタ開口を形成し、全面に第２のポリシリコ
ン層を堆積し、選択エツチングしてエミッタ電極２０を
形成してから、ｎ型不純物をイオン注入することにより
ポリシリコン層２０を介して、活性ベース１７の表面に
ｎ型エミッタ２１を形成する。

つぎに全面に第２の眉間絶縁膜２２を形成し、外部回路
引出し部の開口窓を形成したのち、シリコンを含んだア
ルミニウム膜を堆積し選択エツチングして、それぞれの
金属電極２６を形成することにより、第３図（Ｃ〉、第
４図（ｃ）に示す構造を得る。

〔発明が解決しようとする課題〕

従来のＢ　ｉＣＭＯ８集積回路の製造方法において、グ
ラフトベース１５、抵抗引出し部１６と９ＭＯＳのソー
ス−ドレインを形成する工程には、注入量（ドース）　
１　ｘ　１０”　〜２ｘ　１０１６ｃｍ−２の高濃度イ
オン注入が必要である。

このときマスクとしてフォトレジストを用いると、フォ
トレジストが焼き付いて剥離できなくなったり、マスク
性が低下したりする問題があった。

そのためにフォトレジストの代りにアルミニウムが用い
られることが多い。

第３図（ｂ〉、第４図（ｂ）に示すように第１のポリシ
リコン層１１からなるゲート電極１１ａおよびコレクタ
電極１２を形成する。

つぎに第５図（ａ〉、第５図（ｂ）に示すように全面に
アルミニウムＭ２７を堆積し、フォトレジス１〜工程の
あと約７０℃の燐酸などによるウェットエツチングによ
りアルミニウムＩＩＫ２７を選択エツチングしてからフ
ォトレジストを剥離する。

こうしてできたアルミニウムパターン２７ａをマスクと
してｎ型不純物をイオン注入して、ｐＭＯ８領域のソー
ス−トレイン１４、グラフトベース１５、抵抗引出し部
１６が形成される。

アルミニウムパターン２７ａの形成は、燐酸などによる
ウェットエツチングを用いているので、製造工程におけ
る寸法ばらつきが上２゜０μｍにも達するため、抵抗素
子の抵抗値やバイポーラトランジスタのベース抵抗を制
御するのに支障を来していた。

本発明の目的は、バイポーラトランジスタ領域のグラフ
トベース１５および抵抗領域の抵抗引出し部１６にｐ型
不純物を高濃度イオン注入するためのマスクとして、寸
法ばらつきが±０．１５μｍと優れたポリシリコン膜を
用いることにより精度の良いＢ　ｉ　ＣＭＯＳ集積回路
を実現することにある。

〔課題を解決するための手段〕

本発明のＢ　ｉＣＭＯＳ集積回路の製造方法は、一導電
型半導体基板表面にエピタキシャル層を成長させ、ｐウ
ェルおよびｎウェルを形成したのち、選択酸化して素子
間を分離する工程、前記素子領域に露出したシリコン面
上に酸化シリコンよりなるゲート絶縁膜を堆積する工程
、全面に高濃度にドーパントを添加したポリシリコン層
を堆積する工程、活性ベース、抵抗素子、ゲート電極と
なる領域以外の前記ポリシリコン層を選択エツチングす
る工程と、前記ポリシリコン層をマスクとして選択的に
グラフトベース、抵抗素子の電極引出し部とｐチャネル
ＭＯＳのソースおよびドレイン領域とを形成する工程か
ら成り立っている。

［実施例〕 つぎに本発明の第１の実施例について、図面を用いて説
明する。

ｎＭＯＳ領域は従来と同様なので説明を省略する。

第３図（ａ）、第４図（ａ＞のあと高濃度にドーパント
を添加した第１のポリシリコン層を形成するところまで
は従来と同様である。

そのあと第１図（ａ＞に示すように、第１のポリシリコ
ン層を選択的にエツチングして、グー１−電極１１およ
び活性ベース１７と抵抗領域１８を覆う第１のポリシリ
コン層２３．２４を形成する。

このときポリシリコン層１１，２３．２４のパターンは
、±０．１５μｍの優れた寸法精度で製造することがで
きる。

つぎに第１図（ｂ）に示すように、ｎＭＯＳ領域を覆う
アルミニウム膜２７を形成して、前記アルミニウムパタ
ーン２７ａと第１のポリシリコン層１１ａ、２３．２４
をマスクとして、高濃度のｐ型不純物をイオン注入して
、ｐＭｏｓ領域のソース−ドレイン１４、グラフトベー
ス１５、抵抗引出し部１６を形成したのちアルミニウム
パターン２７ａを除去する。

つぎに第１図（ｃ）に示すように、第１のポリシリコン
層２３．２４を除去した状態で、ｐ型不純物をイオン注
入して、活性ベース１７＝抵抗領域１８を形成する。

つぎに第１の層間絶縁膜１９を形成したあと、従来と同
様の製造工程を経て、第３図（Ｃ）、第４図（Ｃ）に示
す構造を得る。

つぎに本発明の第２の実施例について、図面を参照して
説明する。

第１図（ｂ）に示す工程までは、第１の実施例と同様で
ある。

そのあとアルミニウム膜２７を除去したのち、バイポー
ラトランジスタ領域の第１のポリシリコン層２３を除去
して、ｐ型不純物をイオン注入して活性ベース１７を形
成する。

つぎに第２図に示すように、抵抗領域の第１のポリシリ
コン層２４を除去して、活性ベースよりもさらに低濃度
のｐ型不純物をイオン注入して、高抵抗領域１８を形成
する。

つぎに第１の眉間絶縁膜１９を形成したあと、従来と同
様の製造工程を経て、第３図（Ｃ〉、第４図（ｃ）に示
す構造を得る。

こんどは活性ベースと高抵抗領域を別々にドーピングし
ているので、例えばベース層抵抗は１〜３にΩ／口であ
るのに対して、抵抗の層抵抗は５〜８にΩ／口と高抵抗
が実現でき、抵抗寸法を小さくして高集積化に寄与する
ことができる。

〔発明の効果〕

本発明のＢ　ｉ　ＣＭＯＳ集積回路は、第１のポリシリ
コン層を用いてゲート電極を形成するに止まらず、グラ
フトベースおよび抵抗引出し部への高濃度イオン注入マ
スクとしても活用している。

ポリシリコン層は±０．１５μｍの、高精度で形成でき
るため、高抵抗素子の抵抗値や、バイポーラトランジス
タのベース抵抗を極めて精度良く生産することができる
ようになった。

【図面の簡単な説明】

第１図（ａ）〜（ｃ）は本発明の第１の実施例を示す断
面図、第２図（ａ）〜（ｂ）は本発明の第２の実施例を
示す断面図、第３図（ａ）〜（Ｃ〉、第４図（ａ　）　
〜（ｃ　）　、第５図（ａ）〜（ｂ）は従来の製造方法
を示す断面図である。 １・・・ｐ型半導体基板、２・・・ｎ型埋込層、３・・
・ｐ型埋込層、４・・・ｎ型エピタキシャル層、５・・
・ｎウェル、６・・・ｎウェル、７・・・薄い酸化シリ
コン膜、８・・・窒化シリコン膜、９・・・ｐ型反転層
、１０・・・ゲート酸化膜、１１・・・第１のポリシリ
コン層、１１ａ・・・第１のポリシリコン層からなるゲ
ート電極、１２・・・コレクタ電極、１３・・・ｎＭＯ
Ｓのソース−ドレイン、１４・・・ｐＭＯＳのソース−
ドレイン、１５・・・グラフトベース、１６・・・抵抗
引出し部、１７・・・活性ベース、１８・・・〈高〉抵
抗領域、１９・・・第１の眉間絶縁膜、２０・・・エミ
ッタ電極、２１・・・エミッタ、２２・・・第２の眉間
絶縁膜、２３・・・活性ベースを覆う第１のポリシリコ
ン層、２３ａ・・・第１のポリシリコン層から拡散した
ｎ型コレクタ引出し部、２４・・・（高〉抵抗領域を覆
う第１のポリシリコン層、２５・・・フィールド酸化膜
、２６・・・金属電極、２７・・・アルミニウム膜、２
７ａ・・・アルミニウムパターン、２８・・・フォトレ
ジスト。

Claims (1)

【特許請求の範囲】
1. 　一導電型半導体基板上にＣＭＯＳ−ＦＥＴ、バイポー
   ラトランジスタ、抵抗素子が共存するＢｉＣＭＯＳ集積
   回路において、一導電型半導体基板表面にエピタキシャ
   ル層を成長させ、ｐウェルおよびｎウェルを形成したの
   ち、選択酸化して素子間を分離する工程、前記素子領域
   に露出したシリコン面上に酸化シリコンよりなるゲート
   絶縁膜を堆積する工程、全面に高濃度にドーパントを添
   加したポリシリコン層を堆積する工程、活性ベース、抵
   抗素子、ゲート電極となる領域以外の前記ポリシリコン
   層を選択エッチングする工程、前記ポリシリコン層をマ
   スクとして選択的にグラフトベース、抵抗素子の電極引
   出し部とｐチャネルＭＯＳのソースおよびドレイン領域
   とを形成する工程を含むことを特徴とするＢｉＣＭＯＳ
   集積回路の製造方法。