JP2654540B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特にバイポーラトランジスタとｎチャネル型お
よびｐチャネル型の絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳトランジスタ、もしくは単に、ＭＯＳ、
と称す）とからなるＢｉＣＭＯＳの製造方法に関する。
係わり、特にバイポーラトランジスタとｎチャネル型お
よびｐチャネル型の絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳトランジスタ、もしくは単に、ＭＯＳ、
と称す）とからなるＢｉＣＭＯＳの製造方法に関する。
【０００２】
【従来の技術】ＣＭＯＳとバイポーラトランジスタを同
一基板上に形成するＢｉＣＭＯＳにおいて、ＣＭＯＳの
ゲート電極とバイポーラトランジスタのベース電極ある
いはエミッタ電極を同一の多結晶シリコン膜から形成す
れば工程数を削減することができる。このうち、ゲート
電極とともにベース電極を下層の多結晶シリコン膜から
構成しエミッタ電極を上層の多結晶シリコン膜から構成
した方が、製造が容易となり、さらに短かい距離でベー
ス電極がコンタクトできるからベース抵抗を低減するこ
とができ、かつエミッタ電極のＴ字形状が自由に形成で
きるからエミッタ抵抗を低減できる。
一基板上に形成するＢｉＣＭＯＳにおいて、ＣＭＯＳの
ゲート電極とバイポーラトランジスタのベース電極ある
いはエミッタ電極を同一の多結晶シリコン膜から形成す
れば工程数を削減することができる。このうち、ゲート
電極とともにベース電極を下層の多結晶シリコン膜から
構成しエミッタ電極を上層の多結晶シリコン膜から構成
した方が、製造が容易となり、さらに短かい距離でベー
ス電極がコンタクトできるからベース抵抗を低減するこ
とができ、かつエミッタ電極のＴ字形状が自由に形成で
きるからエミッタ抵抗を低減できる。
【０００３】したがってＣＭＯＳのゲート電極とバイポ
ーラトランジスタのベース電極を同一の多結晶シリコン
膜から形成してＢｉＣＭＯＳを形成する方法が近年用い
られている。
ーラトランジスタのベース電極を同一の多結晶シリコン
膜から形成してＢｉＣＭＯＳを形成する方法が近年用い
られている。
【０００４】上記方法に関する従来技術として、特開平
３−２１４６６３号公報に開示されているような製造方
法を図９および図１０を参照して説明する。
３−２１４６６３号公報に開示されているような製造方
法を図９および図１０を参照して説明する。
【０００５】まず、図９（Ａ）の工程において、ｐ型シ
リコン基板４１にｎ+ 型埋め込み層４２，４２およびｐ
+ 型埋め込み層４３を形成し、その上にｎ- 型エピタキ
シャル層４４を形成する。ｎＭＯＳ領域（ｎチャネル型
ＭＯＳトランジスタ形成領域）にｐウエル４５、ｐＭＯ
Ｓ領域（ｐチャネル型ＭＯＳトランジスタ形成領域）に
ｎウエル４６を形成した後、選択酸化工程によりフィー
ルド酸化膜４７を形成してバイポーラ領域（バイポーラ
トランジスタ形成領域）、ｎＭＯＳ領域およびｐＭＯＳ
領域を区画する。その後、ｎｐｎバイポーラトランジス
タのｐ型真性ベース領域４８をレジストをマスクとして
イオン注入法により形成する。次に、ｎＭＯＳ領域およ
びｐＭＯＳ領域でゲート絶縁膜となるシリコン酸化膜４
９を形成する。
リコン基板４１にｎ+ 型埋め込み層４２，４２およびｐ
+ 型埋め込み層４３を形成し、その上にｎ- 型エピタキ
シャル層４４を形成する。ｎＭＯＳ領域（ｎチャネル型
ＭＯＳトランジスタ形成領域）にｐウエル４５、ｐＭＯ
Ｓ領域（ｐチャネル型ＭＯＳトランジスタ形成領域）に
ｎウエル４６を形成した後、選択酸化工程によりフィー
ルド酸化膜４７を形成してバイポーラ領域（バイポーラ
トランジスタ形成領域）、ｎＭＯＳ領域およびｐＭＯＳ
領域を区画する。その後、ｎｐｎバイポーラトランジス
タのｐ型真性ベース領域４８をレジストをマスクとして
イオン注入法により形成する。次に、ｎＭＯＳ領域およ
びｐＭＯＳ領域でゲート絶縁膜となるシリコン酸化膜４
９を形成する。
【０００６】次に図９（Ｂ）の工程において、ｐ型真性
ベース領域４８上のシリコン酸化膜４９をホトリソグラ
フィーおよびエッチング技術により選択的に除去しｐ型
真性ベース領域４８の表面を露出する外部ベース領域形
成用であり外部ベースコンタクトの開孔部４９Ａを形成
した後、全面上にｐ型多結晶シリコン膜５０および二酸
化シリコン膜５１を堆積する。
ベース領域４８上のシリコン酸化膜４９をホトリソグラ
フィーおよびエッチング技術により選択的に除去しｐ型
真性ベース領域４８の表面を露出する外部ベース領域形
成用であり外部ベースコンタクトの開孔部４９Ａを形成
した後、全面上にｐ型多結晶シリコン膜５０および二酸
化シリコン膜５１を堆積する。
【０００７】次に図１０（Ａ）の工程において、ホトリ
ソグラフィーおよびエッチング技術を用いて二酸化シリ
コン膜５１および多結晶シリコン膜５０を加工し、ｎｐ
ｎバイポーラトランジスタのベース電極５４、ｎＭＯＳ
ゲート電極（ｎチャネルＭＯＳトランジスタのゲート電
極）５２およびｐＭＯＳゲート電極（ｐチャネルＭＯＳ
トランジスタのゲート電極）５３を形成する。次に素子
表面に二酸化シリコン膜を堆積し、異方性のドライエッ
チング技術を用いることによりそれぞれの多結晶シリコ
ン電極の側面にサイドウォール５５を設ける。この時に
サイドウォール５５の外側で露出するシリコン酸化膜４
９の部分もエッチング除去される。その後、選択的にｎ
型不純物、例えばヒ素をイオン注入し、その後のアニー
ルによりｎｐｎバイポーラトランジスタのエミッタ領域
５６、コレクタ引き出し領域５７、ｎチャネルＭＯＳト
ランジスタのソース／ドレイン領域５８，５８を形成す
る。次に選択的にｐ型不純物、例えばボロンをイオン注
入し、その後のアニールによりｐチャネルＭＯＳトラン
ジスタのソース／ドレイン領域５９，５９を形成する。
これらのアニールにより、図９（Ｂ）の工程でシリコン
酸化膜４９に形成された開孔部４９Ａを通してベース電
極５４からｐ型不純物が拡散されてｐ+ 型の外部ベース
領域６０が形成される。
ソグラフィーおよびエッチング技術を用いて二酸化シリ
コン膜５１および多結晶シリコン膜５０を加工し、ｎｐ
ｎバイポーラトランジスタのベース電極５４、ｎＭＯＳ
ゲート電極（ｎチャネルＭＯＳトランジスタのゲート電
極）５２およびｐＭＯＳゲート電極（ｐチャネルＭＯＳ
トランジスタのゲート電極）５３を形成する。次に素子
表面に二酸化シリコン膜を堆積し、異方性のドライエッ
チング技術を用いることによりそれぞれの多結晶シリコ
ン電極の側面にサイドウォール５５を設ける。この時に
サイドウォール５５の外側で露出するシリコン酸化膜４
９の部分もエッチング除去される。その後、選択的にｎ
型不純物、例えばヒ素をイオン注入し、その後のアニー
ルによりｎｐｎバイポーラトランジスタのエミッタ領域
５６、コレクタ引き出し領域５７、ｎチャネルＭＯＳト
ランジスタのソース／ドレイン領域５８，５８を形成す
る。次に選択的にｐ型不純物、例えばボロンをイオン注
入し、その後のアニールによりｐチャネルＭＯＳトラン
ジスタのソース／ドレイン領域５９，５９を形成する。
これらのアニールにより、図９（Ｂ）の工程でシリコン
酸化膜４９に形成された開孔部４９Ａを通してベース電
極５４からｐ型不純物が拡散されてｐ+ 型の外部ベース
領域６０が形成される。
【０００８】そして図１０（Ｂ）の工程において、ｎ型
多結晶シリコンを堆積したのちホトリソグラフィーとエ
ッチング技術を用いて加工し、エミッタ電極６１を形成
する。ここで、このエミッタ電極６１を通してヒ素を拡
散することによりｎｐｎバイポーラトランジスタのエミ
ッタ領域５６を形成することも可能である。
多結晶シリコンを堆積したのちホトリソグラフィーとエ
ッチング技術を用いて加工し、エミッタ電極６１を形成
する。ここで、このエミッタ電極６１を通してヒ素を拡
散することによりｎｐｎバイポーラトランジスタのエミ
ッタ領域５６を形成することも可能である。
【０００９】
【発明が解決しようとする課題】上記図９および図１０
で説明した従来技術では、外部ベース領域６０の面積お
よび外部ベース６０とエミッタ領域５６との間の距離
は、図９（Ｂ）の工程のフォトリソグラフィープロセス
の工程でシリコン酸化膜（ゲート酸化膜）４９に形成さ
れる開孔部４９Ａの形状により定められる。このように
上記従来技術では、外部ベース領域の面積および外部ベ
ース領域とエミッタ領域との距離は自己整合的に決定さ
れず、フォトリソグラフィー工程を必要としているか
ら、ベース容量やベース抵抗のバラツキが大きくなり所
定の値に製造することが困難となる。
で説明した従来技術では、外部ベース領域６０の面積お
よび外部ベース６０とエミッタ領域５６との間の距離
は、図９（Ｂ）の工程のフォトリソグラフィープロセス
の工程でシリコン酸化膜（ゲート酸化膜）４９に形成さ
れる開孔部４９Ａの形状により定められる。このように
上記従来技術では、外部ベース領域の面積および外部ベ
ース領域とエミッタ領域との距離は自己整合的に決定さ
れず、フォトリソグラフィー工程を必要としているか
ら、ベース容量やベース抵抗のバラツキが大きくなり所
定の値に製造することが困難となる。
【００１０】このためにシリコン酸化膜をサイドエッチ
ングし、そこに外部ベース形成用の多結晶シリコン膜を
充填する一連のプロセスをバイポーラトランジスタの製
造に用い自己整合的に外部ベースを形成しようとして
も、同一基板にＣＭＯＳも形成しなければならないか
ら、上記一連のプロセスがＣＭＯＳおよびその製造に影
響を与えて支障を生じ、このために従来技術のＢｉＣＭ
ＯＳの製造方法ではそのバイポーラトランジスタの外部
ベース領域を自己整合的に形成することは不可能であっ
た。
ングし、そこに外部ベース形成用の多結晶シリコン膜を
充填する一連のプロセスをバイポーラトランジスタの製
造に用い自己整合的に外部ベースを形成しようとして
も、同一基板にＣＭＯＳも形成しなければならないか
ら、上記一連のプロセスがＣＭＯＳおよびその製造に影
響を与えて支障を生じ、このために従来技術のＢｉＣＭ
ＯＳの製造方法ではそのバイポーラトランジスタの外部
ベース領域を自己整合的に形成することは不可能であっ
た。
【００１１】したがって本発明の目的は、ＣＭＯＳおよ
びその製造に影響を与えないで、外部ベース領域の面積
および外部ベース領域とエミッタ領域との距離を自己整
合的に決定することができるバイポーラトランジスタを
有するＢｉＣＭＯＳの製造方法を提供することである。
びその製造に影響を与えないで、外部ベース領域の面積
および外部ベース領域とエミッタ領域との距離を自己整
合的に決定することができるバイポーラトランジスタを
有するＢｉＣＭＯＳの製造方法を提供することである。
【００１２】
【課題を解決するための手段】本発明の特徴は、バイポ
ーラトランジスタ形成領域となる第１導電型（以下、第
１導電型がｎ型の場合を例示して説明する）の第１の表
面領域、ｎチャネル型の第１の絶縁ゲート電界効果トラ
ンジスタを形成する領域となる第２導電型（以下、第２
導電型がｐ型の場合を例示して説明する）の第２の表面
領域およびｐチャネル型の第２の絶縁ゲート電界効果ト
ランジスタを形成する領域となるｎ型の第３の表面領域
をそれぞれ区画するフィールド絶縁膜を半導体基板の表
面に選択的に形成する工程と、前記第２および第３の表
面領域上でゲート絶縁膜となる、例えばシリコン酸化膜
からなる第１の絶縁膜を前記第１、第２および第３の表
面領域上に同時に形成する工程と、前記第１の絶縁膜お
よび前記フィ−ルド絶縁膜の全面上に多結晶シリコンか
らなる第１のシリコン膜を形成する工程と、前記第１の
シリコン膜の全面上に前記第１の絶縁膜とは材質が異な
る、例えばシリコン窒化膜からなる第２の絶縁膜を形成
する工程と、前記第２および第３の表面領域を前記第１
のシリコン膜および前記第２の絶縁膜でマスクした状態
で、前記第１の表面領域の中央部分上に位置する前記第
２の絶縁膜および前記第１のシリコン膜の箇所を選択的
にエッチングして開孔部を形成する工程と、前記開孔部
下の前記第１の絶縁膜をエッチングし、かつ前記開孔部
の周辺の前記第１のシリコン膜下の該第１の絶縁膜をサ
イドエッチングすることにより該第１のシリコン膜の底
面と前記第１の表面領域の間に前記開孔部に対し自己整
合的に空洞を形成する工程と、多結晶シリコンもしくは
アモルファスシリコンから成りかつ前記空洞を埋め込
み、前記開孔部の内側面および底面上ならびに前記第２
の絶縁膜上に被着する第２のシリコン膜を形成する工程
と、前記空洞内のみに前記第２のシリコン膜を残余せし
め前記第２のシリコン膜の他の部分をエッチング除去す
る工程と、前記第２および第３の表面領域を前記第１の
シリコン膜および前記第２の絶縁膜でマスクした状態
で、前記開孔部を通してｐ型の不純物をコレクタ領域と
なる前記第１の表面領域に導入してｐ型の真性ベース領
域を形成する工程と、前記開孔部の前記第１のシリコン
膜からなる内側面にサイドウォール絶縁膜を形成する工
程と、上面に第３の絶縁膜を設け、かつ前記サイドウォ
ール絶縁膜に囲まれて露出する前記真性ベース領域上か
ら前記サイドウォール絶縁膜上にかけて前記開孔部を覆
うようにｎ型の不純物を含有する多結晶シリコンから成
るエミッタ電極を形成する工程と、しかる後、前記第１
のシリコン膜を選択的にエッチングして、バイポーラト
ランジスタのベース電極、第１のＭＯＳトランジスタの
第１のゲート電極および第２のＭＯＳトランジスタの第
２のゲート電極を同時に形成する工程と、前記第２の表
面領域にｎ型の不純物をイオン注入し、前記第３の表面
領域にｐ型の不純物をイオン注入しまた前記ベース電極
にｐ型の不純物をイオン注入して、その後の活性化熱処
理を経て前記第１のＭＯＳトランジスタのｎ型のソース
およびドレイン領域を形成しかつ前記第１のゲート電極
をｎ型化し、前記第２のＭＯＳトランジスタのｐ型のソ
ースおよびドレイン領域を形成しかつ前記第２のゲート
をｐ型化しまた前記ベ−ス電極をｐ型化する工程とを有
し、これによりＢｉＣＭＯＳを製造する半導体装置の製
造方法にある。
ーラトランジスタ形成領域となる第１導電型（以下、第
１導電型がｎ型の場合を例示して説明する）の第１の表
面領域、ｎチャネル型の第１の絶縁ゲート電界効果トラ
ンジスタを形成する領域となる第２導電型（以下、第２
導電型がｐ型の場合を例示して説明する）の第２の表面
領域およびｐチャネル型の第２の絶縁ゲート電界効果ト
ランジスタを形成する領域となるｎ型の第３の表面領域
をそれぞれ区画するフィールド絶縁膜を半導体基板の表
面に選択的に形成する工程と、前記第２および第３の表
面領域上でゲート絶縁膜となる、例えばシリコン酸化膜
からなる第１の絶縁膜を前記第１、第２および第３の表
面領域上に同時に形成する工程と、前記第１の絶縁膜お
よび前記フィ−ルド絶縁膜の全面上に多結晶シリコンか
らなる第１のシリコン膜を形成する工程と、前記第１の
シリコン膜の全面上に前記第１の絶縁膜とは材質が異な
る、例えばシリコン窒化膜からなる第２の絶縁膜を形成
する工程と、前記第２および第３の表面領域を前記第１
のシリコン膜および前記第２の絶縁膜でマスクした状態
で、前記第１の表面領域の中央部分上に位置する前記第
２の絶縁膜および前記第１のシリコン膜の箇所を選択的
にエッチングして開孔部を形成する工程と、前記開孔部
下の前記第１の絶縁膜をエッチングし、かつ前記開孔部
の周辺の前記第１のシリコン膜下の該第１の絶縁膜をサ
イドエッチングすることにより該第１のシリコン膜の底
面と前記第１の表面領域の間に前記開孔部に対し自己整
合的に空洞を形成する工程と、多結晶シリコンもしくは
アモルファスシリコンから成りかつ前記空洞を埋め込
み、前記開孔部の内側面および底面上ならびに前記第２
の絶縁膜上に被着する第２のシリコン膜を形成する工程
と、前記空洞内のみに前記第２のシリコン膜を残余せし
め前記第２のシリコン膜の他の部分をエッチング除去す
る工程と、前記第２および第３の表面領域を前記第１の
シリコン膜および前記第２の絶縁膜でマスクした状態
で、前記開孔部を通してｐ型の不純物をコレクタ領域と
なる前記第１の表面領域に導入してｐ型の真性ベース領
域を形成する工程と、前記開孔部の前記第１のシリコン
膜からなる内側面にサイドウォール絶縁膜を形成する工
程と、上面に第３の絶縁膜を設け、かつ前記サイドウォ
ール絶縁膜に囲まれて露出する前記真性ベース領域上か
ら前記サイドウォール絶縁膜上にかけて前記開孔部を覆
うようにｎ型の不純物を含有する多結晶シリコンから成
るエミッタ電極を形成する工程と、しかる後、前記第１
のシリコン膜を選択的にエッチングして、バイポーラト
ランジスタのベース電極、第１のＭＯＳトランジスタの
第１のゲート電極および第２のＭＯＳトランジスタの第
２のゲート電極を同時に形成する工程と、前記第２の表
面領域にｎ型の不純物をイオン注入し、前記第３の表面
領域にｐ型の不純物をイオン注入しまた前記ベース電極
にｐ型の不純物をイオン注入して、その後の活性化熱処
理を経て前記第１のＭＯＳトランジスタのｎ型のソース
およびドレイン領域を形成しかつ前記第１のゲート電極
をｎ型化し、前記第２のＭＯＳトランジスタのｐ型のソ
ースおよびドレイン領域を形成しかつ前記第２のゲート
をｐ型化しまた前記ベ−ス電極をｐ型化する工程とを有
し、これによりＢｉＣＭＯＳを製造する半導体装置の製
造方法にある。
【００１３】ここで、抵抗加熱等の熱処理炉による前記
活性化熱処理の際に前記エミッタ電極からｎ型の不純物
が前記真性ベース領域に拡散してそこにエミッタ領域を
形成することができる。あるいは、前記イオン注入の前
の抵抗加熱等の熱処理炉による熱処理により前記エミッ
タ電極からｎ型の不純物を前記真性ベース領域に拡散し
てそこにエミッタ領域を形成し、注入されたイオンの前
記活性化熱処理はランプアニールであることができる。
活性化熱処理の際に前記エミッタ電極からｎ型の不純物
が前記真性ベース領域に拡散してそこにエミッタ領域を
形成することができる。あるいは、前記イオン注入の前
の抵抗加熱等の熱処理炉による熱処理により前記エミッ
タ電極からｎ型の不純物を前記真性ベース領域に拡散し
てそこにエミッタ領域を形成し、注入されたイオンの前
記活性化熱処理はランプアニールであることができる。
【００１４】また、抵抗加熱等の熱処理炉による熱処理
により、前記ベース電極をｐ型化し、前記ベース電極か
らｐ型不純物を前記空洞に埋め込まれている前記第２の
シリコン膜に導入して前記第２のシリコン膜をｐ型化
し、さらに前記第１の表面領域の前記第２のシリコン膜
に接している箇所に前記第２のシリコン膜からｐ型の不
純物を導入して外部ベース領域を形成することができ
る。あるいは、前記第２のシリコン膜は高濃度にｐ型の
不純物を含有した状態で前記空洞に埋め込まれており、
抵抗加熱等の熱処理炉による熱処理により前記第２のシ
リコン膜に含有するｐ型の不純物を前記第１の表面領域
の前記第２のシリコン膜に接している箇所に導入して外
部ベース領域を形成し、注入されたイオンの前記活性化
熱処理はランプアニールであることができる。
により、前記ベース電極をｐ型化し、前記ベース電極か
らｐ型不純物を前記空洞に埋め込まれている前記第２の
シリコン膜に導入して前記第２のシリコン膜をｐ型化
し、さらに前記第１の表面領域の前記第２のシリコン膜
に接している箇所に前記第２のシリコン膜からｐ型の不
純物を導入して外部ベース領域を形成することができ
る。あるいは、前記第２のシリコン膜は高濃度にｐ型の
不純物を含有した状態で前記空洞に埋め込まれており、
抵抗加熱等の熱処理炉による熱処理により前記第２のシ
リコン膜に含有するｐ型の不純物を前記第１の表面領域
の前記第２のシリコン膜に接している箇所に導入して外
部ベース領域を形成し、注入されたイオンの前記活性化
熱処理はランプアニールであることができる。
【００１５】また、前記絶縁ゲート電界効果トランジス
タのソース，ドレイン領域上およびゲート電極上ならび
に前記バイポーラトランジスタのベース電極上に金属シ
リサイド層を形成する工程を含むことが好ましい。
タのソース，ドレイン領域上およびゲート電極上ならび
に前記バイポーラトランジスタのベース電極上に金属シ
リサイド層を形成する工程を含むことが好ましい。
【００１６】
【作用】このように本発明の製造方法では、バイポーラ
トランジスタの外部ベース領域を自己整合的に形成する
ための一連のプロセスおよびエミッタ電極を形成するプ
ロセスの間、ＣＭＯＳを形成する領域は第１のシリコン
膜および第２の絶縁膜により被覆しこの領域を保護して
おり、しかる後にこの第１のシリコン膜をパターニング
してＣＭＯＳのゲート電極を形成している。これによ
り、ＢｉＣＭＯＳの製造において、ＣＭＯＳおよびその
製造に何等の支障を及ぼさないで外部ベース領域の面積
および外部ベース領域とエミッタ領域との距離を自己整
合的に決定することができるバイポーラトランジスタを
得ることができる。
トランジスタの外部ベース領域を自己整合的に形成する
ための一連のプロセスおよびエミッタ電極を形成するプ
ロセスの間、ＣＭＯＳを形成する領域は第１のシリコン
膜および第２の絶縁膜により被覆しこの領域を保護して
おり、しかる後にこの第１のシリコン膜をパターニング
してＣＭＯＳのゲート電極を形成している。これによ
り、ＢｉＣＭＯＳの製造において、ＣＭＯＳおよびその
製造に何等の支障を及ぼさないで外部ベース領域の面積
および外部ベース領域とエミッタ領域との距離を自己整
合的に決定することができるバイポーラトランジスタを
得ることができる。
【００１７】
【実施例】以下図面を参照して本発明を説明する。
【００１８】図１乃至図６は本発明の第１の実施例を工
程順に示した断面図である。
程順に示した断面図である。
【００１９】まず図１（Ａ）の工程において、比抵抗が
約１Ω・ｃｍのｐ型シリコン基板１上にヒ素またはアン
チモンをイオン注入して形成したｎ+ 型埋め込み層２，
２、およびボロンをイオン注入して形成したｐ+ 型埋め
込み層３を設け、その上にｎ型不純物濃度が５×１０15
ｃｍ-3〜５×１０16ｃｍ-3、厚さ０．５μｍ〜１．８μ
ｍのｎ- 型エピタキシャル層４を形成する。このｎ- 型
エピタキシャル層４はバイポーラトランジスタの形成領
域においてコレクタ領域となる。そしてｎＭＯＳ領域
（ｎチャネル型ＭＯＳトランジスタ形成領域）にｐウエ
ル５、ｐＭＯＳ領域（ｐチャネル型ＭＯＳトランジスタ
形成領域）にｎウエル６を形成した後、一般にロコス技
術といわれる選択酸化法によりフィールド酸化膜７を形
成してバイポーラ領域（バイポーラトランジスタ形成領
域）、ｎＭＯＳ領域およびｐＭＯＳ領域を区画する。そ
の後、ｎＭＯＳ領域およびｐＭＯＳ領域でゲート絶縁膜
となる膜厚３ｎｍ〜３０ｎｍのシリコン酸化膜８を露出
する各領域の表面に形成する。
約１Ω・ｃｍのｐ型シリコン基板１上にヒ素またはアン
チモンをイオン注入して形成したｎ+ 型埋め込み層２，
２、およびボロンをイオン注入して形成したｐ+ 型埋め
込み層３を設け、その上にｎ型不純物濃度が５×１０15
ｃｍ-3〜５×１０16ｃｍ-3、厚さ０．５μｍ〜１．８μ
ｍのｎ- 型エピタキシャル層４を形成する。このｎ- 型
エピタキシャル層４はバイポーラトランジスタの形成領
域においてコレクタ領域となる。そしてｎＭＯＳ領域
（ｎチャネル型ＭＯＳトランジスタ形成領域）にｐウエ
ル５、ｐＭＯＳ領域（ｐチャネル型ＭＯＳトランジスタ
形成領域）にｎウエル６を形成した後、一般にロコス技
術といわれる選択酸化法によりフィールド酸化膜７を形
成してバイポーラ領域（バイポーラトランジスタ形成領
域）、ｎＭＯＳ領域およびｐＭＯＳ領域を区画する。そ
の後、ｎＭＯＳ領域およびｐＭＯＳ領域でゲート絶縁膜
となる膜厚３ｎｍ〜３０ｎｍのシリコン酸化膜８を露出
する各領域の表面に形成する。
【００２０】次に図１（Ｂ）の工程において、全面上に
ノンドープ（例えば、ｎ型もしくはｐ型の不純物濃度が
１×１０13ｃｍ-3以下）の第１の多結晶シリコン膜９お
よびシリコン窒化膜１０を積層形成する。
ノンドープ（例えば、ｎ型もしくはｐ型の不純物濃度が
１×１０13ｃｍ-3以下）の第１の多結晶シリコン膜９お
よびシリコン窒化膜１０を積層形成する。
【００２１】次に図２（Ａ）の工程において、第１の多
結晶シリコン膜９およびシリコン窒化膜１０をホトリソ
グラフィーおよびドライエッチング工程を経てパターニ
ングし、バイポーラ領域のコレクタ領域となるｎ- 型エ
ピタキシャル層４の中央部（その後、真性ベース領域が
形成される領域）上にエミッタ開孔部１１を形成する。
その後、酸化膜ウエットエッチングによりシリコン酸化
膜８に自己整合的にエミッタ開孔部１１と同形状の窓が
開け、さらにエッチングを続行させて前記窓の外周部か
ら均一にサイドエッチングを進行させて、開孔部１１に
沿ってシリコン酸化膜（ゲート絶縁膜）８の厚みを有し
たドーナツ状（開孔部１１に対して同心円状）の空洞２
８を得る。
結晶シリコン膜９およびシリコン窒化膜１０をホトリソ
グラフィーおよびドライエッチング工程を経てパターニ
ングし、バイポーラ領域のコレクタ領域となるｎ- 型エ
ピタキシャル層４の中央部（その後、真性ベース領域が
形成される領域）上にエミッタ開孔部１１を形成する。
その後、酸化膜ウエットエッチングによりシリコン酸化
膜８に自己整合的にエミッタ開孔部１１と同形状の窓が
開け、さらにエッチングを続行させて前記窓の外周部か
ら均一にサイドエッチングを進行させて、開孔部１１に
沿ってシリコン酸化膜（ゲート絶縁膜）８の厚みを有し
たドーナツ状（開孔部１１に対して同心円状）の空洞２
８を得る。
【００２２】この一連のエッチング工程において、シリ
コン窒化膜１０および第１の多結晶シリコン膜９がｎＭ
ＯＳ領域およびｐＭＯＳ領域を被覆して保護する作用を
行なっている。すなわち、シリコン酸化膜に対する上記
各エッチングはシリコン窒化膜および多結晶シリコン膜
は実質的にエッチングされない条件で行なうから、この
エッチングにおいてＭＯＳ領域におけるゲート絶縁膜８
が損なわれることはない。
コン窒化膜１０および第１の多結晶シリコン膜９がｎＭ
ＯＳ領域およびｐＭＯＳ領域を被覆して保護する作用を
行なっている。すなわち、シリコン酸化膜に対する上記
各エッチングはシリコン窒化膜および多結晶シリコン膜
は実質的にエッチングされない条件で行なうから、この
エッチングにおいてＭＯＳ領域におけるゲート絶縁膜８
が損なわれることはない。
【００２３】このドーナツ状の空洞の厚さＤおよびサイ
ドエッチング進行量に相当する空洞の深さＷは、後の工
程でこの空洞２８に埋め込まれる第２の多結晶シリコン
膜の埋め込み性が保たれる値、すなわちＤ＝３ｎｍ〜２
０ｎｍ、Ｗ＝６０ｎｍ〜４００ｎｍ程度が適当であり、
このＤはＭＯＳのゲート絶縁膜としてのシリコン酸化膜
８の必要膜厚も参照して決定される。
ドエッチング進行量に相当する空洞の深さＷは、後の工
程でこの空洞２８に埋め込まれる第２の多結晶シリコン
膜の埋め込み性が保たれる値、すなわちＤ＝３ｎｍ〜２
０ｎｍ、Ｗ＝６０ｎｍ〜４００ｎｍ程度が適当であり、
このＤはＭＯＳのゲート絶縁膜としてのシリコン酸化膜
８の必要膜厚も参照して決定される。
【００２４】また、Ｗの値は後に形成される外部ベース
の面積を自己整合的に定めるものであり、大きすぎると
ベース面積の増大によるベース容量の増加、小さすぎる
とベース抵抗の増加を招く。
の面積を自己整合的に定めるものであり、大きすぎると
ベース面積の増大によるベース容量の増加、小さすぎる
とベース抵抗の増加を招く。
【００２５】この結果、エミッタ開孔部１１下およびそ
の周辺部の第１の多結晶シリコン膜９の底面下にｎ- 型
エピタキシャル層４の表面が露出する。
の周辺部の第１の多結晶シリコン膜９の底面下にｎ- 型
エピタキシャル層４の表面が露出する。
【００２６】次に図２（Ｂ）の工程において、全面にノ
ンドープ（例えば、ｎ型もしくはｐ型の不純物濃度が１
×１０13ｃｍ-3以下）の第２の多結晶シリコン膜１２を
成長する。この第２の多結晶シリコン膜１２はシリコン
酸化膜８をサイドエッチングして形成した空洞２８に埋
め込むためのものである。したがって、第２の多結晶シ
リコン膜１２の成長膜厚は、空洞２８の上下面から成長
するから、空洞２８の厚さＤの０．５〜０．７倍程度と
することで充分達成される。
ンドープ（例えば、ｎ型もしくはｐ型の不純物濃度が１
×１０13ｃｍ-3以下）の第２の多結晶シリコン膜１２を
成長する。この第２の多結晶シリコン膜１２はシリコン
酸化膜８をサイドエッチングして形成した空洞２８に埋
め込むためのものである。したがって、第２の多結晶シ
リコン膜１２の成長膜厚は、空洞２８の上下面から成長
するから、空洞２８の厚さＤの０．５〜０．７倍程度と
することで充分達成される。
【００２７】次に図３（Ａ）の工程において、シリコン
窒化膜よりはるかに優勢に多結晶シリコン膜をエッチン
グする条件の等方性ドライエッチングにより空洞２８に
埋め込まれた部分のみを残して他の部分の第２の多結晶
シリコン膜１２を除去する。このときのエッチング量は
第２の多結晶シリコン膜１２の膜厚に依存する。例え
ば、シリコン酸化膜（ゲート絶縁膜）８をエッチングし
て形成した空洞２８の高さ（厚さ）Ｄが１０ｎｍの場
合、第２の多結晶シリコン膜１２の膜厚は７ｎｍで空洞
は埋め込まれる。この第２の多結晶シリコン膜１２をエ
ッチングする量は７ｎｍ＋２．１〜３．５ｎｍ（３０％
〜５０％）である。これにより開孔部のｎ-型エピタキ
シャル層４の表面のシリコン層が２．１ｎｍ〜３．５ｎ
ｍ掘られる。しかしながら、シリコン酸化膜８を存在さ
せないで開孔部を異方性ドライエッチング形成した場合
のシリコン層の掘られる量（第１の多結晶シリコン膜９
の膜厚を２５０ｎｍとすると２５ｎｍ〜７５ｎｍ掘られ
る）に比べかなり小さく抑えられる。また等方性ドライ
エッチングは異方性ドライエッチングに比べダメージが
ほとんどない。
窒化膜よりはるかに優勢に多結晶シリコン膜をエッチン
グする条件の等方性ドライエッチングにより空洞２８に
埋め込まれた部分のみを残して他の部分の第２の多結晶
シリコン膜１２を除去する。このときのエッチング量は
第２の多結晶シリコン膜１２の膜厚に依存する。例え
ば、シリコン酸化膜（ゲート絶縁膜）８をエッチングし
て形成した空洞２８の高さ（厚さ）Ｄが１０ｎｍの場
合、第２の多結晶シリコン膜１２の膜厚は７ｎｍで空洞
は埋め込まれる。この第２の多結晶シリコン膜１２をエ
ッチングする量は７ｎｍ＋２．１〜３．５ｎｍ（３０％
〜５０％）である。これにより開孔部のｎ-型エピタキ
シャル層４の表面のシリコン層が２．１ｎｍ〜３．５ｎ
ｍ掘られる。しかしながら、シリコン酸化膜８を存在さ
せないで開孔部を異方性ドライエッチング形成した場合
のシリコン層の掘られる量（第１の多結晶シリコン膜９
の膜厚を２５０ｎｍとすると２５ｎｍ〜７５ｎｍ掘られ
る）に比べかなり小さく抑えられる。また等方性ドライ
エッチングは異方性ドライエッチングに比べダメージが
ほとんどない。
【００２８】上記第２の多結晶シリコン膜１２の成長お
よびその等方性ドライエッチングのプロセスにおいて
も、シリコン窒化膜１０および第１の多結晶シリコン膜
９がｎＭＯＳ領域およびｐＭＯＳ領域を被覆して保護す
る作用を行なっている。すなわち、シリコン窒化膜１０
の存在により後からＭＯＳのゲート電極となる第１の多
結晶シリコン膜９の膜厚が減少することはない。又、シ
リコン窒化膜１０および第１の多結晶シリコン膜９の存
在により、ＭＯＳ形成領域の基板面に第２の多結晶シリ
コン膜が付着したり、ゲート絶縁膜８がドライエッチン
グでダメージを受けることはない。
よびその等方性ドライエッチングのプロセスにおいて
も、シリコン窒化膜１０および第１の多結晶シリコン膜
９がｎＭＯＳ領域およびｐＭＯＳ領域を被覆して保護す
る作用を行なっている。すなわち、シリコン窒化膜１０
の存在により後からＭＯＳのゲート電極となる第１の多
結晶シリコン膜９の膜厚が減少することはない。又、シ
リコン窒化膜１０および第１の多結晶シリコン膜９の存
在により、ＭＯＳ形成領域の基板面に第２の多結晶シリ
コン膜が付着したり、ゲート絶縁膜８がドライエッチン
グでダメージを受けることはない。
【００２９】次に図３（Ｂ）の工程において、全面にボ
ロンまたはＢＦ2 をイオン注入してその後の活性化熱処
理により、コレクタ領域となるｎ- 型エピタキシャル層
４内にｐ型真性ベース領域１３を形成する。次に、シリ
コン酸化膜を成長した後、シリコン窒化膜がエッチング
ストッパーとなる条件で異方性のドライエッチングを行
って第１のサイドウォール１４を形成する。この第１の
サイドウォール１４により、外部ベース領域とエミッタ
領域との距離が自己整合的に定められる。
ロンまたはＢＦ2 をイオン注入してその後の活性化熱処
理により、コレクタ領域となるｎ- 型エピタキシャル層
４内にｐ型真性ベース領域１３を形成する。次に、シリ
コン酸化膜を成長した後、シリコン窒化膜がエッチング
ストッパーとなる条件で異方性のドライエッチングを行
って第１のサイドウォール１４を形成する。この第１の
サイドウォール１４により、外部ベース領域とエミッタ
領域との距離が自己整合的に定められる。
【００３０】次に図４（Ａ）の工程において、ｎ型不純
物を含む多結晶シリコンおよびシリコン酸化膜１６を成
長した後、フォトレジスト工程及びシリコン窒化膜がエ
ッチングストッパーとなる条件でドライエッチング工程
を経てパターニングしてｎ+型エミッタ電極１５を形成
する。
物を含む多結晶シリコンおよびシリコン酸化膜１６を成
長した後、フォトレジスト工程及びシリコン窒化膜がエ
ッチングストッパーとなる条件でドライエッチング工程
を経てパターニングしてｎ+型エミッタ電極１５を形成
する。
【００３１】上記ｐ型真性ベース領域の形成および第１
のサイドウォールのプロセスまたエミッタ電極の形成プ
ロセスにおいても、シリコン窒化膜１０および第１の多
結晶シリコン膜９がｎＭＯＳ領域およびｐＭＯＳ領域を
被覆して保護する作用を行なっている。すなわちシリコ
ン窒化膜１０の存在によりｐ型不純物が第１の多結晶シ
リコン膜９に入り込むことを最小限に抑えることがで
き、シリコン窒化膜１０および第１の多結晶シリコン膜
９の存在によりｐ型不純物がこの工程でＭＯＳ領域に導
入する不都合を皆無にすることができ、さらに両膜１
０，９の存在により各ドライエッチングプロセスでＭＯ
Ｓ領域のゲート絶縁膜やその下のウエル表面にダメージ
を与えることも皆無にすることができる。
のサイドウォールのプロセスまたエミッタ電極の形成プ
ロセスにおいても、シリコン窒化膜１０および第１の多
結晶シリコン膜９がｎＭＯＳ領域およびｐＭＯＳ領域を
被覆して保護する作用を行なっている。すなわちシリコ
ン窒化膜１０の存在によりｐ型不純物が第１の多結晶シ
リコン膜９に入り込むことを最小限に抑えることがで
き、シリコン窒化膜１０および第１の多結晶シリコン膜
９の存在によりｐ型不純物がこの工程でＭＯＳ領域に導
入する不都合を皆無にすることができ、さらに両膜１
０，９の存在により各ドライエッチングプロセスでＭＯ
Ｓ領域のゲート絶縁膜やその下のウエル表面にダメージ
を与えることも皆無にすることができる。
【００３２】次に４（Ｂ）の工程において、エミッタ電
極形成時のレジストパターン２９をそのまま用いてシリ
コン窒化膜１０をエッチングして第１の多結晶シリコン
膜９を露出させる。
極形成時のレジストパターン２９をそのまま用いてシリ
コン窒化膜１０をエッチングして第１の多結晶シリコン
膜９を露出させる。
【００３３】次に図５（Ａ）の工程において、第１の多
結晶シリコン膜９をフォトレジスト工程及びドライエッ
チング工程を経て、ｎｐｎバイポーラトランジスタのベ
ース電極１９、ｎＭＯＳゲート電極（ｎチャネルＭＯＳ
トランジスタのゲート電極）１７およびｐＭＯＳゲート
電極（ｐチャネルＭＯＳトランジスタのゲート電極）１
８を形成する。次に素子表面にシリコン酸化膜を堆積
し、異方性のドライエッチング技術を用いることにより
それぞれの多結晶シリコン電極の側面に第２のサイドウ
ォール２０を設ける。このとき第２のサイドウォール２
０の形成前にライトリードープトドレイン（ＬＤＤ）領
域をｎＭＯＳ領域およびｐＭＯＳ領域に形成しても良
い。
結晶シリコン膜９をフォトレジスト工程及びドライエッ
チング工程を経て、ｎｐｎバイポーラトランジスタのベ
ース電極１９、ｎＭＯＳゲート電極（ｎチャネルＭＯＳ
トランジスタのゲート電極）１７およびｐＭＯＳゲート
電極（ｐチャネルＭＯＳトランジスタのゲート電極）１
８を形成する。次に素子表面にシリコン酸化膜を堆積
し、異方性のドライエッチング技術を用いることにより
それぞれの多結晶シリコン電極の側面に第２のサイドウ
ォール２０を設ける。このとき第２のサイドウォール２
０の形成前にライトリードープトドレイン（ＬＤＤ）領
域をｎＭＯＳ領域およびｐＭＯＳ領域に形成しても良
い。
【００３４】次に図５（Ｂ）の工程において、バイポー
ラ領域およびｐＭＯＳ領域をフォトレジスト３１でマス
クした状態で、ｎＭＯＳ領域およびコレクタ引き出し領
域にｎ型の不純物、たとえばヒ素を３０〜５０ｋｅＶの
エネルギー、２×１０15〜５×１０15ｃｍ-3のドーズ量
でイオン注入する。
ラ領域およびｐＭＯＳ領域をフォトレジスト３１でマス
クした状態で、ｎＭＯＳ領域およびコレクタ引き出し領
域にｎ型の不純物、たとえばヒ素を３０〜５０ｋｅＶの
エネルギー、２×１０15〜５×１０15ｃｍ-3のドーズ量
でイオン注入する。
【００３５】次に図６（Ａ）の工程において、ｎＭＯＳ
領域およびコレクタ引き出し領域にフォトレジスト３２
でマスクした状態で、バイポーラのベース電極１９およ
びｐＭＯＳ領域にｐ型の不純物、たとえばＢＦ2 を３０
〜５０ｋｅＶのエネルギー、２×１０15〜５×１０15ｃ
ｍ-3のドーズ量でイオン注入する。この際に、ｎ型エミ
ッタ電極１５上にはシリコン酸化膜１６が設けられてい
るから、ｐ型不純物のエミッタ電極への導入によるエミ
ッタ抵抗の上昇は起こらない。
領域およびコレクタ引き出し領域にフォトレジスト３２
でマスクした状態で、バイポーラのベース電極１９およ
びｐＭＯＳ領域にｐ型の不純物、たとえばＢＦ2 を３０
〜５０ｋｅＶのエネルギー、２×１０15〜５×１０15ｃ
ｍ-3のドーズ量でイオン注入する。この際に、ｎ型エミ
ッタ電極１５上にはシリコン酸化膜１６が設けられてい
るから、ｐ型不純物のエミッタ電極への導入によるエミ
ッタ抵抗の上昇は起こらない。
【００３６】次に図６（Ｂ）の工程において、８５０〜
９００℃、１０〜３０分の熱処理を抵抗加熱による熱処
理炉内で行って、ｎＭＯＳのソース／ドレイン領域２
１，２１およびｎ型コレクタ引き出し領域２２を形成
し、Ａｓのイオン注入でｎ型不純物がドープされたｎＭ
ＯＳのゲート電極１７もｎ+ 型化する。また、ｐＭＯＳ
のソース／ドレイン領域２４，２４を形成するとともに
ＢＦ2 がイオン注入されたベース電極１９のｐ型化およ
び、ｐ型化したベース電極１９からのボロン拡散により
空洞２８内の第２の多結晶シリコン膜１２のｐ型化、お
よび第２の多結晶シリコン膜１２からのボロン拡散によ
り外部ベース領域２５が形成し、ＢＦ2 がイオン注入さ
れたｐＭＯＳのゲート電極１８もｐ+ 型化する。さら
に、この熱処理時に同時に、ｎ+ 型エミッタ電極１５か
らの不純物拡散によりｎ+ 型エミッタ領域２３が形成さ
れる。このＣＭＯＳは、ｎチャネル型ＭＯＳトランジス
タのゲート電極１７はｎ型でありｐチャネル型ＭＯＳト
ランジスタのゲート電極１８はｐ型であるから、両ＭＯ
Ｓトランジスタが表面チャネルとなり、したがってショ
ートチャネルに対して強いチャネルプロファイルとな
る。
９００℃、１０〜３０分の熱処理を抵抗加熱による熱処
理炉内で行って、ｎＭＯＳのソース／ドレイン領域２
１，２１およびｎ型コレクタ引き出し領域２２を形成
し、Ａｓのイオン注入でｎ型不純物がドープされたｎＭ
ＯＳのゲート電極１７もｎ+ 型化する。また、ｐＭＯＳ
のソース／ドレイン領域２４，２４を形成するとともに
ＢＦ2 がイオン注入されたベース電極１９のｐ型化およ
び、ｐ型化したベース電極１９からのボロン拡散により
空洞２８内の第２の多結晶シリコン膜１２のｐ型化、お
よび第２の多結晶シリコン膜１２からのボロン拡散によ
り外部ベース領域２５が形成し、ＢＦ2 がイオン注入さ
れたｐＭＯＳのゲート電極１８もｐ+ 型化する。さら
に、この熱処理時に同時に、ｎ+ 型エミッタ電極１５か
らの不純物拡散によりｎ+ 型エミッタ領域２３が形成さ
れる。このＣＭＯＳは、ｎチャネル型ＭＯＳトランジス
タのゲート電極１７はｎ型でありｐチャネル型ＭＯＳト
ランジスタのゲート電極１８はｐ型であるから、両ＭＯ
Ｓトランジスタが表面チャネルとなり、したがってショ
ートチャネルに対して強いチャネルプロファイルとな
る。
【００３７】その後、膜厚２０〜７０ｎｍのチタンをス
パッタしたのちシンタリングを行うことにより、ｎＭＯ
ＳおよびｐＭＯＳのゲート電極１７、１８とソース／ド
レイン領域２１、２４上にチタンシリサイド層２６が形
成され、バイポーラのベース電極１９上にもチタンシリ
サイド層２６が形成されてそれぞれの電極の低抵抗化を
行う。
パッタしたのちシンタリングを行うことにより、ｎＭＯ
ＳおよびｐＭＯＳのゲート電極１７、１８とソース／ド
レイン領域２１、２４上にチタンシリサイド層２６が形
成され、バイポーラのベース電極１９上にもチタンシリ
サイド層２６が形成されてそれぞれの電極の低抵抗化を
行う。
【００３８】上記実施例ではｎ型不純物のＡｓのイオン
注入およびｐ型不純物のＢＦ2 のイオン注入のあとに同
時に活性化熱処理を行っている。しかしながらｎ型不純
物およびｐ型不純物のうち一方の不純物が他方の不純物
より高い活性化熱処理温度を必要とする、もしくはより
高い活性化熱処理温度が好ましい場合は、一方の不純物
の不純物のイオン注入および活性化熱処理を行ってから
他方の不純物の不純物のイオン注入および活性化熱処理
を行うことができる。
注入およびｐ型不純物のＢＦ2 のイオン注入のあとに同
時に活性化熱処理を行っている。しかしながらｎ型不純
物およびｐ型不純物のうち一方の不純物が他方の不純物
より高い活性化熱処理温度を必要とする、もしくはより
高い活性化熱処理温度が好ましい場合は、一方の不純物
の不純物のイオン注入および活性化熱処理を行ってから
他方の不純物の不純物のイオン注入および活性化熱処理
を行うことができる。
【００３９】次に図７乃び図８を参照して、本発明の第
２の実施例の半導体装置の製造方法を説明する。尚、図
７（Ａ）、図７（Ｂ）および図８はそれぞれ第１の実施
例の図２（Ｂ）、図３（Ａ）および図３（Ｂ）に対応す
る工程の図面であり、第２の実施例の図７及び図８にお
いて、第１の実施例の図面と同一もしくは類似の箇所は
同じ符号を付しているから重複する説明はなるべく省略
する。
２の実施例の半導体装置の製造方法を説明する。尚、図
７（Ａ）、図７（Ｂ）および図８はそれぞれ第１の実施
例の図２（Ｂ）、図３（Ａ）および図３（Ｂ）に対応す
る工程の図面であり、第２の実施例の図７及び図８にお
いて、第１の実施例の図面と同一もしくは類似の箇所は
同じ符号を付しているから重複する説明はなるべく省略
する。
【００４０】第１の実施例の図１（Ａ）〜図２（Ａ）ま
での工程の後、第２の実施例では図７（Ａ）の工程にお
いて、全面にｐ型不純物、例えばボロンを濃度５×１０
19ｃｍ-3以上含むボロンドープト多結晶シリコンもしく
はボロンドープトアモルファスシリコン（ボロンが多結
晶シリコン成長またはアモルファスシリコン成長時にド
ープされたもの）２７を成長する。このボロンドープト
多結晶シリコンもしくはボロンドープトアモルファスシ
リコン２７はシリコン酸化膜（ゲート絶縁膜）８を取り
除いて形成した開孔部１１の周辺の空洞２８に埋め込む
ためのものである。したがって、成長膜厚は空洞の厚さ
Ｄの０．５〜０．７倍程度とすることで空洞の埋め込み
は充分達成される。
での工程の後、第２の実施例では図７（Ａ）の工程にお
いて、全面にｐ型不純物、例えばボロンを濃度５×１０
19ｃｍ-3以上含むボロンドープト多結晶シリコンもしく
はボロンドープトアモルファスシリコン（ボロンが多結
晶シリコン成長またはアモルファスシリコン成長時にド
ープされたもの）２７を成長する。このボロンドープト
多結晶シリコンもしくはボロンドープトアモルファスシ
リコン２７はシリコン酸化膜（ゲート絶縁膜）８を取り
除いて形成した開孔部１１の周辺の空洞２８に埋め込む
ためのものである。したがって、成長膜厚は空洞の厚さ
Ｄの０．５〜０．７倍程度とすることで空洞の埋め込み
は充分達成される。
【００４１】次に図７（Ｂ）の工程において、先に示し
た第１の実施例の図２（Ａ）の工程と同様の方法で、等
方性ドライエッチングにより空洞２８に埋め込まれた部
分のみを残して他の部分の第２のシリコン膜２７を除去
する。このように空洞２８にボロンドープト多結晶シリ
コンもしくはボロンドープドアモルファスシリコ２７を
埋め込んだ後、アニールを行って、外部ベース領域２５
を形成する。このアニールはｎＭＯＳソース／ドレイン
領域の形成時のアニールと兼ねても良い。
た第１の実施例の図２（Ａ）の工程と同様の方法で、等
方性ドライエッチングにより空洞２８に埋め込まれた部
分のみを残して他の部分の第２のシリコン膜２７を除去
する。このように空洞２８にボロンドープト多結晶シリ
コンもしくはボロンドープドアモルファスシリコ２７を
埋め込んだ後、アニールを行って、外部ベース領域２５
を形成する。このアニールはｎＭＯＳソース／ドレイン
領域の形成時のアニールと兼ねても良い。
【００４２】次に図８の工程において、全面にボロンま
たはＢＦ2 をイオン注入してその後の活性化熱処理によ
り、コレクタ領域となるｎ- 型エピタキシャル層４にｐ
型真性ベース領域１３を外部ベース領域２５に接続して
形成する。
たはＢＦ2 をイオン注入してその後の活性化熱処理によ
り、コレクタ領域となるｎ- 型エピタキシャル層４にｐ
型真性ベース領域１３を外部ベース領域２５に接続して
形成する。
【００４３】この後は第１の実施例の図４（Ａ）乃至図
６（Ｂ）と同様の方法でｎＭＯＳ、ｐＭＯＳ、バイポー
ラトラジスタを形成する。
６（Ｂ）と同様の方法でｎＭＯＳ、ｐＭＯＳ、バイポー
ラトラジスタを形成する。
【００４４】尚、この第２の実施例では図７（Ｂ）の工
程においてすでにＰ+ 型外部ベース領域２５が形成され
ている。したがってＭＯＳソース／ドレイン領域形成用
のｎ型およびｐ型不純物のイオン注入前に熱拡散により
所定深さのエミッタ領域２３を形成しておけば、ｎ型お
よびｐ型不純物のイオン注入後の活性化熱処理は９５０
〜１０５０℃、１０〜２０秒のランプアニールでも充分
である。あるいはＰ+ 型外部ベース領域の形成とエミッ
タ領域の形成を抵抗加熱等による熱処理炉内の熱処理で
同時に行なった後、ＭＯＳソース／ドレイン領域形成用
のｎ型およびｐ型不純物のイオン注入した場合もイオン
注入後の活性化熱処理はランプアニールでも充分であ
る。近年、微細化に伴ってＭＯＳトランジスタのゲート
酸化膜厚は１０ｎｍ以下になっている。ｐＭＯＳトラン
ジスタのゲート電極をボロンまたはＢＦ2 でｐ型化した
場合、長時間の熱処理によってｐ型ゲート電極から拡散
したボロンがゲート酸化膜を突き抜けて、チャネル分布
を変えてしまい閾値電圧を変動させる場合がある。この
ため、上記ランプアニールによる活性化熱処理を用いれ
ば、ｐＭＯＳのボロンの突き抜けを心配する必要は全く
なく、十分に低抵抗化した外部ベース領域の形成も可能
となる。
程においてすでにＰ+ 型外部ベース領域２５が形成され
ている。したがってＭＯＳソース／ドレイン領域形成用
のｎ型およびｐ型不純物のイオン注入前に熱拡散により
所定深さのエミッタ領域２３を形成しておけば、ｎ型お
よびｐ型不純物のイオン注入後の活性化熱処理は９５０
〜１０５０℃、１０〜２０秒のランプアニールでも充分
である。あるいはＰ+ 型外部ベース領域の形成とエミッ
タ領域の形成を抵抗加熱等による熱処理炉内の熱処理で
同時に行なった後、ＭＯＳソース／ドレイン領域形成用
のｎ型およびｐ型不純物のイオン注入した場合もイオン
注入後の活性化熱処理はランプアニールでも充分であ
る。近年、微細化に伴ってＭＯＳトランジスタのゲート
酸化膜厚は１０ｎｍ以下になっている。ｐＭＯＳトラン
ジスタのゲート電極をボロンまたはＢＦ2 でｐ型化した
場合、長時間の熱処理によってｐ型ゲート電極から拡散
したボロンがゲート酸化膜を突き抜けて、チャネル分布
を変えてしまい閾値電圧を変動させる場合がある。この
ため、上記ランプアニールによる活性化熱処理を用いれ
ば、ｐＭＯＳのボロンの突き抜けを心配する必要は全く
なく、十分に低抵抗化した外部ベース領域の形成も可能
となる。
【００４５】
【発明の効果】以上のように本発明の製造方法では、バ
イポーラトランジスタの外部ベース領域を自己整合的に
形成するための一連のプロセスの間、ＣＭＯＳを形成す
る領域は第１のシリコン膜および第２の絶縁膜により被
覆しこの領域を保護しており、しかる後にこの第１のシ
リコン膜をパターニングしてＣＭＯＳのゲート電極を形
成している。
イポーラトランジスタの外部ベース領域を自己整合的に
形成するための一連のプロセスの間、ＣＭＯＳを形成す
る領域は第１のシリコン膜および第２の絶縁膜により被
覆しこの領域を保護しており、しかる後にこの第１のシ
リコン膜をパターニングしてＣＭＯＳのゲート電極を形
成している。
【００４６】これにより、外部ベース領域の面積および
外部ベース領域とエミッタ領域との距離を自己整合的に
決定することができ、もってベース容量やベース抵抗の
バラツキが小で所定の値となるバイポーラトランジスタ
を、ＣＭＯＳおよびその製造に何等の支障を及ぼさない
で得ることができる。
外部ベース領域とエミッタ領域との距離を自己整合的に
決定することができ、もってベース容量やベース抵抗の
バラツキが小で所定の値となるバイポーラトランジスタ
を、ＣＭＯＳおよびその製造に何等の支障を及ぼさない
で得ることができる。
【図１】本発明の第１の実施例における半導体装置の製
造方法を工程順に示した断面図である。
造方法を工程順に示した断面図である。
【図２】図１の続きの工程を順に示した断面図である。
【図３】図２の続きの工程を順に示した断面図である。
【図４】図３の続きの工程を順に示した断面図である。
【図５】図４の続きの工程を順に示した断面図である。
【図６】図５の続きの工程を順に示した断面図である。
【図７】本発明の第２の実施例における半導体装置の製
造方法の一部を工程順に示した断面図である。
造方法の一部を工程順に示した断面図である。
【図８】図７の続きの工程を順に示した断面図である。
【図９】従来技術の半導体装置の製造方法の一部を工程
順に示した断面図である。
順に示した断面図である。
【図１０】図９の続きの工程を順に示した断面図であ
る。
る。
１ ｐ型シリコン基板 ２ ｎ+ 型埋め込み層 ３ ｐ+ 型埋め込み層 ４ ｐ- 型エピタキシャル層 ５ ｐウエル ６ ｎウエル ７ フィ−ルド絶縁膜 ８ シリコン酸化膜（ゲート絶縁膜） ９ 第１の多結晶シリコン膜 １０ シリコン窒化膜 １１ エミッタ開孔部 １２ 第２の多結晶シリコン膜 １３ ｐ型真性ベース領域 １４ 第１のサイドウォール １５ ｎ+ 型エミッタ電極 １６ シリコン酸化膜 １７ ｎＭＯＳゲート電極 １８ ｐＭＯＳゲート電極 １９ ベース電極 ２０ 第２のサイドウォール ２１ ｎ+ 型ソース／ドレイン領域 ２２ ｎ+ 型コレクタ引き出し領域 ２３ ｎ+ 型エミッタ領域 ２４ ｐ+ 型ソース／ドレイン領域 ２５ Ｐ+ 型外部ベース領域 ２６ チタンシリサイド膜 ２７ ボロンドープの第２のシリコン膜 ２８ 空洞 ２９，３１，３２ フォトレジスト ４１ ｐ型シリコン基板 ４２ ｎ+ 型埋め込み層 ４３ ｐ+ 型埋め込み層 ４４ ｎ- 型エピタキシャル層 ４５ ｐウエル ４６ ｎウエル ４７ フィールド酸化膜 ４８ ｐ型ベース領域 ４９ シリコン酸化膜（ゲート絶縁膜） ４９Ａ シリコン酸化膜４９に形成された開孔部 ５０ ｐ型多結晶シリコン膜 ５１ 二酸化シリコン膜 ５２ ｎＭＯＳゲート電極 ５３ ｐＭＯＳゲート電極 ５４ ベース電極 ５５ サイドウォール ５６ エミッタ領域 ５７ コレクタ引き出し領域 ５８ ｎチャネルＭＯＳトランジスタのソース／ドレ
イン領域 ５９ ｐチャネルＭＯＳトランジスタのソース／ドレ
イン領域 ６０ 外部ベース領域 ６１ エミッタ電極
イン領域 ５９ ｐチャネルＭＯＳトランジスタのソース／ドレ
イン領域 ６０ 外部ベース領域 ６１ エミッタ電極
Claims (8)
- 【請求項１】 バイポーラトランジスタ形成領域となる
第１導電型の第１の表面領域、第１導電チャネル型の第
１の絶縁ゲート電界効果トランジスタを形成する領域と
なる第２導電型の第２の表面領域および第２導電チャネ
ル型の第２の絶縁ゲート電界効果トランジスタを形成す
る領域となる第１導電型の第３の表面領域をそれぞれ区
画するフィールド絶縁膜を半導体基板の表面に選択的に
形成する工程と、 前記第２および第３の表面領域上でゲート絶縁膜となる
第１の絶縁膜を前記第１、第２および第３の表面領域上
に同時に形成する工程と、 前記第１の絶縁膜および前記フィ−ルド絶縁膜の全面上
に多結晶シリコンからなる第１のシリコン膜を形成する
工程と、 前記第１のシリコン膜の全面上に前記第１の絶縁膜と異
なる材質の第２の絶縁膜を形成する工程と、 前記第２および第３の表面領域を前記第１のシリコン膜
および前記第２の絶縁膜でマスクした状態で、前記第１
の表面領域の中央部分上に位置する前記第２の絶縁膜お
よび第１のシリコン膜の箇所を選択的にエッチングして
開孔部を形成する工程と、 前記開孔部下の前記第１の絶縁膜をエッチングし、かつ
前記開孔部の周辺の前記第１のシリコン膜下の前記第１
の絶縁膜をサイドエッチングすることにより前記第１の
シリコン膜の底面と前記第１の表面領域の間に前記開孔
部に対し自己整合的に空洞を形成する工程と、 多結晶シリコンもしくはアモルファスシリコンから成り
かつ前記空洞を埋め込み、前記開孔部の内側面および底
面上ならびに前記第２の絶縁膜上に被着する第２のシリ
コン膜を形成する工程と、 前記空洞内のみに前記第２のシリコン膜を残余せしめ前
記第２のシリコン膜の他の部分をエッチング除去する工
程と、 前記第２および第３の表面領域を前記第１のシリコン膜
および前記第２の絶縁膜でマスクした状態で、前記開孔
部を通して第２導電型の不純物をコレクタ領域となる前
記第１の表面領域に導入して第２導電型の真性ベース領
域を形成する工程と、 前記開孔部の前記第１のシリコン膜からなる内側面にサ
イドウォール絶縁膜を形成する工程と、 前記サイドウォール絶縁膜に囲まれて露出する前記真性
ベース領域上から前記サイドウォール絶縁膜上にかけて
前記開孔部を覆うように第１導電型の不純物を含有する
多結晶シリコンからなり、その上面に第３の絶縁膜が設
けられたエミッタ電極を形成する工程と、 しかる後、前記第１のシリコン膜を選択的にエッチング
して、バイポーラトランジスタのベース電極、第１の絶
縁ゲート電界効果トランジスタの第１のゲート電極およ
び第２の絶縁ゲート電界効果トランジスタの第２のゲー
ト電極を同時に形成する工程と、 前記第２の表面領域に第１導電型の不純物をイオン注入
し、前記第３の表面領域に第２導電型の不純物をイオン
注入しまた前記ベース電極に第２導電型の不純物をイオ
ン注入して、その後の活性化熱処理を経て前記第１の絶
縁ゲート電界効果トランジスタの第１導電型のソースお
よびドレイン領域を形成しかつ前記第１のゲート電極を
第１導電型化し、前記第２の絶縁ゲート電界効果トラン
ジスタの第２導電型のソースおよびドレイン領域を形成
しかつ前記第２のゲートを第２導電型化しまた前記ベ−
ス電極を第２導電型化する工程とを有し、これによりＢ
ｉＣＭＯＳを製造することを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記活性化熱処理の際に前記エミッタ電
極から第１導電型の不純物が前記真性ベース領域に拡散
してそこにエミッタ領域を形成することを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】 前記活性化熱処理はランプアニールであ
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項４】 熱処理により、前記ベース電極を第２導
電型化し、前記ベース電極から第２導電型の不純物を前
記空洞に埋め込まれている前記第２のシリコン膜に導入
して前記第２のシリコン膜を第２導電型化し、さらに前
記第１の表面領域の前記第２のシリコン膜に接している
箇所に前記第２のシリコン膜から第２導電型の不純物を
導入して外部ベース領域を形成することを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項５】 前記第２のシリコン膜は高濃度に第２導
電型の不純物を含有した状態で前記空洞に埋め込まれて
おり、熱処理により前記第２のシリコン膜に含有する第
２導電型の不純物を前記第１の表面領域の前記第２のシ
リコン膜に接している箇所に導入して外部ベース領域を
形成し、前記活性化熱処理はランプアニールであること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項６】 前記第１の絶縁膜はシリコン酸化膜であ
り、前記第２の絶縁膜はシリコン窒化膜であることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項７】 前記絶縁ゲート電界効果トランジスタの
ソース，ドレイン領域上およびゲート電極上ならびに前
記バイポーラトランジスタのベース電極上に金属シリサ
イド層を形成する工程を含むことを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項８】 第１導電型はｎ型であり第２導電型はｐ
型であって、これにより前記バイポーラトラジスタはｎ
ｐｎトランジスタであり、前記第１の絶縁ゲート電界効
果トランジスタはｎチャネル型トランジスタであり、前
記第２の絶縁ゲート電界効果トランジスタはｐチャネル
型トランジスタであることを特徴とする請求項１記載の
半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6138844A JP2654540B2 (ja) | 1994-06-21 | 1994-06-21 | 半導体装置の製造方法 |
| US08/491,719 US5648279A (en) | 1994-06-21 | 1995-06-19 | Method of manufacturing bipolar transistor having emitter region and external base region formed in self alignment manner |
| KR1019950016662A KR100190144B1 (ko) | 1994-06-21 | 1995-06-21 | 바이폴라 트랜지스터 및 엠오에스 트랜지스터를 포함한 반도체 장치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6138844A JP2654540B2 (ja) | 1994-06-21 | 1994-06-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088351A JPH088351A (ja) | 1996-01-12 |
| JP2654540B2 true JP2654540B2 (ja) | 1997-09-17 |
Family
ID=15231512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6138844A Expired - Fee Related JP2654540B2 (ja) | 1994-06-21 | 1994-06-21 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5648279A (ja) |
| JP (1) | JP2654540B2 (ja) |
| KR (1) | KR100190144B1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100208977B1 (ko) * | 1995-06-15 | 1999-07-15 | 윤종용 | 초고속 쌍극성 트랜지스터의 제조방법 |
| JP2865045B2 (ja) | 1996-02-28 | 1999-03-08 | 日本電気株式会社 | 半導体装置の製造方法 |
| FR2756103B1 (fr) * | 1996-11-19 | 1999-05-14 | Sgs Thomson Microelectronics | Fabrication de circuits integres bipolaires/cmos et d'un condensateur |
| FR2756100B1 (fr) | 1996-11-19 | 1999-02-12 | Sgs Thomson Microelectronics | Transistor bipolaire a emetteur inhomogene dans un circuit integre bicmos |
| SE512813C2 (sv) | 1997-05-23 | 2000-05-15 | Ericsson Telefon Ab L M | Förfarande för framställning av en integrerad krets innefattande en dislokationsfri kollektorplugg förbunden med en begravd kollektor i en halvledarkomponent, som är omgiven av en dislokationsfri trench samt integrerad krets framställd enligt förfarandet |
| DE19742624A1 (de) * | 1997-09-26 | 1999-04-22 | Siemens Ag | Herstellverfahren für einen vertikalen Bipolartransistor |
| US6248650B1 (en) * | 1997-12-23 | 2001-06-19 | Texas Instruments Incorporated | Self-aligned BJT emitter contact |
| US6121101A (en) * | 1998-03-12 | 2000-09-19 | Lucent Technologies Inc. | Process for fabricating bipolar and BiCMOS devices |
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