JPS6122866B2 - - Google Patents
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- JPS6122866B2 JPS6122866B2 JP10521178A JP10521178A JPS6122866B2 JP S6122866 B2 JPS6122866 B2 JP S6122866B2 JP 10521178 A JP10521178 A JP 10521178A JP 10521178 A JP10521178 A JP 10521178A JP S6122866 B2 JPS6122866 B2 JP S6122866B2
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Landscapes
- Bipolar Transistors (AREA)
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は埋込絶縁層を有する半導体装置の製造
方法に係り、特に埋込絶縁層を開口部にエミツタ
或いはゲート等として用いられる拡散層を自己整
合で形成し得る半導体装置の製造方法に関する。
方法に係り、特に埋込絶縁層を開口部にエミツタ
或いはゲート等として用いられる拡散層を自己整
合で形成し得る半導体装置の製造方法に関する。
製造が容易であつてしかも高周波帯域での動作
が可能である等の利点を有する埋込絶縁層型の半
導体装置は、既に種々の構造が提案されている
が、例えばNPN型のバイポーラ・トランジスタ
に適用された例には第１図のようなものがある。
同図において、１はＮ型のシリコンSi基板であ
り、この基板１には埋込絶縁層２、P+型の多結
晶シリコン層３、絶縁層４が積層されていて、こ
れら埋込絶縁層２、多結晶シリコン層３、絶縁層
４を貫通する開口部には基板１とは反対導電型の
P-型の半導体層５が形成されている。この半導
体層５はベース領域であつて、ベース電極となる
多結晶シリコン層３に対しオーミツクに接続され
ている。また、半導体層５の表面にはエミツタ領
域となるN+型の拡散層６が形成されている。そ
して、基板１からコレクタ電極が導出されて
NPN型のバイポーラ・トランジスタが構成され
ている。尚、必要に応じて基板１の表面にN+型
拡散層７が設けられることもある。またP-型の
半導体層５のエピタキシヤル成長時時にP+型多
結晶シリコン層３側から不純物が拡散してその近
傍がP+型多結晶シリコン層８になる。
が可能である等の利点を有する埋込絶縁層型の半
導体装置は、既に種々の構造が提案されている
が、例えばNPN型のバイポーラ・トランジスタ
に適用された例には第１図のようなものがある。
同図において、１はＮ型のシリコンSi基板であ
り、この基板１には埋込絶縁層２、P+型の多結
晶シリコン層３、絶縁層４が積層されていて、こ
れら埋込絶縁層２、多結晶シリコン層３、絶縁層
４を貫通する開口部には基板１とは反対導電型の
P-型の半導体層５が形成されている。この半導
体層５はベース領域であつて、ベース電極となる
多結晶シリコン層３に対しオーミツクに接続され
ている。また、半導体層５の表面にはエミツタ領
域となるN+型の拡散層６が形成されている。そ
して、基板１からコレクタ電極が導出されて
NPN型のバイポーラ・トランジスタが構成され
ている。尚、必要に応じて基板１の表面にN+型
拡散層７が設けられることもある。またP-型の
半導体層５のエピタキシヤル成長時時にP+型多
結晶シリコン層３側から不純物が拡散してその近
傍がP+型多結晶シリコン層８になる。
このような構造の半導体装置で重要なことは、
エミツタ領域となるN+型半導体層６をベース領
域となるP-型半導体層６をベース領域となるP-
型半導体層５の表面中央部に位置させて該N+型
半導体層６の端部を可能な限りP+型半導体層
３，８の端部に接触することなく近接させN+型
層７についても同様にすることである。しかしな
がら、従来はこれらを端部間の間隔の下限がホト
プロセスの精度によつて限定されていたので、通
常余り狭くすることができずに集積度および素子
特性の向上を阻止していた。
エミツタ領域となるN+型半導体層６をベース領
域となるP-型半導体層６をベース領域となるP-
型半導体層５の表面中央部に位置させて該N+型
半導体層６の端部を可能な限りP+型半導体層
３，８の端部に接触することなく近接させN+型
層７についても同様にすることである。しかしな
がら、従来はこれらを端部間の間隔の下限がホト
プロセスの精度によつて限定されていたので、通
常余り狭くすることができずに集積度および素子
特性の向上を阻止していた。
本発明は上述した埋込絶縁層を有する半導体装
置を製造するに際し、自己整合（Silf align）に
よる製造工程を導入することで、集積度および素
子特性の向上を図つた半導体装置の製造方法を提
供することを目的としている。
置を製造するに際し、自己整合（Silf align）に
よる製造工程を導入することで、集積度および素
子特性の向上を図つた半導体装置の製造方法を提
供することを目的としている。
以下、図面に示す実施例を参照して本発明を詳
細に説明する。第２図は本発明の第１の実施例を
示す図で、同図Ａ乃至Ｆに製造工程に従つた半導
体装置の断面図が示されている。まず、第２図Ａ
に示すように、比抵抗２〔Ω・cm〕のＮ型のシリ
コン基板１上に同表面を酸化したりして厚さ１
〔μｍ〕の二酸化シリコン（SiO2）層を形成し、
これを埋込絶縁層（第１の絶縁層）２として用い
る。次いで、この埋込絶縁層２の表面に厚さ0.5
〔μｍ〕のP+型多結晶シリコン層（第１の半導体
層）３を成長させた後、その上に厚さ0.3〔μ
ｍ〕のSiO2からなる第２の絶縁層４を成長さ
せ、更に第２の絶縁層４の表面に厚さ0.1〔μ
ｍ〕の窒化シリコン（Si3N4）膜９を成長させる。
細に説明する。第２図は本発明の第１の実施例を
示す図で、同図Ａ乃至Ｆに製造工程に従つた半導
体装置の断面図が示されている。まず、第２図Ａ
に示すように、比抵抗２〔Ω・cm〕のＮ型のシリ
コン基板１上に同表面を酸化したりして厚さ１
〔μｍ〕の二酸化シリコン（SiO2）層を形成し、
これを埋込絶縁層（第１の絶縁層）２として用い
る。次いで、この埋込絶縁層２の表面に厚さ0.5
〔μｍ〕のP+型多結晶シリコン層（第１の半導体
層）３を成長させた後、その上に厚さ0.3〔μ
ｍ〕のSiO2からなる第２の絶縁層４を成長さ
せ、更に第２の絶縁層４の表面に厚さ0.1〔μ
ｍ〕の窒化シリコン（Si3N4）膜９を成長させる。
その後、第２図Ｂに示すように、窒化シリコン
膜９表面にホトレジストを塗布し、ホトプロセス
によりバターニングして開口部１０ａを持つホト
レジスト膜１０を作り、これをマスクとするホト
エツチングにより窒化シリコン膜９から埋込絶縁
層２にかけて各層を順次除去して基板１の表面を
露出させる。この際、サイドエツチング効果によ
り各層の開口部はホトレジスト１０の開口部より
大径になり、且つ各層の開口部径の寸法はそれぞ
れ異なる。このサンドエツチ効果による各層の開
口部径の相違は以後の工程において重要である。
殊に、ホトレジスト膜１０の開口部が埋込絶縁層
２の開口部より小径である点、並びに窒化シリコ
ン膜９の開口部が多結晶シリコン層３の開口部よ
り小径である点、以下述べる自己整合による各拡
散層の形成を可能とする。次にホトレジスト膜１
０を付けたままでヒ素イオン（As+）をドーズ量
１×1015cm-2、加速電圧150〔KeV〕でイオン注
入すると、基板１の表面で埋込絶縁層２の開口部
中央にAs+が打込まれた第１の注入領域７が自己
整合で形成される。
膜９表面にホトレジストを塗布し、ホトプロセス
によりバターニングして開口部１０ａを持つホト
レジスト膜１０を作り、これをマスクとするホト
エツチングにより窒化シリコン膜９から埋込絶縁
層２にかけて各層を順次除去して基板１の表面を
露出させる。この際、サイドエツチング効果によ
り各層の開口部はホトレジスト１０の開口部より
大径になり、且つ各層の開口部径の寸法はそれぞ
れ異なる。このサンドエツチ効果による各層の開
口部径の相違は以後の工程において重要である。
殊に、ホトレジスト膜１０の開口部が埋込絶縁層
２の開口部より小径である点、並びに窒化シリコ
ン膜９の開口部が多結晶シリコン層３の開口部よ
り小径である点、以下述べる自己整合による各拡
散層の形成を可能とする。次にホトレジスト膜１
０を付けたままでヒ素イオン（As+）をドーズ量
１×1015cm-2、加速電圧150〔KeV〕でイオン注
入すると、基板１の表面で埋込絶縁層２の開口部
中央にAs+が打込まれた第１の注入領域７が自己
整合で形成される。
この後、ホトレジスト１０を除去して第２図Ｃ
に示すように、基板１の表面にP-型シリコンか
らなる第２の半導体層５を厚さ約1.5μｍ程度に
形成する。つまり、成長源としての0.1％SiHCl2
と不純物源としてのB2H6とをキヤリアガスH2に
混入して1050〔℃〕で基板１の表面にシリコンを
成長させると、第２の半導体層５となるP-型Si
エピタキシヤル成長層（不純物濃度約１×1017cm
-3）５が形成される。この際、成長温度等を調整
することにより窒化シリコン膜９表面にシリコン
が成長することを防止できる。また、このエピタ
キシヤル成長の熱処理で第１の注入領域７は電気
的に活性化されN+型埋没層になる。尚、この過
程で第２の半導体層５中の多結晶シリコン層３の
開口部近傍は層５から不純物が拡散してP+層に
なる。また半導体層５のエピタキシヤル成長の際
にシリコンの一部が窒化シリコン膜９の表面に付
着して多結晶シリコン膜が形成されることがある
が、これは半導体層５をエツチングすることなく
簡単に除去することができる。また詳しくみる
と、開口部に充填された半導体層５のP+多結晶
シリコン層３の近傍は多結晶になることがある
が、これは格別支障はない。
に示すように、基板１の表面にP-型シリコンか
らなる第２の半導体層５を厚さ約1.5μｍ程度に
形成する。つまり、成長源としての0.1％SiHCl2
と不純物源としてのB2H6とをキヤリアガスH2に
混入して1050〔℃〕で基板１の表面にシリコンを
成長させると、第２の半導体層５となるP-型Si
エピタキシヤル成長層（不純物濃度約１×1017cm
-3）５が形成される。この際、成長温度等を調整
することにより窒化シリコン膜９表面にシリコン
が成長することを防止できる。また、このエピタ
キシヤル成長の熱処理で第１の注入領域７は電気
的に活性化されN+型埋没層になる。尚、この過
程で第２の半導体層５中の多結晶シリコン層３の
開口部近傍は層５から不純物が拡散してP+層に
なる。また半導体層５のエピタキシヤル成長の際
にシリコンの一部が窒化シリコン膜９の表面に付
着して多結晶シリコン膜が形成されることがある
が、これは半導体層５をエツチングすることなく
簡単に除去することができる。また詳しくみる
と、開口部に充填された半導体層５のP+多結晶
シリコン層３の近傍は多結晶になることがある
が、これは格別支障はない。
次いで、第２図Ｄに示すように、窒化膜９をマ
スクとしてヒ素イオン（As+）をドーズ量１×
1015cm-2加速電圧40〔KeV〕でイオン注入する
と、ベース領域となる第２の半導体層５の表面に
自己整合で第２の注入領域６が形成される。この
第２の注入領域６はその後熱処理により電気的に
活性化されN+のエミツタ領域となるが、その端
部とベース電極３の端部とは一定の間隔を保つて
いる。そして、第１の半導体層３と接続されてい
る同一導電型の多結晶シリコン層８の端部を同第
１の半導体層３の端部と見做しても、第２の注入
領域６の端部は第１の半導体層３の端部と確実に
接触することなく近接させることが可能である。
スクとしてヒ素イオン（As+）をドーズ量１×
1015cm-2加速電圧40〔KeV〕でイオン注入する
と、ベース領域となる第２の半導体層５の表面に
自己整合で第２の注入領域６が形成される。この
第２の注入領域６はその後熱処理により電気的に
活性化されN+のエミツタ領域となるが、その端
部とベース電極３の端部とは一定の間隔を保つて
いる。そして、第１の半導体層３と接続されてい
る同一導電型の多結晶シリコン層８の端部を同第
１の半導体層３の端部と見做しても、第２の注入
領域６の端部は第１の半導体層３の端部と確実に
接触することなく近接させることが可能である。
この後、窒化シリコン膜９を除去して露出した
半導体層５，８の表面を酸化した後、ホトプロセ
スでベースおよびエミツタ電極の窓開け並びに導
出電極着けを行つてもよいが、以下のようにする
こともできる。即ち、前記第２図Ｄに示す工程で
As+イオン注入後半導体層表面に厚さ500〔Å〕
程の二酸化シリコン膜を形成した後、再び全面に
シリコンの窒化膜９ａを600〔Å〕程度の厚さで
成長させ、開口部でオーバハングする窒化膜９を
マスクにアルミニウム（Al）を垂直蒸着する
と、第２図Ｅに示すようにその開口部内では第２
の注入領域６の領域上にのみアルミニウム層１１
が付着され窒化シリコン膜９のオーバハング部の
下部の窒化シリコン膜９a′表面にはアルミニウム
は蒸着されない。そこでこのアルミニウムをマス
クにしてこの露出した窒化シリコン膜９a′を除去
（窒化シリコン膜９ａは残存させる）した後、ア
ルミニウム層１１を剥離する。
半導体層５，８の表面を酸化した後、ホトプロセ
スでベースおよびエミツタ電極の窓開け並びに導
出電極着けを行つてもよいが、以下のようにする
こともできる。即ち、前記第２図Ｄに示す工程で
As+イオン注入後半導体層表面に厚さ500〔Å〕
程の二酸化シリコン膜を形成した後、再び全面に
シリコンの窒化膜９ａを600〔Å〕程度の厚さで
成長させ、開口部でオーバハングする窒化膜９を
マスクにアルミニウム（Al）を垂直蒸着する
と、第２図Ｅに示すようにその開口部内では第２
の注入領域６の領域上にのみアルミニウム層１１
が付着され窒化シリコン膜９のオーバハング部の
下部の窒化シリコン膜９a′表面にはアルミニウム
は蒸着されない。そこでこのアルミニウムをマス
クにしてこの露出した窒化シリコン膜９a′を除去
（窒化シリコン膜９ａは残存させる）した後、ア
ルミニウム層１１を剥離する。
しかる後、窒化膜９，９ａをマスクとして半導
体層５，８の露出表面を選択酸化して同部分（窒
化膜９a′があつた部分）に厚さ3000〔Å〕程度の
SiO2からなる選択酸化層を形成する。この選択
酸化層は第２の絶縁層４と一体化される。次いで
窒化シリコン膜９を剥離すると、この第２の絶縁
層４により、表面はすべて覆われてパツシベーシ
ヨンが行なわれ、唯第２の注入領域６の表面のみ
露出し、こゝに自己整合でコンクタトホールが形
成される。この後は、ホトプロセスにより第１の
半導体層３上の第２の絶縁層４にもコンタクトホ
ールを設けたのち、アルミニウム蒸着を行なつて
電極１２ａ，１２ｂ，１２ｃを形成する。これに
より第２図Ｆに示すようにNPN型のバイポー
ラ・トランジスタを完成する。
体層５，８の露出表面を選択酸化して同部分（窒
化膜９a′があつた部分）に厚さ3000〔Å〕程度の
SiO2からなる選択酸化層を形成する。この選択
酸化層は第２の絶縁層４と一体化される。次いで
窒化シリコン膜９を剥離すると、この第２の絶縁
層４により、表面はすべて覆われてパツシベーシ
ヨンが行なわれ、唯第２の注入領域６の表面のみ
露出し、こゝに自己整合でコンクタトホールが形
成される。この後は、ホトプロセスにより第１の
半導体層３上の第２の絶縁層４にもコンタクトホ
ールを設けたのち、アルミニウム蒸着を行なつて
電極１２ａ，１２ｂ，１２ｃを形成する。これに
より第２図Ｆに示すようにNPN型のバイポー
ラ・トランジスタを完成する。
上述した第１の実施例で製造された半導体装置
は、電極１２ａ，１２ｃをベースとし、また電極
１２ｂをエミツタとし、さらに基板１をコレクタ
として用いる縦型のNPNトランジスタであつた
が、第３図に示す本発明の第２の実施例のよう
に、第２の半導体層５′を基板１と同一導電型で
比抵抗５〜10Ω・cm程度のN-型にエピタキシヤ
ル成長させれば、電極１２ａ，１２ｃをゲートと
し、また電極１２ｂをドレイン（またはソース）
とし、更に基板１をソース（またはドレイン）と
する縦極のＮチヤネルの接合型FETが製造でき
る。
は、電極１２ａ，１２ｃをベースとし、また電極
１２ｂをエミツタとし、さらに基板１をコレクタ
として用いる縦型のNPNトランジスタであつた
が、第３図に示す本発明の第２の実施例のよう
に、第２の半導体層５′を基板１と同一導電型で
比抵抗５〜10Ω・cm程度のN-型にエピタキシヤ
ル成長させれば、電極１２ａ，１２ｃをゲートと
し、また電極１２ｂをドレイン（またはソース）
とし、更に基板１をソース（またはドレイン）と
する縦極のＮチヤネルの接合型FETが製造でき
る。
また、第１および第２の実施例ではいずれも半
導体層３のエピタキシヤル層５，５′の左側およ
び右側部分が前後で連通してリング状をなしてお
り、これらがベースまたはゲートとして用いてい
るが、第４図に示す本発明の第３の実施例のよう
に半導体層３の左側、右側部分３ａ，３ｂを分離
して用いてもよい。第４図の例は、第２図で示し
た第１の実施例と同様に製造された半導体装置に
おいて、電極１２ｂおよ基板１をゲートとし、電
極１２ａ，１２ｃをソースおよびドレインのいず
れか一方として使用する横型のＰチヤネルFET
である。
導体層３のエピタキシヤル層５，５′の左側およ
び右側部分が前後で連通してリング状をなしてお
り、これらがベースまたはゲートとして用いてい
るが、第４図に示す本発明の第３の実施例のよう
に半導体層３の左側、右側部分３ａ，３ｂを分離
して用いてもよい。第４図の例は、第２図で示し
た第１の実施例と同様に製造された半導体装置に
おいて、電極１２ｂおよ基板１をゲートとし、電
極１２ａ，１２ｃをソースおよびドレインのいず
れか一方として使用する横型のＰチヤネルFET
である。
以上述べたように本発明に係る半導体装置の製
造方法では、基板上に積層した第１の絶縁層、第
１の半導体層、および第２の絶縁層を貫通する開
口部に第２の半導体層を形成し該第２の半導体層
の表面中央部に拡散層を設けた構造の半導体装置
を製造するに際し、前記拡散層を形成する工程を
従来のマスクを用いる方式から自己整合法による
方式に代えたため、前記拡散層の端部を前記第１
の半導体層の端部を接触させることなくかつ可能
な限り近接させることができる。このため、一素
子の占有面積が縮小されて集積度が向上すると共
に、ベース抵抗の減少、gmの増大などを図るこ
とができ、かつ浮遊容量の減少など埋込絶縁層型
の半導体装置の持つ利点を保持することができる
効果が得られる。
造方法では、基板上に積層した第１の絶縁層、第
１の半導体層、および第２の絶縁層を貫通する開
口部に第２の半導体層を形成し該第２の半導体層
の表面中央部に拡散層を設けた構造の半導体装置
を製造するに際し、前記拡散層を形成する工程を
従来のマスクを用いる方式から自己整合法による
方式に代えたため、前記拡散層の端部を前記第１
の半導体層の端部を接触させることなくかつ可能
な限り近接させることができる。このため、一素
子の占有面積が縮小されて集積度が向上すると共
に、ベース抵抗の減少、gmの増大などを図るこ
とができ、かつ浮遊容量の減少など埋込絶縁層型
の半導体装置の持つ利点を保持することができる
効果が得られる。
第１図は従来の埋込絶縁層型NPNトランジス
タの一例を示す断面図、第２図Ａ乃至Ｆは本発明
の第１の実施例を工程順に示す断面図、第３図は
本発明の第２の実施例を示す完成後の断面図、第
４図は本発明の第３の実施例を示す完成後の断面
図である。 １……Ｎ型シリコン基板、２……埋込絶縁層
（第１の絶縁層）、３……P+型多結晶シリコン層
（第１の半導体層）、４……第２の絶縁層、５，
５′……第２の半導体層、６……N+型領域（第２
の注入領域）、７……N+型埋没層（第１の注入領
域）、８……P+型多結晶シリコン層、９，９ａ…
…窒化シリコン膜、１０……ホトレジスト、１１
……アルミニウム層、１２ａ〜１２ｃ……アルミ
ニウム電極。
タの一例を示す断面図、第２図Ａ乃至Ｆは本発明
の第１の実施例を工程順に示す断面図、第３図は
本発明の第２の実施例を示す完成後の断面図、第
４図は本発明の第３の実施例を示す完成後の断面
図である。 １……Ｎ型シリコン基板、２……埋込絶縁層
（第１の絶縁層）、３……P+型多結晶シリコン層
（第１の半導体層）、４……第２の絶縁層、５，
５′……第２の半導体層、６……N+型領域（第２
の注入領域）、７……N+型埋没層（第１の注入領
域）、８……P+型多結晶シリコン層、９，９ａ…
…窒化シリコン膜、１０……ホトレジスト、１１
……アルミニウム層、１２ａ〜１２ｃ……アルミ
ニウム電極。
Claims (1)
- 【特許請求の範囲】 １ 一導電型を有する半導体基板上に積層された
第１の絶縁層、反対導電型を有する第１の半導体
層、および第２の絶縁層と、これらの層を貫通す
る開口部に形成された反対導電型を有する第２の
半導体層と、該第２の半導体層の表面中央部に設
けた一導電型領域とを備える半導体装置の製造方
法において、前記一導電型半導体基板上に順次形
成した第１の絶縁層、第１の半導体層、および第
２の絶縁層の上にこれら第１、第２の絶縁層とは
異なる材料の第３の絶縁層を被着し、該第３の絶
縁層をレジストをマスクにパターニングし、次い
て前記第１の絶縁層、第１の半導体層および第２
の絶縁層をエツチングして前記開口部を形成し、
更にエピタキシヤル成長を行なつて該開口部を埋
める前記第２の半導体層を形成し、該第２の半導
体層上にオーバハングする前記第３の絶縁層をマ
スクとして不純物の導入を行なつて該第２の半導
体層に前記一導電型領域を形成することを特徴と
する半導体装置の製造方法。 ２ 開口部に第２の半導体層をエピタキシヤル成
長させる前に、該開口部にオーバハングするレジ
ストをマスクとして不純物のイオン注入を行な
い、半導体基板の露出表面に一導電型領域を形成
することを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 ３ 第２の半導体層に第３の絶縁層をマスクとし
て不純物のイオン注入を行なつた後、全面に耐酸
化性の絶縁層を形成させ、ついで垂直金属蒸着を
行なつて金属膜を被着し、該金属膜をマスクとし
てエツチングして第３の絶縁層のオーバハング部
の下部の前記第２の半導体層の表面に被着した前
記絶縁膜を除去し、次いで該金属膜を除去しかつ
熱酸化して該絶縁層を除去した第２の半導体層表
面を絶縁物にし、然るのち残りの前記絶縁膜を除
去して露出した領域の表面に電極付けを行なうこ
とを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10521178A JPS5533051A (en) | 1978-08-29 | 1978-08-29 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10521178A JPS5533051A (en) | 1978-08-29 | 1978-08-29 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5533051A JPS5533051A (en) | 1980-03-08 |
| JPS6122866B2 true JPS6122866B2 (ja) | 1986-06-03 |
Family
ID=14401321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10521178A Granted JPS5533051A (en) | 1978-08-29 | 1978-08-29 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5533051A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893373A (ja) * | 1981-11-30 | 1983-06-03 | Nec Corp | 半導体装置およびその製造方法 |
| JPS594165A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体装置 |
| JPS59161867A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Ltd | 半導体装置 |
-
1978
- 1978-08-29 JP JP10521178A patent/JPS5533051A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5533051A (en) | 1980-03-08 |
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