JP2578757B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2578757B2 JP2578757B2 JP60232679A JP23267985A JP2578757B2 JP 2578757 B2 JP2578757 B2 JP 2578757B2 JP 60232679 A JP60232679 A JP 60232679A JP 23267985 A JP23267985 A JP 23267985A JP 2578757 B2 JP2578757 B2 JP 2578757B2
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- Japan
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- well
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- transistor
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特にシリコンゲートMOS型電界
効果トランジスタとバイポーラトランジスタを同一基板
上に形成した集積回路装置に関する。
効果トランジスタとバイポーラトランジスタを同一基板
上に形成した集積回路装置に関する。
従来、バイポーラトランジスタと相補型MOS電界効果
トランジスタ（以下CMOSトランジスタと記す）を同一基
板上に形成した集積回路はCMOSトランジスタの低消費電
力動作と、バイポーラトランジスタの高速動作、高駆動
能力を同時に実現出来ることから近年多くの試みが報告
されている。
トランジスタ（以下CMOSトランジスタと記す）を同一基
板上に形成した集積回路はCMOSトランジスタの低消費電
力動作と、バイポーラトランジスタの高速動作、高駆動
能力を同時に実現出来ることから近年多くの試みが報告
されている。
従来報告されているシリコンゲートBi−CMOSIC製造プ
ロセスの一例により形成したBi−CMOS素子の工程断面図
を第２図に示す。製造工程を追って説明すると、Ｐ型シ
リコン基板１にN+型埋込領域３を形成し、Ｎ型エピタキ
シャル層４を形成する。次にNMOSTrを形成する領域と、
バイポーラトランジスタの素子分離領域にＰウエル領域
５を形成し、PMOSTrを形成する領域にＮウエル領域７を
形成した後、所定の形状をしたシリコン窒化膜を形成
し、この窒化膜を耐酸化用マスクとして素子分離用酸化
膜６を形成する。
ロセスの一例により形成したBi−CMOS素子の工程断面図
を第２図に示す。製造工程を追って説明すると、Ｐ型シ
リコン基板１にN+型埋込領域３を形成し、Ｎ型エピタキ
シャル層４を形成する。次にNMOSTrを形成する領域と、
バイポーラトランジスタの素子分離領域にＰウエル領域
５を形成し、PMOSTrを形成する領域にＮウエル領域７を
形成した後、所定の形状をしたシリコン窒化膜を形成
し、この窒化膜を耐酸化用マスクとして素子分離用酸化
膜６を形成する。
次にゲート酸化膜８を形成後、ゲート多結晶シリコン
９を形成し、バイポーラトランジスタのベース領域10を
形成する。次に、バイポーラトランジスタのエミッタ拡
散窓を開口し、開口窓より大きな第２の多結晶シリコン
層11により覆い、NMOSTrのソース・ドレイン領域12の形
成と同時にエミッタ上の第２の多結晶シリコン層にＮ型
不純物を導入する。次にPMOSTrのソース・ドレイン領域
13と、バイポーラトランジスタのベースコンタクト領域
14を形成する。次いで絶縁膜層15を形成後、コンタクト
窓、アルミ配線16を形成する。
９を形成し、バイポーラトランジスタのベース領域10を
形成する。次に、バイポーラトランジスタのエミッタ拡
散窓を開口し、開口窓より大きな第２の多結晶シリコン
層11により覆い、NMOSTrのソース・ドレイン領域12の形
成と同時にエミッタ上の第２の多結晶シリコン層にＮ型
不純物を導入する。次にPMOSTrのソース・ドレイン領域
13と、バイポーラトランジスタのベースコンタクト領域
14を形成する。次いで絶縁膜層15を形成後、コンタクト
窓、アルミ配線16を形成する。
以上最近の高速化に対応したBi−CMOSプロセスの一例
を示したが、この方法の特徴は、CMOS部の微細化の為、
Ｐウエル,Nウエルを用いた両ウエル方式を用い、又、バ
イポーラ部の高速化のためN+,P+の両埋込による薄エピ
化，エミッタサイズ縮小化の第２多結晶シリコンの使用
等がある。ここに示したBi−CMOSプロセスの一例でも分
る通り、近年高速化、微細化が進む中、これに対応し
て、プロセスの複雑化が著しい。又、バイポーラトラン
ジスタの高速化と同時に高耐圧素子の共存が望まれてい
るが、現在のプロセスの複雑化が一層進み、高耐圧素子
の共存は困難である。
を示したが、この方法の特徴は、CMOS部の微細化の為、
Ｐウエル,Nウエルを用いた両ウエル方式を用い、又、バ
イポーラ部の高速化のためN+,P+の両埋込による薄エピ
化，エミッタサイズ縮小化の第２多結晶シリコンの使用
等がある。ここに示したBi−CMOSプロセスの一例でも分
る通り、近年高速化、微細化が進む中、これに対応し
て、プロセスの複雑化が著しい。又、バイポーラトラン
ジスタの高速化と同時に高耐圧素子の共存が望まれてい
るが、現在のプロセスの複雑化が一層進み、高耐圧素子
の共存は困難である。
本発明の目的は前述した様に、高速化、微細化したバ
イポーラ及びMOS素子に加え、高耐圧MOSトランジスタを
従来の方法に付加工程をすることなく形成出来る半導体
装置を提供するものである。
イポーラ及びMOS素子に加え、高耐圧MOSトランジスタを
従来の方法に付加工程をすることなく形成出来る半導体
装置を提供するものである。
本願発明の半導体装置は、相補型MOS電界効果トラン
ジスタとバイポーラトランジスタとを含む半導体装置に
おいて、半導体基体中の第１導電型の埋込み領域に連続
するように形成された前記第１導電型の第１のウェルか
らなる第１の領域と、前記半導体基体中の第２導電型の
埋込み領域上に形成された前記第２導電型の領域内に前
記第２導電型の第２のウェルを備えた第２の領域とを有
し、前記第１のウェル内には前記相補型電界効果トラン
ジスタの一方と高耐圧相補型電界効果トランジスタの一
方を形成し、前記第２の領域の前記第２のウェル内に前
記相補型電界効果トランジスタの他方を前記第２の領域
の前記第２のウェル外に前記高耐圧相補型電界効果トラ
ンジスタの他方を形成し、前記第２の領域内に形成され
た前記他方の高耐圧電界効果トランジスタの低濃度ソー
ス・ドレイン領域は前記第１のウェルと同時に形成し、
前記第１のウェル内に形成された前記一方の高耐圧電界
効果トランジスタの低濃度ソース・ドレイン領域は前記
第２のウェルと同時に形成し、前記第１のウェルの深さ
は前記第２のウェルの深さよりも深く前記第２導電型の
埋込み領域の上端よりも浅い。
ジスタとバイポーラトランジスタとを含む半導体装置に
おいて、半導体基体中の第１導電型の埋込み領域に連続
するように形成された前記第１導電型の第１のウェルか
らなる第１の領域と、前記半導体基体中の第２導電型の
埋込み領域上に形成された前記第２導電型の領域内に前
記第２導電型の第２のウェルを備えた第２の領域とを有
し、前記第１のウェル内には前記相補型電界効果トラン
ジスタの一方と高耐圧相補型電界効果トランジスタの一
方を形成し、前記第２の領域の前記第２のウェル内に前
記相補型電界効果トランジスタの他方を前記第２の領域
の前記第２のウェル外に前記高耐圧相補型電界効果トラ
ンジスタの他方を形成し、前記第２の領域内に形成され
た前記他方の高耐圧電界効果トランジスタの低濃度ソー
ス・ドレイン領域は前記第１のウェルと同時に形成し、
前記第１のウェル内に形成された前記一方の高耐圧電界
効果トランジスタの低濃度ソース・ドレイン領域は前記
第２のウェルと同時に形成し、前記第１のウェルの深さ
は前記第２のウェルの深さよりも深く前記第２導電型の
埋込み領域の上端よりも浅い。
以下本発明の実施例について図面を用いて詳細に説明
する。
する。
本発明の一実施例の構造並びにその製造方法を第１図
（ａ）〜（ｇ）に示す。
（ａ）〜（ｇ）に示す。
先ず、第１図（ａ）に示す様にＰ型半導体基板１にN+
型埋込層2,P+型埋込層３を形成し、Ｎ型エピタキシャル
層４を成長させる。次に、（ｂ）に示すように、NMOS T
r形成領域18とバイポーラTrの絶縁分離領域19,高耐圧PM
OSTrのソース・ドレイン領域５にＰウエルを制し、PMOS
Tr形成領域７と高耐圧NMOSTrのソース・ドレイン領域20
とバイポーラトランジスタのコレクタコンタクト部21に
Ｎウエルを形成し、シリコン窒化膜を用いて、選択的に
厚い分離酸化膜６を形成する。次に同図（ｃ）に示す様
に、ゲート酸化膜8,N+型ゲート多結晶シリコン９を形成
する。次に同図（ｄ）に示す様にバイポーラトランジス
タのベース領域10を形成し、エミッタ拡散窓を開口し、
ゲート多結晶シリコン層９よりも薄い第２の多結晶シリ
コン層11をエミッタ拡散窓を覆う様に形成する。
型埋込層2,P+型埋込層３を形成し、Ｎ型エピタキシャル
層４を成長させる。次に、（ｂ）に示すように、NMOS T
r形成領域18とバイポーラTrの絶縁分離領域19,高耐圧PM
OSTrのソース・ドレイン領域５にＰウエルを制し、PMOS
Tr形成領域７と高耐圧NMOSTrのソース・ドレイン領域20
とバイポーラトランジスタのコレクタコンタクト部21に
Ｎウエルを形成し、シリコン窒化膜を用いて、選択的に
厚い分離酸化膜６を形成する。次に同図（ｃ）に示す様
に、ゲート酸化膜8,N+型ゲート多結晶シリコン９を形成
する。次に同図（ｄ）に示す様にバイポーラトランジス
タのベース領域10を形成し、エミッタ拡散窓を開口し、
ゲート多結晶シリコン層９よりも薄い第２の多結晶シリ
コン層11をエミッタ拡散窓を覆う様に形成する。
次いで同図（ｅ）の様にNMOSTrのソース・ドレイン領
域12と、バイポーラトランジスタのエミッタ17を例えば
ヒ素のイオン注入により形成する。次に同図（ｆ）に示
す様にPMOSTrのソース・ドレイン領域13とバイポーラト
ランジスタのベースコンタクト領域14をボロンのイオン
注入により形成し、最後に同図（ｇ）に示す様に絶縁膜
15を形成し、各素子に電極を接続するためのコンタクト
窓を開口し、アルミ電極16を形成する。以上で本実施例
のシリコンゲートBi−CMOSは完成する。
域12と、バイポーラトランジスタのエミッタ17を例えば
ヒ素のイオン注入により形成する。次に同図（ｆ）に示
す様にPMOSTrのソース・ドレイン領域13とバイポーラト
ランジスタのベースコンタクト領域14をボロンのイオン
注入により形成し、最後に同図（ｇ）に示す様に絶縁膜
15を形成し、各素子に電極を接続するためのコンタクト
窓を開口し、アルミ電極16を形成する。以上で本実施例
のシリコンゲートBi−CMOSは完成する。
以上の様な構造及び製造方法によれば、MOSTrのソー
ス・ドレイン領域を深い低濃度のウエルにより形成出
来、これによりMOSTrの耐圧は飛躍的に向上するという
利点がある。
ス・ドレイン領域を深い低濃度のウエルにより形成出
来、これによりMOSTrの耐圧は飛躍的に向上するという
利点がある。
以上説明したように、本発明では相補型の高耐圧MOST
rを従来のBi−CMOS半導体装置に造り込むに当たって、
Ｐ型の高耐圧MOSTrの低濃度ソース・ドレイン領域を微
細化されたＮ型のMOSTrを造り込むためのＰウェルと同
時のプロセスで形成し、また、Ｎ型の高耐圧MOSTrの低
濃度ソース・ドレイン領域を微細化されたＰ型のMOSTr
を造り込むためのＮウェルと同時のプロセスで形成する
ので、従来から用いてきたBi−CMOSプロセスに工程を増
加することなく、高耐圧のCMOSTrと、高速バイポーラト
ランジスタと微細化されたCMOSTrを共存させることがで
きる、と言う利点がある。
rを従来のBi−CMOS半導体装置に造り込むに当たって、
Ｐ型の高耐圧MOSTrの低濃度ソース・ドレイン領域を微
細化されたＮ型のMOSTrを造り込むためのＰウェルと同
時のプロセスで形成し、また、Ｎ型の高耐圧MOSTrの低
濃度ソース・ドレイン領域を微細化されたＰ型のMOSTr
を造り込むためのＮウェルと同時のプロセスで形成する
ので、従来から用いてきたBi−CMOSプロセスに工程を増
加することなく、高耐圧のCMOSTrと、高速バイポーラト
ランジスタと微細化されたCMOSTrを共存させることがで
きる、と言う利点がある。
第１図（ａ）〜（ｇ）は本発明の一実施例を製造工程と
共に示した断面図、第２図は従来技術を示す構造断面図
である。 １……Ｐ型半導体基板、２……N+型埋込領域、３……P+
型埋込領域、４……Ｎ型エピ領域、18……Ｐ型ウエル領
域、６……シリコン酸化膜、７……Ｎ型ウエル領域、８
……ゲート酸化膜、９……ゲート多結晶シリコン、10…
…Ｐ型ベース領域、11……多結晶シリコン層、12……N+
型ソース・ドレイン領域、13……P+型ソース・ドレイン
領域、14……P+型ベースコンタト領域、15……絶縁膜、
16……電極、17……N+型エミッタ領域、19……絶縁分離
領域、５……Ｐ型ソース・ドレイン領域、20……Ｎ型ソ
ース・ドレイン領域、21……Ｎ型コレクタ領域
共に示した断面図、第２図は従来技術を示す構造断面図
である。 １……Ｐ型半導体基板、２……N+型埋込領域、３……P+
型埋込領域、４……Ｎ型エピ領域、18……Ｐ型ウエル領
域、６……シリコン酸化膜、７……Ｎ型ウエル領域、８
……ゲート酸化膜、９……ゲート多結晶シリコン、10…
…Ｐ型ベース領域、11……多結晶シリコン層、12……N+
型ソース・ドレイン領域、13……P+型ソース・ドレイン
領域、14……P+型ベースコンタト領域、15……絶縁膜、
16……電極、17……N+型エミッタ領域、19……絶縁分離
領域、５……Ｐ型ソース・ドレイン領域、20……Ｎ型ソ
ース・ドレイン領域、21……Ｎ型コレクタ領域
Claims (1)
- 【請求項１】相補型MOS電界効果トランジスタとバイポ
ーラトランジスタとを含む半導体装置において、半導体
基体中の第１導電型の埋込み領域に連続するように形成
された前記第１導電型の第１のウェルからなる第１の領
域と、前記半導体基体中の第２導電型の埋込み領域上に
形成された前記第２導電型の領域内に前記第２導電型の
第２のウェルを備えた第２の領域とを有し、前記第１の
ウェル内には前記相補型電界効果トランジスタの一方と
高耐圧相補型電界効果トランジスタの一方を形成し、前
記第２の領域の前記第２のウェル内に前記相補型電界効
果トランジスタの他方を前記第２の領域の前記第２のウ
ェル外に前記高耐圧相補型電界効果トランジスタの他方
を形成し、前記第２の領域内に形成された前記他方の高
耐圧電界効果トランジスタの低濃度ソース・ドレイン領
域は前記第１のウェルと同時に形成し、前記第１のウェ
ル内に形成された前記一方の高耐圧電界効果トランジス
タの低濃度ソース・ドレイン領域は前記第２のウェルと
同時に形成し、前記第１のウェルの深さは前記第２のウ
ェルの深さよりも深く前記第２導電型の埋込み領域の上
端よりも浅いことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60232679A JP2578757B2 (ja) | 1985-10-17 | 1985-10-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60232679A JP2578757B2 (ja) | 1985-10-17 | 1985-10-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6292358A JPS6292358A (ja) | 1987-04-27 |
| JP2578757B2 true JP2578757B2 (ja) | 1997-02-05 |
Family
ID=16943092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60232679A Expired - Lifetime JP2578757B2 (ja) | 1985-10-17 | 1985-10-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578757B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331156A (ja) * | 1986-07-24 | 1988-02-09 | Nec Corp | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59217353A (ja) * | 1983-05-25 | 1984-12-07 | Seiko Instr & Electronics Ltd | Ｍｏｓ集積回路装置 |
| JPS6017943A (ja) * | 1983-07-08 | 1985-01-29 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1985
- 1985-10-17 JP JP60232679A patent/JP2578757B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6292358A (ja) | 1987-04-27 |
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