KR940010565B1 - Bicmos 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 BICMOS 반도체 소자 단면도.
제 2 도는 BICMOS 반도체 소자를 이용한 인버터 회로.
제 2-1는 제 2 도의 점선 부분을 다시 그린 도면으로서 제 1 도의 등가회로도.
제 3 도는 본 발명의 BICMOS 반도체 소자의 단면 구조를 도시한 도면.
제 4 도는 본 발명의 제조공정을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
P-Sub : P형 기판 P-PEi : P형 EP1층
FOX : 필드옥사이드 2 : 게이트절연막
1 : 게이트폴리전극 3 : 메탈전극
S.G.D : PMOS트랜지스터전극 B.E.C : NPN트랜지스터전극
본 발명은 BICMOS 인버터에서 사용되는 반도체 소자 및 그 제조방법에 관한 것으로서, 특히 콜렉터의 내부저항을 작게하고, 래치업 현상을 방지할 수 있으며 칩 면적을 줄일 수 있도록 구성된 BICMOS의 반도체 소자 및 그 제조방법에 관한 것이다.
제 2 도에 도시된 바와 같은 인버터회로에서 사용되는 종래의 BICMOS 반도체 소자 M1과 Q1이 결합된 구조는 제 1 도에 도시된 바와 같은 구조로 되어 있다.
종래에는 제 1 도에서 보는 바와같이 P형의 기판위에 M1이 PMOS트랜지스터 하나와 Q1인 NPN트랜지스터 하나가 형성되어 있는데 두 개의 N웰이 형성되어 있고, 하나의 N웰 안에는 두 개의 P+영역이 있고 이 P1영역사이에 게이트가 형성되어 PMOS트랜지스터를 형성시키고 있으며, 다른 하나의 N웰 안에는 P형 베이스가 형성되어 있고, P형 베이스위에 N+영역이 있어 NPN트랜지스터를 형성시키고 있다.
이렇게 구성된 두 개의 트랜지스터는 제 2 도와 같이 연결되어 있으며, PMOS의 게이트에 입력신호 Vin이 입력되고, M1의 소오스와 Q1의 콜렉터가 VDD에 연결되며, M1의 드레인이 Q1의 베이스에 연결되고 Q1의 에미터로 신호가 나가도록 되어있다.
이러한 종래의 BICMOS 소자는 Q1의 콜렉터 영역이 낮은 농도의 N웰로 구성되어 있음으로 높은 내부콜렉터 저항을 갖게되며, 또 Q1의 베이스가 낮게 도핑되어 있어서 래치업을 쉽게 일으킬 수 있고, 소요면적이 넓어지는 등의 문제점이 있었다.
본 발명은 Q1의 콜렉터 내부저항을 줄이고, 래치업이 쉽게 일어나지 않게하며, 필드옥사이드 아래에서 M1의 드레인과 Q1의 베이스를 접속시켜 소요 면적을 줄일 수 있도록 구성한 것이다.
제 3 도는 본 발명의 BICMOS 반도체 소자의 구조를 단면으로 도시한 것이고 제 4 도는 그 제조공정을 설명하기 위한 도면이다.
먼저 제조공정을 설명하면 다음과 같다.
제 4a 도와 같이 P형 기판위에 포토레지스트로 불순물영역을 형성할 소정영역을 패터닝하고, 이 패턴을 이용하여 하이도스(high dose)의 N+이온주입을 하여 N+영역을 성장시킨다.
N+영역을 형성한 기판 위에 제 4b 도와 같이 P형의 에피층을 형성한다.
다음에 제 4c 도와 같이 N+영역위의 에피층을 N+로 도핑하여 N웰을 형성한다.
제 4d 도와 같이 N웰의 소정부분위에 P-이온주입공정을 실시하여 N웰 영역내에 P영역을 NPN트랜지스터의 베이스영역을 제조한다.
제 4e 도와 같이 하이도스(high dose)의 P+이온주입공정을 실시하여 P+영역을 형성한다.
이러한 P+영역은 NPN트랜지스터의 베이스영역과 LDD구조를 형성하여 동시에 PMOS의 드레인영역을 형성하고, 다른 쪽에는 PMOS의 소오스영역을 형성하도록 구성한다.
제 4f 도와 같이 국부산화공정을 실시하여 N웰 둘레와 P-영역 주변에 필드옥사이드 층을 형성한다.
이와 같은 필드옥사이드를 형성함으로써 NPN트랜지스터의 에미터영역과 콜렉터영역을 구분하며, 또 NPN트랜지스터 영역과 PMOS영역을 격리시키는 구조를 만든다. 특히 앞에서 형성된 PMOS의 드레인영역과 NPN트랜지스터의 베이스의 LDD구조 위에 필드옥사이드 층을 형성하여 드레인영역과 베이스영역이 차지하는 면적을 축소할 수 있다.
제 4g 도와 같이 PMOS 영역의 소오스 및 드레인영역 사이에 게이트옥사이드와 폴리실리콘으로 형성한 게이트폴리전극으로서 게이트전극을 형성한다.
제 4h 도와 같이 NPN트랜지스터의 콜렉터영역을 만들기 위하여 하이도스(high dose)의 N+를 이온주입한 후 드라이브인(Drive in) 공정을 실시하여 래치 업(Latch up) 방지를 위하여 기판위에 형성된 N+영역까지 아닐링(Annealing)이 되도록 하여 N+영역과 연결한다.
그 다음에, 제 4i도와 같이 PMOS의 서브스트레이트 및 NPN트랜지스터의 에미터영역을 만들기 위한 N+이온주입 공정을 실시한다.
제 4j 도와 같이 PMOS의 소오스와 게이트영역, 및 NPN트랜지스터의 에미터와 콜렉터에 각각 콘택 및 메탈전극(3) 형성 공정을 실시한다.
PMOS의 드레인과 NPN트랜지스터의 베이스가 필드옥사이드(FOX)층 아래에서 서로 접촉하도록 형성되어 있어서 별도의 접속이 필요하지 아니하고, 따라서 소요 면적이 많이 줄어들게 된다.
이러한 공정으로 형성된 본 발명의 BICMOS 반도체 소자의 구조가 제 3 도에 도시되어 있다. 이 구조는, P형 기판위에 소정의 부분만큼 N+영역이 형성되어 있고, P형 기판 전체부분위에 P형 에피층이 형성되어 N+영역위의 P형 에피층이 N웰로 형성되어 있고, N웰 표면의 소정부분에 NPN트랜지스터의 베이스가 형성되어 있으며, 이 P-영역 왼편에 인접하여 PMOS의 드레인 P+영역이 NPN트랜지스터의 베이스와 LDD구조로 형성되어 있고, 이 P+영역에 소정의 거리만큼 이격된 위치의 PMOS의 소오스 P+영역이 형성되어 있으며, N웰 주변과 P-영역 주변에 필드옥사이드층이 형성되어 있고, PMOS의 소오스 드레인 영역사이에 게이트 옥사이드와 게이트 전극이 형성되어 있으며, N웰 주변의 필드옥사이드와 P-영역 주변의 필드옥사이드 사이에 NPN트랜지스터의 콜렉터 N+영역이 형성되어 P형 기판위에 최초에 형성한 N+영역과 서로 만나게 되어 있고, NPN트랜지스터의 에미터 N+영역이 P-주변의 필드옥사이드층 사이에 형성되어 있고, PMOS트랜지스터의 소오스에 인접하여 서브스트레이트 부분이 형성되어 있으며, PMOS트랜지스터의 소오스와 게이트 및 NPN트랜지스터의 에미터 및 콜렉터 영역에 메탈콘택이 형성되어 BICMOS 반도체 소자를 이루고 있다.
이렇게 구성된 BICMOS 반도체 소자의 동작은 PMOS트랜지스터의 소오스와 NPN트랜지스터의 콜렉터에 VDD가 연결되고 PMOS트랜지스터의 게이트에 입력신호가 입력되고 NPN트랜지스터의 에미터로 출력신호가 출력된다.
이와 같은 본 발명에 의하여 PMOS의 드레인과 NPN트랜지스터의 베이스의 필드옥사이드(FOX)층 아래에서 서로 접촉하도록 형성되어 있어서 별도의 접속이 필요하지 아니하고, 따라서 소요 면적이 많이 줄어들게 되는 효과가 있다.
또한 콜렉터영역을 고농도로 형성하여 콜렉터저항을 감소시키는 효과가 있다.
Claims (3)
- BICMOS 반도체 소자 제조방법에 있어서, P형 기판위에 이온주입하여 소자를 형성할 소정의 부분만큼 N+영역을 형성하고, 상기 기판 전면에 P형 에피층을 형성하고, 상기 N+영역 상부의 P형 에피층을 N웰로 만들고, 상기 N웰 표면의 소정부분에 이온주입공정을 실시하여 P-영역을 형성하여 이후 제조할 NPN트랜지스터의 베이스를 만들고, 상기 베이스의 인접한 영역에 PMOS의 드레인이 될 P+영역, 소오스가 될 P+영역을 소정의 간격만큼 서로 이격된 위치에 형성하고, 상기 N웰 주변과 NPN트랜지스터의 베이스영역 주변에 필드옥사이드층을 형성하고, PMOS의 소오스 및 드레인영역 사이의 기판 상부에 게이트옥사이드와 게이트폴리전극으로 구성하는 게이트전극을 형성하고, N+이온주입 공정과 아닐링 공정을 실시하여 N웰 주변의 필드옥사이드와 P-영역 주변의 필드옥사이드 사이영역에 NPN트랜지스터의 콜렉터가 될 N+영역을 형성하며, P형 기판위에 최초에 형성한 N 영역과 서로 만나도록 연결하고, 이온주입 공정으로 P+영역 주변의 필드옥사이드층 사이에 NPN트랜지스터의 에미터가 될 N+영역을 형성함과 아울러 PMOS트랜지스터 소오스에 인접한 영역에 PMOS의 서브스트레이트 부분을 형성하고, PMOS트랜지스터의 소오스와 게이트 및 NPN트랜지스터의 에미터 및 콜렉터 영역에 메탈콘택을 형성하는 공정을 구비하여 이루어지는 BICMOS 반도체 소자 제조방법.
- NPN트랜지스터와 PMOS트랜지스터로 이루어지며 인버터회로에서 사용되는 BICMOS 반도체 소자로서, 소정의 부분만큼 N+영역을 형성한 P형 기판과, 상기 P형 기판 상의 전체부분에 형성하며 상기 N+영역 상부에는 N웰을 형성한 P형 에피층과, 상기 N웰 표면의 소정부분에 P-형의 불순물이온의 주입으로 형성한 NPN트랜지스터의 베이스와, 이 P-영역(베이스)과 인접하여 NPN트랜지스터의 베이스와 LDD구조로 형성한 P+영역과, 이 P+영역에 소정의 간격만큼 이격된 위치에 형성한 P+영역으로서 형성한 PMOS의 드레인 및 소오스영역과, 상기 N웰 영역의 경계와 NPN트랜지스터의 베이스인 P-영역 주변에 형성하여 소자의 전기적 격리를 이루는 필드옥사이드층과, PMOS의 소오스 및 드레인 영역사이에 게이트옥사이드와 게이트옥사이드와 게이트폴리로서 형성한 게이트 전극과, N웰 주변의 필드옥사이드와 P-영역 주변의 필드옥사이드 사이의 N웰 영역 내에 형성되고 기판위에 형성한 N+영역과 서로 만나도록 불순물층으로 형성한 NPN트랜지스터의 콜렉터 N+영역과, NPN트랜지스터의 에미터 N+영역이 P-주변의 필드옥사이드층 사이에 형성되어 있고, PMOS트랜지스터 소오스에 인접하여 서브스트레이트 부분이 형성되어 있으며, PMOS트랜지스터의 소오스와 게이트영역 및 NPN트랜지스터의 에미터 및 콜렉터 영역에 메탈콘택이 형성되어 이루어지는 BICMOS 반도체 소자.
- 제 2 항에 있어서, 상기 NPN트랜지스터와 LDD구조로 형성된 P+영역은 PMOS트랜지스터의 드레인과 NPN트랜지스터의 베이스가 필드옥사이드 밑에서 그 접속이 이루어지는 것을 특징으로 하는 BICMOS 반도체 소자.
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