KR100420870B1 - Eeprom-반도체구조물의제조방법 - Google Patents

Eeprom-반도체구조물의제조방법 Download PDF

Info

Publication number
KR100420870B1
KR100420870B1 KR10-1998-0701419A KR19980701419A KR100420870B1 KR 100420870 B1 KR100420870 B1 KR 100420870B1 KR 19980701419 A KR19980701419 A KR 19980701419A KR 100420870 B1 KR100420870 B1 KR 100420870B1
Authority
KR
South Korea
Prior art keywords
transistor
thin film
region
film transistor
silicon
Prior art date
Application number
KR10-1998-0701419A
Other languages
English (en)
Other versions
KR19990044184A (ko
Inventor
게오르크 템펠
Original Assignee
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 지멘스 악티엔게젤샤프트 filed Critical 지멘스 악티엔게젤샤프트
Publication of KR19990044184A publication Critical patent/KR19990044184A/ko
Application granted granted Critical
Publication of KR100420870B1 publication Critical patent/KR100420870B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 저항기, 박막 트랜지스터, 커패시터 및 트랜지스터를 가진 EEPROM-반도체 구조물 제조 방법에 관한 것이다. 본 제조 방법은 상이한 구조물을 형성하기 위한 개별 주입 단계를 이용하기 때문에 매우 간단히 수행될 수 있다.

Description

ＥＥＰＲＯＭ-반도체 구조물의 제조 방법{METHOD OF PRODUCING AN ＥＥＰＲＯＭ SEMICONDUCTOR STRUCTURE}
이러한 반도체 구조물에서는 CMOS 회로의 사용시 음의 전압이 p-기판을 가진 칩에서 스위칭되어야 한다는 문제가 종종 생기며 이 경우 기판은 제로(zero) 전위로 유지되어야 한다. 역으로, n-기판에서 스위칭되어야 하는 양의 전압에서도 동일한 문제가 발생한다.
많은 응용예에서 이러한 문제는 기판 바이어스 전압을 도입함으로써 해결될 수 있다. p-기판의 사용시에 기판 전위가 음의 방향으로 변화됨으로써, CMOS-인버터의 NMOS 드레인 다이오드는 기판에 대해 양으로만 바이어스되기 때문에, 차단 방향으로 작동된다. 이 경우에는, 부가의 음의 기판 바이어스 전압에 의해 게이트 산화물의 부하가 더 커진다는 단점이 있다. NMOS 온상태 전압 및 그와 더불어 드레인 전류 및 작동과 같은 동작성능은 기판 전압에 의존한다. 또한, 칩에서는 음의 전압이 발생되어야 한다.
기판의 음의 극성이 허용되지 않으면, 음의 전압을 스위칭시키는 NMOS-트랜지스터가 절연된 p-웰(well) 내에 삽입될 수 있다. 절연은 p-웰을 완전히 둘러싸며 동일한 음의 웰 바이어스 전압에서 기판에 대해 차단되는, p-웰보다 더 깊은 n-웰에 의해서 이루어진다. n-기판의 사용시에는, 반대의 도전성 타입이 사용되어야 한다. 그러나, 이러한 부가적인 절연 웰의 제조는 고 에너지-이온주입을 필요로하는 복잡한 전체 공정을 야기시킨다.
전술한 문제가 발생하는 많은 공정에 있어서, 트랜지스터 폴리평면(polyplane)과 더불어 일반적으로 부가적인 폴리평면(polyplane) 및 층간 폴리 유전체(interpolydielectric)가 처리된다. 예컨대 아날로그 및 메모리 공정이 언급될 수 있다.
본 발명은 저항기, 박막 트랜지스터, 커패시터 및 트랜지스터를 가진 EEPROM 반도체 구조물의 제조 방법에 관한 것이다.
도 1 내지 도 5는 EEPROM-셀의 제조 단계를 나타낸 개략도이다.
본 발명의 목적은, 매우 간단하고 적은 공정 단계로 수행될 수 있는, p-기판에서는 음의 전압을 n-기판에서는 양의 전압을 스위칭할 수 있는 EEPROM-반도체 구조물의 제조 방법을 제공하는 것이다.
상기 목적은 본 발명에 따라 청구범위 제 1항의 특징에 의해 달성된다. 바람직한 실시예는 종속항에 제시된다.
본 발명의 기본 사상에 따라 반도체 기판상에서 제 1 부분 영역에 필드산화물층이 그리고 제 2 부분 영역에 게이트 산화물이 형성된다. 제 1 폴리실리콘층의 증착 및 후속하는 패턴화에 의해, 실리콘 영역은 저항기, 박막 트랜지스터, EEPROM-셀의 메모리 또는 부동 게이트 및 커패시터를 위한 실리콘 영역이 형성된다. 동시에, 메모리 트랜지스터의 제조를 위해서 실리콘 구조물이 게이트 산화물상에 형성된다. 저항기 및 박막 트랜지스터용 실리콘 영역이 마스크 기술로 커버되고, 커패시터 및 트랜지스터용 실리콘 구조물이 하나의 도전형의 원자 또는 이온으로 도핑된다. 다음, 마스크를 제거하고 박막 트랜지스터, 커패시터 및 트랜지스터의 실리콘 구조물의 영역에서 층간 폴리 유전체가 처리된 다음, 제 2 폴리실리콘층이 증착된다. 동시에, 트랜지스터용 제 2 실리콘 구조물이 형성된다. 다음, 박막 트랜지스터 및 커패시터가 마스크 기술로 커버되고, 트랜지스터의 영역에서 제 2 주입에 의해 LDD-주입이 수행되는 동시에 저항기가 도핑된다. 사용된 마스크가 제거되고 저항기의 중간 영역에서 새로운 마스크가 형성되며, 이 마스크를 사용함으로써 동일한 도전형의 도펀트 원자 또는 이온으로 소오스/드레인 주입을 위한 제 3 주입이 수행된다. 동시에, 저항 및 박막 트랜지스터의 영역내의 실리콘 구조물의 외부 영역을 도핑한다. 이렇게 함으로써, EEPROM 셀를 제조하는 본 발명과 관련된 전체 공정에 의해서, 아날로그 저항기, 박막 트랜지스터, 커패시터 및 트랜지스터가 얻어진다.
n-기판의 사용시에는 p-도전형 도펀트 원자 또는 이온이 주입된다. 한편, p-기판의 경우에는 주입시 n-도전형 이온 또는 원자가 사용되어야 하고, 반대 도전형의 트랜지스터 및 웰이 얻어진다.
또다른 장점은, 박막 트랜지스터가 부가의 마스크 비용 없이 종래의 아날로그-CMOS- 공정에 통합될 수 있다는 것이다. 이것은 층간 폴리 유전체 및 제 1 폴리실리콘층의 두께와 LDD-주입의 도우즈를 동일하게 하으로써 가능해진다.
본 발명에 따른 전체 공정에서 형성된 박막 트랜지스터는 두꺼운 산화물에의해 기판으로부터 절연되며, 트랜지스터와 함께 변형된 CMOS-인버터로서 작용한다. 본 발명에 따라 형성된 이러한 인버터에 의해서, 음의 전압이 p-기판을 가진 칩에서 스위칭될 수 있다. 역으로, n-기판의 사용시에는, 양의 전압이 스위칭될 수 있다. 이렇게 함으로써, 예를 들어 상기 설명된 것처럼, 반대로 도핑된 웰의 형성에 의한 것만큼 큰 비용을 들이지 않고 제조될 수 있는(트리플-웰-공정) 음의 레벨용 회로가 간단히 만들어질 수 있다.
본 발명의 일 실시예에서 또한 대칭 TFT-인버터가 제조될 수 있다. 즉, 이 경우에는 본 명세서에서 설명된 종래의 트랜지스터가 부가적인 박막 트랜지스터의 형태로 제조될 것이다.
본 발명에 따른 방법을 첨부한 도면을 참고로 설명하면 하기와 같다.
n-도전형의 실리콘 기판(1)상에서 한 부분 영역에 두꺼운 산화물, 이 경우에는 필드 산화물(2)이 성장되거나 또는 산화되고, 상기 영역에 인접한 부분 영역에 게이트 산화물(3)이 형성된다. 이러한 구조는 LOCOS 공정으로 수행된다. 제 1 폴리실리콘층이 증착되어 구조화됨으로써, 필드 산화물(2)상에 폴리실리콘 구조물(4, 5 및 6)이 형성되고, 이것으로 부터 아날로그 저항기, 박막 트랜지스터 및 커패시터가 형성된다. 게이트 산화물(3)상에 트랜지스터의 형성에 사용되는 구조물(7)이 형성된다. 규정된 열처리(furnace) 단계에 의해 폴리실리콘 평면은 양호한 결정구조물로 전환된다. 구조물(4, 5, 6 및 7)은 모두 동일한 폴리실리콘층으로 형성된다.
제조 공정의 다음 단계가 도 2를 참고로 설명된다. 실리콘 구조물(4 및 5) 위에 레지스트 마스크(8)가 형성되며 이는 이후 주입 단계시 마스크로서 사용된다. 화살표(9)는 n+주입을 표시한다. 상기 주입에 의해 실리콘 구조물(6 및 7)이 n 도핑된 구조물(6a 및 7a)로 바뀐다. 하부 커패시터 플레이트로서 사용되는 도핑된 실리콘 구조물(6a)을 형성하기 위한 상기 포토 기술은 집적 TFT(박막 트랜지스터)를 가진 완전한 EEPROM-셀을 얻기 위해 표준 공정에 보충되어야 하는 유일한 단계이다.
도 3에 도시된 바와 같이, 이후 레지스트 마스크(8)를 제거하고, 적어도 실리콘 구조물(5, 6a 및 7a)의 영역에서 산화물로 이루어진 층간 폴리 유전체(14, 15 및 16)을 형성한다. 상기 공정에서는 구조물(4)의 영역에서 처리될 수 있는 산화물이 전체 공정을 방해하지 않는다. 그 다음에, 제 2 폴리실리콘층이 증착 및 구조화된다. 상기 제 2 폴리실리콘층은 고유의 트랜지스터 폴리평면을 형성하며, 박막 트랜지스터의 영역에 즉, 폴리실리콘 구조물(5)상의 중간 영역에 증착됨으로써, 구조물(5)의 에지로부터 양측면으로 이격된 폴리실리콘 구조물(10)이 형성된다. 커패시터의 영역에서 제 2 폴리실리콘층이 적어도 한쪽 측면에서 하부 구조물(6a)의 일부분을 노출시키는 구조물(11)로 변화됨으로써, 접속면이 형성된다. 구조물(11)의 상부 영역은 커패시터의 제 2 접속면을 형성하고, 상기 커패시터의양 표면은 층간 폴리 유전체(15)에 의해 분리된다. 트랜지스터 영역에서 제 2 폴리실리콘층으로부터 구조물(12 및 13)이 형성된다. 구조물(12)은 크기면에서 그 아래에 놓인 n+도핑 구조물(7a)과 일치한다.
다음 단계는 도 4에 도시된다. 박막 트랜지스터 및 커패시터의 영역, 즉 제 2 폴리실리콘 평면의 구조물(10 및 11) 위에, n 도전형의 이온 또는 원자에 의한 LDD 주입으로부터 상기 영역을 보호하는 레지스트 마스크(17)가 형성된다. 주입은 화살표(18 및 19)로 표시된다. 동시에 저항기의 실리콘 구조물(4)은 네거티브 도핑되고, 트랜지스터의 구조물 사이(7a와 13사이)에서 상기 구조물 아래에 놓인, 비교적 약하게 네거티브 도핑된 평탄한 LDD 영역(20, 21 및 22)을 형성한다.
후속 단계는 도 5에 도시된다. 도 4에 도시된 레지스트 마스크(17)가 먼저 제거되고, 저항기의 실리콘 구조물(4)의 중간 영역에 새로운 레지스트 마스크(23)가 형성된다.
레지스트 마스크(17) 및 소오스/드레인 주입에 사용된 레지스트 마스크가 표준에 따라 CMOS 공정에 사용된다. 또한, n 웰 내부에서의 p+주입을 위해 고유의 포토 기술이 제공된다. p+-I2-포토 기술은 명확성을 위해 도시하지 않는다. 이 경우에는 도면에 도시된 소자들이 포토레지스트로 커버될 것이다.
그리고 나서, 전하 캐리어 또는 n-도전형 원자로 소오스/드레인 주입이 수행되고, 이 과정은 화살표(27)로 도시된다. 동시에 저항기내에 n+도핑 영역(4a 및4b)을 형성함으로써, 결국 외측에 놓인 2개의 n+도핑된 영역(4a 및 4b) 및 그 사이에 놓인 n-도핑된 영역(4c)을 가진 저항기가 형성된다. 동일한 주입에 의해 박막 트랜지스터내에 외측에 놓인 n+도핑된 영역(5a 및 5c)이 형성된다. 상기 영역(5a 및 5c)은 박막 트랜지스터의 제 2 폴리실리콘층의 구조물(10) 아래에 놓인 도핑되지 않은 영역(5b)을 둘러싼다. 또한, 소오스/드레인 주입시 트랜지스터의 영역내에 n+도핑된 웰(24, 25 및 26)이 형성된다. 상기 웰은 일반적으로 이전에 LDD 주입시 형성된 확산 영역(20, 21 및 22) 보다 더 깊게 형성된다. 여기서 박막 트랜지스터 및 종래 트랜지스터의 소오스/드레인 콘택의 동시적 자기 정렬 주입도 가능하다. 동일한 주입에 의해 저항기의 단자, 박막 트랜지스터의 드레인 및 NMOS-트랜지스터의 n+드레인이 주입된다. 이 방법에 사용되는 3번의 주입을 위해서는 각각 한가지 포토 기술이 요구된다.

Claims (4)

  1. 저항기, 박막 트랜지스터, 커패시터, 메모리 트랜지스터 및 트랜지스터를 가진 EEPROM-반도체 구조물 제조 방법으로서,
    - 제 1 도전형의 반도체 기판(1)상에서 제 1 부분 영역에 필드 산화물층(2)을 그리고 제 2 부분 영역에 게이트 산화물(3)을 형성하는 단계,
    - 제 1 폴리실리콘층의 증착 및 후속하는 구조화에 의해 상기 필드 산화물(2)상에는 저항기, 박막 트랜지스터 및 커패시터를 위한 실리콘 구조물(4, 5 및 6)을 형성하고 게이트 산화물(3)상에는 메모리 트랜지스터를 위한 실리콘 구조물(7)을 형성하는 단계,
    - 상기 저항기 및 박막 트랜지스터를 위한 실리콘 구조물(4, 5)은 마스크 기술로 커버하고, 상기 커패시터 및 메모리 트랜지스터를 위한 실리콘 구조물(6, 7)은 제 2 도전형의 도펀트로 도핑하는 단계,
    - 상기 마스크를 제거하고 박막 트랜지스터, 커패시터 및 메모리 트랜지스터의 실리콘 구조물(5, 6a 및 7a)의 영역에 층간 폴리 유전체(14, 15 및 16)를 형성한 다음 폴리실리콘을 증착하고 구조화하여, 트랜지스터용 제 2 실리콘 구조물(13)을 형성하는 단계,
    - 상기 박막 트랜지스터 및 커패시터의 영역을 또다른 마스크층에 의해 커버하고 제 2 주입(18, 19)에 의해 메모리 트랜지스터 및 트랜지스터의 영역에 LDD 주입을 수행하는 동시에 상기 저항기 영역에 실리콘 구조물(4)을 도핑하는 단계,
    - 미리 형성된 마스크를 제거하고, 저항기의 중간 영역(4c)에 새로운 마스크를 형성하며, 제 2 도전형의 도펀트로 소오스/드레인-주입을 위한 제 3 주입(27)을 수행하는 동시에 상기 저항기 및 박막 트랜지스터의 영역에서 실리콘 구조물(4, 5)의 외부 영역(4a, 4b, 5a, 5c)을 도핑하는 단계를 포함하는 것을 특징으로 하는 EEPROM-반도체 구조물 제조 방법.
  2. 제 1 항에 있어서, 상기 반도체 기판은 n형 반도체 기판이며, 주입은 p 도전형의 이온 또는 원자로 수행되는 것을 특징으로 하는 EEPROM-반도체 구조물 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 층간 폴리 유전체 및 제 1 폴리실리콘층의 두께는 상기 LDD-주입 도우즈와 일치하는 것을 특징으로 하는 EEPROM-반도체 구조물 제조 방법.
  4. 제 1항 또는 제 2항에 있어서, 상기 트랜지스터를 박막 트랜지스터의 형태로 제조하는 것을 특징으로 하는 EEPROM-반도체 구조물 제조 방법.
KR10-1998-0701419A 1995-08-28 1996-08-13 Eeprom-반도체구조물의제조방법 KR100420870B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19531629.0 1995-08-28
DE19531629A DE19531629C1 (de) 1995-08-28 1995-08-28 Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur

Publications (2)

Publication Number Publication Date
KR19990044184A KR19990044184A (ko) 1999-06-25
KR100420870B1 true KR100420870B1 (ko) 2004-04-17

Family

ID=7770593

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0701419A KR100420870B1 (ko) 1995-08-28 1996-08-13 Eeprom-반도체구조물의제조방법

Country Status (9)

Country Link
US (1) US5970338A (ko)
EP (1) EP0847593B1 (ko)
JP (1) JPH11511297A (ko)
KR (1) KR100420870B1 (ko)
CN (1) CN1097309C (ko)
AT (1) ATE210894T1 (ko)
DE (2) DE19531629C1 (ko)
TW (1) TW372356B (ko)
WO (1) WO1997008747A1 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3415712B2 (ja) 1995-09-19 2003-06-09 松下電器産業株式会社 半導体装置及びその製造方法
US5953599A (en) * 1997-06-12 1999-09-14 National Semiconductor Corporation Method for forming low-voltage CMOS transistors with a thin layer of gate oxide and high-voltage CMOS transistors with a thick layer of gate oxide
JP3070534B2 (ja) * 1997-07-16 2000-07-31 日本電気株式会社 半導体装置
EP0923116A1 (en) 1997-12-12 1999-06-16 STMicroelectronics S.r.l. Process for manufacturing integrated multi-crystal silicon resistors in MOS technology and integrated MOS device comprising multi-crystal silicon resistors
JP3000524B2 (ja) * 1998-01-30 2000-01-17 セイコーインスツルメンツ株式会社 半導体装置の製造方法
JP4392867B2 (ja) * 1998-02-06 2010-01-06 株式会社ルネサステクノロジ 半導体装置およびその製造方法
FR2776829B1 (fr) * 1998-03-31 2000-06-16 Sgs Thomson Microelectronics Procede de fabrication d'un point memoire en technologie bicmos
KR100275741B1 (ko) * 1998-08-31 2000-12-15 윤종용 비휘발성 기억소자의 제조방법
US6507063B2 (en) * 2000-04-17 2003-01-14 International Business Machines Corporation Poly-poly/MOS capacitor having a gate encapsulating first electrode layer
JP2002009183A (ja) * 2000-06-26 2002-01-11 Nec Corp 半導体記憶装置およびその製造方法
DE10039710B4 (de) * 2000-08-14 2017-06-22 United Monolithic Semiconductors Gmbh Verfahren zur Herstellung passiver Bauelemente auf einem Halbleitersubstrat
JP2002076281A (ja) * 2000-08-30 2002-03-15 Seiko Instruments Inc 半導体装置およびその製造方法
US6531731B2 (en) * 2001-06-15 2003-03-11 Motorola, Inc. Integration of two memory types on the same integrated circuit
JP4390412B2 (ja) * 2001-10-11 2009-12-24 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US6448137B1 (en) * 2001-11-02 2002-09-10 Macronix International Co. Ltd. Method of forming an NROM embedded with mixed-signal circuits
US6773987B1 (en) * 2001-11-17 2004-08-10 Altera Corporation Method and apparatus for reducing charge loss in a nonvolatile memory cell
JP4108444B2 (ja) * 2002-10-31 2008-06-25 富士通株式会社 半導体装置の製造方法
KR100518577B1 (ko) 2003-05-26 2005-10-04 삼성전자주식회사 원 타임 프로그래머블 메모리 소자 및 이를 포함하는반도체 집적회로와 그 제조방법
US6916700B1 (en) * 2004-01-15 2005-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Mixed-mode process
DE102006035073B4 (de) * 2006-07-28 2014-03-20 Austriamicrosystems Ag Halbleiterbauelement mit einem Dünnfilmtransistor und CMOS-Transistoren, Verfahren zur Herstellung eines solchen Bauelements sowie Verwendung eines solchen Bauelements
CN101495910B (zh) 2006-08-02 2012-06-20 夏普株式会社 显示装置
US8174053B2 (en) 2006-09-08 2012-05-08 Sharp Kabushiki Kaisha Semiconductor device, production method thereof, and electronic device
GB2451116A (en) * 2007-07-20 2009-01-21 X Fab Uk Ltd Polysilicon devices
CN105633018A (zh) * 2014-11-03 2016-06-01 无锡华润上华半导体有限公司 集成电路制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4212684A (en) * 1978-11-20 1980-07-15 Ncr Corporation CISFET Processing including simultaneous doping of silicon components and FET channels
JPS59210658A (ja) * 1983-05-16 1984-11-29 Nec Corp 半導体装置の製造方法
CA1228935A (en) * 1983-12-23 1987-11-03 Sony Corp SEMICONDUCTOR DEVICE WITH ACTIVE ZONE OF POLYCRYSTALLINE SILICON, AND THEIR MANUFACTURE
JPS6271099A (ja) * 1985-09-24 1987-04-01 Toshiba Corp 半導体記憶装置
JPH07120722B2 (ja) * 1988-07-15 1995-12-20 株式会社東芝 半導体記憶装置
JPH02177471A (ja) * 1988-12-28 1990-07-10 Mitsubishi Electric Corp 半導体装置の製造方法
US5457062A (en) * 1989-06-30 1995-10-10 Texas Instruments Incorporated Method for forming gigaohm load for BiCMOS process
IT1237894B (it) * 1989-12-14 1993-06-18 Sgs Thomson Microelectronics Processo per la fabbricazione di circuiti integrati comprendenti componenti elettronici di due tipi diversi aventi ciascuno coppie di elettrodi ricavati dagli stessi strati di silicio policristallino e separati da dielettrici diversi
JP3114229B2 (ja) * 1991-04-05 2000-12-04 ソニー株式会社 不揮発性記憶装置
JP3337514B2 (ja) * 1993-03-24 2002-10-21 株式会社東芝 給紙装置
JP3193523B2 (ja) * 1993-05-21 2001-07-30 古野電気株式会社 冷凍倉庫の入出庫管理システム
JPH06334155A (ja) * 1993-05-27 1994-12-02 Sharp Corp 半導体記憶装置およびその製造方法
US5500387A (en) * 1994-02-16 1996-03-19 Texas Instruments Incorporated Method of making high performance capacitors and/or resistors for integrated circuits
JP2874550B2 (ja) * 1994-04-21 1999-03-24 日本電気株式会社 半導体集積回路装置
US5489547A (en) * 1994-05-23 1996-02-06 Texas Instruments Incorporated Method of fabricating semiconductor device having polysilicon resistor with low temperature coefficient

Also Published As

Publication number Publication date
US5970338A (en) 1999-10-19
EP0847593A1 (de) 1998-06-17
DE59608458D1 (de) 2002-01-24
CN1097309C (zh) 2002-12-25
CN1195425A (zh) 1998-10-07
EP0847593B1 (de) 2001-12-12
JPH11511297A (ja) 1999-09-28
TW372356B (en) 1999-10-21
ATE210894T1 (de) 2001-12-15
DE19531629C1 (de) 1997-01-09
KR19990044184A (ko) 1999-06-25
WO1997008747A1 (de) 1997-03-06

Similar Documents

Publication Publication Date Title
KR100420870B1 (ko) Eeprom-반도체구조물의제조방법
EP0074215B1 (en) Cmos devices with self-aligned channel stops
US5397715A (en) MOS transistor having increased gate-drain capacitance
KR930008018B1 (ko) 바이씨모스장치 및 그 제조방법
US6207484B1 (en) Method for fabricating BiCDMOS device and BiCDMOS device fabricated by the same
KR0134779B1 (ko) 집적 회로용 고전압 캐패시터 및 이의 제조방법
US5554554A (en) Process for fabricating two loads having different resistance levels in a common layer of polysilicon
JPH05129429A (ja) 半導体装置およびその製造方法
US7112480B2 (en) Method and structure for a low voltage CMOS integrated circuit incorporating higher-voltage devices
KR100424744B1 (ko) 집적cmos회로제조방법
KR960000713B1 (ko) 반도체장치
US5536962A (en) Semiconductor device having a buried channel transistor
EP0135243B1 (en) A method of producing a semiconductor structure on a substrate and a semiconductor device manufactured thereby
US4975764A (en) High density BiCMOS circuits and methods of making same
US5089429A (en) Self-aligned emitter bicmos process
US6600205B2 (en) Method for making low voltage transistors with increased breakdown voltage to substrate having three different MOS transistors
US5328859A (en) Method of making high voltage PNP bipolar transistor in CMOS
US20070252236A1 (en) Semiconductor device having isolation region and method of manufacturing the same
KR100211635B1 (ko) 반도체장치 및 그 제조방법
US6797577B2 (en) One mask PNP (or NPN) transistor allowing high performance
KR100344489B1 (ko) 반도체집적회로장치의제조방법
KR100412539B1 (ko) 비씨디 소자 및 그 제조 방법
US5122855A (en) Semiconductor device with latch-up prevention structure
US5550064A (en) Method for fabricating high-voltage complementary metal-oxide-semiconductor transistors
GB2212327A (en) Polysilicon emitter transistor fabrication

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee