JP3070534B2 - 半導体装置 - Google Patents
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-
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- H10B12/48—Data lines or contacts therefor
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に少なくともＭＯＳトランジスタと（大きな抵抗値を
有した）抵抗素子とを含んだ半導体装置に関する。
特に少なくともＭＯＳトランジスタと（大きな抵抗値を
有した）抵抗素子とを含んだ半導体装置に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタを含んでなる半導体
装置において、この半導体装置を構成する回路に例えば
電圧検出のようなフィードバック機能を含んだ定電圧発
生回路，ＡＤ−ＤＡ変換回路等が含まれる場合、抵抗素
子が必要とされる。これらの抵抗素子では、抵抗素子を
流れる電流による電位の変動を低減するために高抵抗が
必要であり，さらには製造工程のゆらぎに依存する抵抗
値の誤差は少ないことが好ましく、例えば１ＭΩ〜１０
ＭΩ程度の抵抗値が要求されている。昨今要求されてい
る０．２μｍ設計ルール程度の微細化された（ＭＯＳト
ランジスタを含んでなる）半導体装置では、配線材料に
用いられる導電体膜は低抵抗化の傾向にあり、ゲート電
極はＮ+ 型多結晶シリコン膜に金属シリサイド膜が積層
してなる金属ポリサイド膜から構成され，他の下層配線
は金属シリサイド膜から構成される傾向にある。例えば
スタックド型のメモリセルを有するＤＲＡＭを含んでな
る半導体装置においても、酸化タンタル（Ｔａ2 Ｏ5 ）
膜等の高誘電率膜の採用に伴なって、（主たる採用目的
が低抵抗化とは異なるが）メモリセルのセルプレート電
極の構成材料もＮ+ 型多結晶シリコン膜から例えば窒化
チタン（ＴｉＮ）膜とタングステンシリサイド（ＷＳｉ
2 ）膜との積層膜等に置換されつつある。
装置において、この半導体装置を構成する回路に例えば
電圧検出のようなフィードバック機能を含んだ定電圧発
生回路，ＡＤ−ＤＡ変換回路等が含まれる場合、抵抗素
子が必要とされる。これらの抵抗素子では、抵抗素子を
流れる電流による電位の変動を低減するために高抵抗が
必要であり，さらには製造工程のゆらぎに依存する抵抗
値の誤差は少ないことが好ましく、例えば１ＭΩ〜１０
ＭΩ程度の抵抗値が要求されている。昨今要求されてい
る０．２μｍ設計ルール程度の微細化された（ＭＯＳト
ランジスタを含んでなる）半導体装置では、配線材料に
用いられる導電体膜は低抵抗化の傾向にあり、ゲート電
極はＮ+ 型多結晶シリコン膜に金属シリサイド膜が積層
してなる金属ポリサイド膜から構成され，他の下層配線
は金属シリサイド膜から構成される傾向にある。例えば
スタックド型のメモリセルを有するＤＲＡＭを含んでな
る半導体装置においても、酸化タンタル（Ｔａ2 Ｏ5 ）
膜等の高誘電率膜の採用に伴なって、（主たる採用目的
が低抵抗化とは異なるが）メモリセルのセルプレート電
極の構成材料もＮ+ 型多結晶シリコン膜から例えば窒化
チタン（ＴｉＮ）膜とタングステンシリサイド（ＷＳｉ
2 ）膜との積層膜等に置換されつつある。
【０００３】上記抵抗素子の構成材料としては、一般的
にはフィールド絶縁膜の表面上に別途設けた第２のＮ+
型多結晶シリコン膜が好ましい。この場合、例えばＭＯ
Ｓトランジスタ等の半導体素子を０．２μｍ設計ルール
により形成したとしても、製造工程のゆらぎに依存する
抵抗値の誤差を相対的に低減するために、抵抗素子は例
えば０．８μｍ程度の線幅で形成されている。
にはフィールド絶縁膜の表面上に別途設けた第２のＮ+
型多結晶シリコン膜が好ましい。この場合、例えばＭＯ
Ｓトランジスタ等の半導体素子を０．２μｍ設計ルール
により形成したとしても、製造工程のゆらぎに依存する
抵抗値の誤差を相対的に低減するために、抵抗素子は例
えば０．８μｍ程度の線幅で形成されている。
【０００４】スタックド型のメモリセルを有するＤＲＡ
Ｍを含んでなる半導体装置では、ビットコンタクト孔，
ノードコンタクト孔等のアスペクト比を実効的に低減す
る等の目的から、ワード線の側面に設けられた絶縁膜ス
ペーサに自己整合的にメモリセルを構成するＮチャネル
ＭＯＳトランジスタのＮ型ソース・ドレイン領域に直接
に接続されて，ビット線もしくはストレージノード電極
に接続される引き出しパッドが採用されている。これら
の引き出しパッドは第２のＮ+ 型多結晶シリコン膜から
形成されるため、抵抗素子もこの第２のＮ+ 型多結晶シ
リコン膜により形成することが可能になる。このような
ＤＲＡＭを含んだ半導体装置が０．２μｍ設計ルールに
より形成される場合でも、抵抗素子は例えば０．８μｍ
程度の線幅でフィールド絶縁膜の表面上に形成されてい
る。この半導体装置における第２のＮ+ 型多結晶シリコ
ン膜の膜厚は、フィールド絶縁膜の表面上では例えば
０．１５μｍ（１５０ｎｍ）であっても、セルアレイ領
域においては（ワード線の空隙部を充填していることか
ら）かなり厚い部分が存在する。このため同じ第２のＮ
+ 型多結晶シリコン膜により同一のフォトリソグラフィ
工程によりこれら抵抗素子と引き出しパッドとを形成す
るならば、１５０ｎｍの膜厚の（第２の）Ｎ+型多結晶
シリコン膜のエッチング時間を基準にできないためかな
りのオーバーエッチングが必要となり、抵抗素子の線幅
を０．２μｍにすることは回避されなければならず、結
果として０．８μｍ程度に抵抗素子の線幅を設定するこ
とが必要になる。
Ｍを含んでなる半導体装置では、ビットコンタクト孔，
ノードコンタクト孔等のアスペクト比を実効的に低減す
る等の目的から、ワード線の側面に設けられた絶縁膜ス
ペーサに自己整合的にメモリセルを構成するＮチャネル
ＭＯＳトランジスタのＮ型ソース・ドレイン領域に直接
に接続されて，ビット線もしくはストレージノード電極
に接続される引き出しパッドが採用されている。これら
の引き出しパッドは第２のＮ+ 型多結晶シリコン膜から
形成されるため、抵抗素子もこの第２のＮ+ 型多結晶シ
リコン膜により形成することが可能になる。このような
ＤＲＡＭを含んだ半導体装置が０．２μｍ設計ルールに
より形成される場合でも、抵抗素子は例えば０．８μｍ
程度の線幅でフィールド絶縁膜の表面上に形成されてい
る。この半導体装置における第２のＮ+ 型多結晶シリコ
ン膜の膜厚は、フィールド絶縁膜の表面上では例えば
０．１５μｍ（１５０ｎｍ）であっても、セルアレイ領
域においては（ワード線の空隙部を充填していることか
ら）かなり厚い部分が存在する。このため同じ第２のＮ
+ 型多結晶シリコン膜により同一のフォトリソグラフィ
工程によりこれら抵抗素子と引き出しパッドとを形成す
るならば、１５０ｎｍの膜厚の（第２の）Ｎ+型多結晶
シリコン膜のエッチング時間を基準にできないためかな
りのオーバーエッチングが必要となり、抵抗素子の線幅
を０．２μｍにすることは回避されなければならず、結
果として０．８μｍ程度に抵抗素子の線幅を設定するこ
とが必要になる。
【０００５】
【発明が解決しようとする課題】上記一般的な半導体装
置もしくはＤＲＡＭを含んだ半導体装置において、上記
抵抗素子の占有面積はかなりの広さになる。例えば、膜
厚１５０ｎｍ程度で層抵抗が５０Ω／□程度の（第２
の）Ｎ+ 型多結晶シリコン膜により、抵抗値が例えば５
ＭΩの抵抗素子を形成する場合、この占有面積は次のと
おりになる。例えばこの抵抗素子が０．８μｍの線幅で
一定方向に往復し，例えば０．８μｍの間隔を有して蛇
行した姿態を有しているならば、この抵抗素子に必要な
占有面積は例えば１２８×１０００μｍ2 程度になる。
置もしくはＤＲＡＭを含んだ半導体装置において、上記
抵抗素子の占有面積はかなりの広さになる。例えば、膜
厚１５０ｎｍ程度で層抵抗が５０Ω／□程度の（第２
の）Ｎ+ 型多結晶シリコン膜により、抵抗値が例えば５
ＭΩの抵抗素子を形成する場合、この占有面積は次のと
おりになる。例えばこの抵抗素子が０．８μｍの線幅で
一定方向に往復し，例えば０．８μｍの間隔を有して蛇
行した姿態を有しているならば、この抵抗素子に必要な
占有面積は例えば１２８×１０００μｍ2 程度になる。
【０００６】なお、（ＭＯＳトランジスタを含んだ）半
導体装置では、占有面積の大きな素子は抵抗素子のみに
限定されるものではない。このような半導体装置に定電
圧発生回路が含まれる場合、定電圧発生回路にはポンピ
ング容量や補償容量等の容量値の大きな容量素子が含ま
れることになる。これらの容量素子の容量値は例えば１
０3 ｐＦ〜１０5 ｐＦ程度である。このような容量素子
は、例えばゲート長Ｌ／ゲート幅Ｗが５０μｍ／５０μ
ｍのＮチャネルＭＯＳトランジスタを複数並列接続し，
これらＮチャネルＭＯＳトランジスタのＮ型ソース領域
並びにＮ型ドレイン領域と（反転された状態の）チャネ
ル領域とを一方の電極とし，ゲート電極を対向電極とし
て構成されている。ことため、例えば３０００ｐＦの補
償容量素子の場合、上記ＮチャネルＭＯＳトランジスタ
のゲート酸化膜の膜厚が例えば７ｎｍであるとき、これ
の占有面積は１００×６１００μｍ2 となる。
導体装置では、占有面積の大きな素子は抵抗素子のみに
限定されるものではない。このような半導体装置に定電
圧発生回路が含まれる場合、定電圧発生回路にはポンピ
ング容量や補償容量等の容量値の大きな容量素子が含ま
れることになる。これらの容量素子の容量値は例えば１
０3 ｐＦ〜１０5 ｐＦ程度である。このような容量素子
は、例えばゲート長Ｌ／ゲート幅Ｗが５０μｍ／５０μ
ｍのＮチャネルＭＯＳトランジスタを複数並列接続し，
これらＮチャネルＭＯＳトランジスタのＮ型ソース領域
並びにＮ型ドレイン領域と（反転された状態の）チャネ
ル領域とを一方の電極とし，ゲート電極を対向電極とし
て構成されている。ことため、例えば３０００ｐＦの補
償容量素子の場合、上記ＮチャネルＭＯＳトランジスタ
のゲート酸化膜の膜厚が例えば７ｎｍであるとき、これ
の占有面積は１００×６１００μｍ2 となる。
【０００７】したがって本発明の主なる目的は、半導体
装置の微細化の達成のために、製造工程のゆらぎに依存
する抵抗素子の抵抗値の誤差の相対的な低減を維持しな
がら、半導体装置の微細化に沿って、少なくとも抵抗素
子の占有面積を縮小することにある。さらに本発明の副
なる目的は、大きな容量値を有した容量素子の占有面積
を縮小することにある。
装置の微細化の達成のために、製造工程のゆらぎに依存
する抵抗素子の抵抗値の誤差の相対的な低減を維持しな
がら、半導体装置の微細化に沿って、少なくとも抵抗素
子の占有面積を縮小することにある。さらに本発明の副
なる目的は、大きな容量値を有した容量素子の占有面積
を縮小することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の第
１の態様の特徴は、シリコン基板の表面に第１の導電体
膜からなるゲート電極を有して形成されたＭＯＳトラン
ジスタと、このシリコン基板の表面に設けられたフィー
ルド絶縁膜の表面上に形成された第２の導電体膜からな
る抵抗素子とを少なくとも有する半導体装置であって、
上記フィールド絶縁膜の表面上には所定電位に接続され
た上記第１の導電体膜からなる複数の導電体膜パターン
が所要の間隔を有して平行に設けられ、これらの導電体
膜パターンの上面および側面は絶縁膜により覆われ、上
記抵抗素子が上記導電体膜パターンに直交する方向に上
記絶縁膜を介してこれらの導電体膜パターン上を複数回
横断する姿態を有して設けられていることと、上記第１
の導電体膜が第１のＮ+ 型多結晶シリコン膜と金属シリ
サイド膜とが積層してなる金属ポリサイド膜からなり、
上記第２の導電体膜が第２のＮ+ 型多結晶シリコン膜か
らなり、上記絶縁膜が、上記ゲート電極並びに導電体膜
パターンの上面と側面とをそれぞれ覆う絶縁膜キャップ
と絶縁膜スペーサとからなることと、さらに、上記半導
体装置がスタックド型のメモリセルを有したＤＲＡＭを
含み、上記ＭＯＳトランジスタがこれらのメモリセルを
構成するＮチャネルＭＯＳトランジスタを含み、これら
のＮチャネルＭＯＳトランジスタが上記シリコン基板の
表面に形成されたＰウェルの表面に設けられ、これらの
ＮチャネルＭＯＳトランジスタのワード線が上記ゲート
電極からなり、上記ワード線の側面に設けられた上記絶
縁膜スペーサに自己整合的に上記ＮチャネルＭＯＳトラ
ンジスタのＮ型ソース・ドレイン領域に直接に接続され
て，ビット線もしくはストレージノード電極に接続され
る引き出しパッドが、上記第２のＮ+ 型多結晶シリコン
膜からなることとにある。
１の態様の特徴は、シリコン基板の表面に第１の導電体
膜からなるゲート電極を有して形成されたＭＯＳトラン
ジスタと、このシリコン基板の表面に設けられたフィー
ルド絶縁膜の表面上に形成された第２の導電体膜からな
る抵抗素子とを少なくとも有する半導体装置であって、
上記フィールド絶縁膜の表面上には所定電位に接続され
た上記第１の導電体膜からなる複数の導電体膜パターン
が所要の間隔を有して平行に設けられ、これらの導電体
膜パターンの上面および側面は絶縁膜により覆われ、上
記抵抗素子が上記導電体膜パターンに直交する方向に上
記絶縁膜を介してこれらの導電体膜パターン上を複数回
横断する姿態を有して設けられていることと、上記第１
の導電体膜が第１のＮ+ 型多結晶シリコン膜と金属シリ
サイド膜とが積層してなる金属ポリサイド膜からなり、
上記第２の導電体膜が第２のＮ+ 型多結晶シリコン膜か
らなり、上記絶縁膜が、上記ゲート電極並びに導電体膜
パターンの上面と側面とをそれぞれ覆う絶縁膜キャップ
と絶縁膜スペーサとからなることと、さらに、上記半導
体装置がスタックド型のメモリセルを有したＤＲＡＭを
含み、上記ＭＯＳトランジスタがこれらのメモリセルを
構成するＮチャネルＭＯＳトランジスタを含み、これら
のＮチャネルＭＯＳトランジスタが上記シリコン基板の
表面に形成されたＰウェルの表面に設けられ、これらの
ＮチャネルＭＯＳトランジスタのワード線が上記ゲート
電極からなり、上記ワード線の側面に設けられた上記絶
縁膜スペーサに自己整合的に上記ＮチャネルＭＯＳトラ
ンジスタのＮ型ソース・ドレイン領域に直接に接続され
て，ビット線もしくはストレージノード電極に接続され
る引き出しパッドが、上記第２のＮ+ 型多結晶シリコン
膜からなることとにある。
【０００９】本発明の半導体装置の第２の態様の特徴
は、Ｐ型シリコン基板の表面に形成された第１のＰウェ
ルの表面に設けられたＮチャネルＭＯＳトランジスタ
と、このＰ型シリコン基板の表面に形成されたＮウェル
の表面に設けられたＰチャネルＭＯＳトランジスタと、
これらの第１のＰウェルの底部の深さより深い深さを有
してこのＰ型シリコン基板の表面に形成された第２のＰ
ウェルの表面上に設けられた抵抗素子とを少なくとも有
する半導体装置であって、上記ＮチャネルＭＯＳトラン
ジスタ並びにＰチャネルＭＯＳトランジスタのゲート電
極は第１のＮ+ 型多結晶シリコン膜と金属シリサイド膜
とが積層してなる金属ポリサイド膜からなり、これらの
ゲート電極の上面は第１の絶縁膜からなる絶縁膜キャッ
プにより覆われ、これらのゲート電極の側面は第２の絶
縁膜からなる絶縁膜スペーサにより覆われ、上記第２の
Ｐウェルの表面には上記第１のＮ+ 型多結晶シリコン膜
からなる複数のＮ+ 型多結晶シリコン膜パターンがこれ
らの第２のＰウェルの表面に直接に接続し，所要の間隔
を有して平行に設けられ、これらの第２のＰウェルの表
面にはこれらのＮ+ 型多結晶シリコン膜パターンに自己
整合的に所望の深さの溝が設けられ、これらのＮ+ 型多
結晶シリコン膜パターンに直接に接続するこれらの第２
のＰウェルの表面を含めて，これらの溝の表面をなすこ
れらの第２のＰウェルの表面にはＮ+ 型拡散層が設けら
れ、これらの溝を含めて，これらのＮ+ 型多結晶シリコ
ン膜パターンの表面は所要膜厚の第３の絶縁膜により覆
われ、第２のＮ+ 型多結晶シリコン膜からなる上記抵抗
素子がこれらのＮ+ 型多結晶シリコン膜パターンに直交
する方向にこの第３の絶縁膜を介してこれらのＮ+ 型多
結晶シリコン膜パターン上を複数回横断する姿態を有し
て設けられていることと、上記第１，第２および第３の
絶縁膜がそれぞれ酸化シリコン膜であるか、または、上
記第３の絶縁膜が窒化シリコン膜に上記第２の絶縁膜が
積層した膜からなり上記第１の絶縁膜およびこの第２の
絶縁膜がそれぞれ酸化シリコン膜であることと、さら
に、上記半導体装置がスタックド型のメモリセルを有し
たＤＲＡＭを含み、これらのメモリセルを構成するＮチ
ャネルＭＯＳトランジスタは上記ゲート電極からなるワ
ード線を有してなる第２のＮチャネルＭＯＳトランジス
タからなり、上記Ｎウェルの底部の深さより深い深さを
有して上記Ｐ型シリコン基板の表面には第２のＮウェル
が設けられ，これらの第２のＮウェルの周辺をなすこれ
らのＰ型シリコン基板の表面にはこれらのＮウェルが設
けられ，さらに，これらのＮウェルに囲まれたこれらの
第２のＮウェルの表面には上記第１のＰウェルが設けら
れ、上記第２のＮチャネルＭＯＳトランジスタがこれら
の第１のＰウェルの表面に設けられ、さらに、上記ワー
ド線の側面に設けられた上記絶縁膜スペーサに自己整合
的に上記第２のＮチャネルＭＯＳトランジスタのＮ型ソ
ース・ドレイン領域に直接に接続されて，ビット線もし
くはストレージノード電極に接続される引き出しパッド
が上記第２のＮ+ 型多結晶シリコン膜からなることと、
さらにまた、上記第２のＮ+ 型多結晶シリコン膜からの
上記抵抗素子と上記引き出しパッドとの形成が、それぞ
れ別のフォトリソグラフィ工程によりなされることとに
ある。
は、Ｐ型シリコン基板の表面に形成された第１のＰウェ
ルの表面に設けられたＮチャネルＭＯＳトランジスタ
と、このＰ型シリコン基板の表面に形成されたＮウェル
の表面に設けられたＰチャネルＭＯＳトランジスタと、
これらの第１のＰウェルの底部の深さより深い深さを有
してこのＰ型シリコン基板の表面に形成された第２のＰ
ウェルの表面上に設けられた抵抗素子とを少なくとも有
する半導体装置であって、上記ＮチャネルＭＯＳトラン
ジスタ並びにＰチャネルＭＯＳトランジスタのゲート電
極は第１のＮ+ 型多結晶シリコン膜と金属シリサイド膜
とが積層してなる金属ポリサイド膜からなり、これらの
ゲート電極の上面は第１の絶縁膜からなる絶縁膜キャッ
プにより覆われ、これらのゲート電極の側面は第２の絶
縁膜からなる絶縁膜スペーサにより覆われ、上記第２の
Ｐウェルの表面には上記第１のＮ+ 型多結晶シリコン膜
からなる複数のＮ+ 型多結晶シリコン膜パターンがこれ
らの第２のＰウェルの表面に直接に接続し，所要の間隔
を有して平行に設けられ、これらの第２のＰウェルの表
面にはこれらのＮ+ 型多結晶シリコン膜パターンに自己
整合的に所望の深さの溝が設けられ、これらのＮ+ 型多
結晶シリコン膜パターンに直接に接続するこれらの第２
のＰウェルの表面を含めて，これらの溝の表面をなすこ
れらの第２のＰウェルの表面にはＮ+ 型拡散層が設けら
れ、これらの溝を含めて，これらのＮ+ 型多結晶シリコ
ン膜パターンの表面は所要膜厚の第３の絶縁膜により覆
われ、第２のＮ+ 型多結晶シリコン膜からなる上記抵抗
素子がこれらのＮ+ 型多結晶シリコン膜パターンに直交
する方向にこの第３の絶縁膜を介してこれらのＮ+ 型多
結晶シリコン膜パターン上を複数回横断する姿態を有し
て設けられていることと、上記第１，第２および第３の
絶縁膜がそれぞれ酸化シリコン膜であるか、または、上
記第３の絶縁膜が窒化シリコン膜に上記第２の絶縁膜が
積層した膜からなり上記第１の絶縁膜およびこの第２の
絶縁膜がそれぞれ酸化シリコン膜であることと、さら
に、上記半導体装置がスタックド型のメモリセルを有し
たＤＲＡＭを含み、これらのメモリセルを構成するＮチ
ャネルＭＯＳトランジスタは上記ゲート電極からなるワ
ード線を有してなる第２のＮチャネルＭＯＳトランジス
タからなり、上記Ｎウェルの底部の深さより深い深さを
有して上記Ｐ型シリコン基板の表面には第２のＮウェル
が設けられ，これらの第２のＮウェルの周辺をなすこれ
らのＰ型シリコン基板の表面にはこれらのＮウェルが設
けられ，さらに，これらのＮウェルに囲まれたこれらの
第２のＮウェルの表面には上記第１のＰウェルが設けら
れ、上記第２のＮチャネルＭＯＳトランジスタがこれら
の第１のＰウェルの表面に設けられ、さらに、上記ワー
ド線の側面に設けられた上記絶縁膜スペーサに自己整合
的に上記第２のＮチャネルＭＯＳトランジスタのＮ型ソ
ース・ドレイン領域に直接に接続されて，ビット線もし
くはストレージノード電極に接続される引き出しパッド
が上記第２のＮ+ 型多結晶シリコン膜からなることと、
さらにまた、上記第２のＮ+ 型多結晶シリコン膜からの
上記抵抗素子と上記引き出しパッドとの形成が、それぞ
れ別のフォトリソグラフィ工程によりなされることとに
ある。
【００１０】本発明の半導体装置の第３の態様の特徴
は、Ｐ型シリコン基板の表面に形成された第１のＰウェ
ルの表面に設けられたＮチャネルＭＯＳトランジスタ
と、このＰ型シリコン基板の表面に形成られたＮウェル
の表面に設けられたＰチャネルＭＯＳトランジスタと、
これらの第１のＰウェルの底部の深さより深い深さを有
してこのＰ型シリコン基板の表面の第１の領域に形成さ
れた第２のＰウェルの表面上に設けられた抵抗素子と、
このＰ型シリコン基板の表面の第２の領域に形成された
これらの第２のＰウェルの表面に設けられた容量素子と
を少なくとも有する半導体装置であって、上記Ｎチャネ
ルＭＯＳトランジスタ並びにＰチャネルＭＯＳトランジ
スタのゲート電極は第１のＮ+ 型多結晶シリコン膜と金
属シリサイド膜とが積層してなる金属ポリサイド膜から
なり、これらのゲート電極の上面は第１の絶縁膜からな
る絶縁膜キャップにより覆われ、これらのゲート電極の
側面は第２の絶縁膜からなる絶縁膜スペーサにより覆わ
れ、上記第１の領域の上記第２のＰウェルの表面には上
記第１のＮ+ 型多結晶シリコン膜からなる複数の第１の
Ｎ+ 型多結晶シリコン膜パターンがこれらの第２のＰウ
ェルの表面に直接に接続し，第１の所要の間隔を有して
平行に設けられ、これらの第２のＰウェルの表面にはこ
れらの第１のＮ+ 型多結晶シリコン膜パターンに自己整
合的に所望の深さの第１の溝が設けられ、これらの第１
のＮ+ 型多結晶シリコン膜パターンに直接に接続するこ
れらの第２のＰウェルの表面を含めて，これらの第１の
溝の表面をなすこれらの第２のＰウェルの表面には第１
のＮ+ 型拡散層が設けられ、これらの第１の溝を含め
て，これらの第１のＮ+ 型多結晶シリコン膜パターンの
表面は所要膜厚の第３の絶縁膜により覆われ、第２のＮ
+ 型多結晶シリコン膜からなる上記抵抗素子がこれらの
第１のＮ+ 型多結晶シリコン膜パターンに直交する方向
にこの第３の絶縁膜を介してこれらの第１のＮ+ 型多結
晶シリコン膜パターン上を複数回横断する姿態を有して
設けられ、上記第２の領域の上記第２のＰウェルの表面
には上記第１のＮ+ 型多結晶シリコン膜からなる複数の
第２のＮ+ 型多結晶シリコン膜パターンがこれらの第２
のＰウェルの表面に直接に接続し，第２の所要の間隔を
有して平行に設けられ、これらの第２のＰウェルの表面
にはこれらの第２のＮ+ 型多結晶シリコン膜パターンに
自己整合的に所望の深さの第２の溝が設けられ、これら
の第２のＮ+ 型多結晶シリコン膜パターンに直接に接続
するこれらの第２のＰウェルの表面を含めて，これらの
第２の溝の表面をなすこれらの第２のＰウェルの表面に
は第２のＮ+ 型拡散層が設けられ、これらの第２の溝を
含めて，これらの第２のＮ+ 型多結晶シリコン膜パター
ンの表面は容量絶縁膜により覆われ、この容量絶縁膜は
上記金属シリサイド膜からなる対向電極により直接に覆
われていることにある。好ましくは、上記第１，第２お
よび第３の絶縁膜がそれぞれ酸化シリコン膜であるか、
もしくは、上記第３の絶縁膜が窒化シリコン膜に上記第
２の絶縁膜が積層した膜からなり上記第１の絶縁膜およ
びこの第２の絶縁膜がそれぞれ酸化シリコン膜である。
さらに好ましくは、上記半導体装置がスタックド型のメ
モリセルを有したＤＲＡＭを含み、これらのメモリセル
を構成するＮチャネルＭＯＳトランジスタは上記ゲート
電極からなるワード線を有してなる第２のＮチャネルＭ
ＯＳトランジスタからなり、上記Ｎウェルの底部の深さ
より深い深さを有して上記Ｐ型シリコン基板の表面には
第２のＮウェルが設けられ，これらの第２のＮウェルの
周辺をなすこのＰ型シリコン基板の表面にはこれらのＮ
ウェルが設けられ，さらに，これらのＮウェルに囲まれ
たこれらの第２のＮウェルの表面には上記第１のＰウェ
ルが設けられ、上記第２のＮチャネルＭＯＳトランジス
タがこれらの第１のＰウェルの表面に設けられ、さら
に、上記ワード線の側面に設けられた上記絶縁膜スペー
サに自己整合的に上記第２のＮチャネルＭＯＳトランジ
スタのＮ型ソース・ドレイン領域に直接に接続されて，
ビット線もしくはストレージノード電極に接続される引
き出しパッドが上記第２のＮ+ 型多結晶シリコン膜から
なる。さらに、上記第２のＮ+ 型多結晶シリコン膜から
の上記抵抗素子と上記引き出しパッドとの形成が、それ
ぞれ別のフォトリソグラフィ工程によりなされる。
は、Ｐ型シリコン基板の表面に形成された第１のＰウェ
ルの表面に設けられたＮチャネルＭＯＳトランジスタ
と、このＰ型シリコン基板の表面に形成られたＮウェル
の表面に設けられたＰチャネルＭＯＳトランジスタと、
これらの第１のＰウェルの底部の深さより深い深さを有
してこのＰ型シリコン基板の表面の第１の領域に形成さ
れた第２のＰウェルの表面上に設けられた抵抗素子と、
このＰ型シリコン基板の表面の第２の領域に形成された
これらの第２のＰウェルの表面に設けられた容量素子と
を少なくとも有する半導体装置であって、上記Ｎチャネ
ルＭＯＳトランジスタ並びにＰチャネルＭＯＳトランジ
スタのゲート電極は第１のＮ+ 型多結晶シリコン膜と金
属シリサイド膜とが積層してなる金属ポリサイド膜から
なり、これらのゲート電極の上面は第１の絶縁膜からな
る絶縁膜キャップにより覆われ、これらのゲート電極の
側面は第２の絶縁膜からなる絶縁膜スペーサにより覆わ
れ、上記第１の領域の上記第２のＰウェルの表面には上
記第１のＮ+ 型多結晶シリコン膜からなる複数の第１の
Ｎ+ 型多結晶シリコン膜パターンがこれらの第２のＰウ
ェルの表面に直接に接続し，第１の所要の間隔を有して
平行に設けられ、これらの第２のＰウェルの表面にはこ
れらの第１のＮ+ 型多結晶シリコン膜パターンに自己整
合的に所望の深さの第１の溝が設けられ、これらの第１
のＮ+ 型多結晶シリコン膜パターンに直接に接続するこ
れらの第２のＰウェルの表面を含めて，これらの第１の
溝の表面をなすこれらの第２のＰウェルの表面には第１
のＮ+ 型拡散層が設けられ、これらの第１の溝を含め
て，これらの第１のＮ+ 型多結晶シリコン膜パターンの
表面は所要膜厚の第３の絶縁膜により覆われ、第２のＮ
+ 型多結晶シリコン膜からなる上記抵抗素子がこれらの
第１のＮ+ 型多結晶シリコン膜パターンに直交する方向
にこの第３の絶縁膜を介してこれらの第１のＮ+ 型多結
晶シリコン膜パターン上を複数回横断する姿態を有して
設けられ、上記第２の領域の上記第２のＰウェルの表面
には上記第１のＮ+ 型多結晶シリコン膜からなる複数の
第２のＮ+ 型多結晶シリコン膜パターンがこれらの第２
のＰウェルの表面に直接に接続し，第２の所要の間隔を
有して平行に設けられ、これらの第２のＰウェルの表面
にはこれらの第２のＮ+ 型多結晶シリコン膜パターンに
自己整合的に所望の深さの第２の溝が設けられ、これら
の第２のＮ+ 型多結晶シリコン膜パターンに直接に接続
するこれらの第２のＰウェルの表面を含めて，これらの
第２の溝の表面をなすこれらの第２のＰウェルの表面に
は第２のＮ+ 型拡散層が設けられ、これらの第２の溝を
含めて，これらの第２のＮ+ 型多結晶シリコン膜パター
ンの表面は容量絶縁膜により覆われ、この容量絶縁膜は
上記金属シリサイド膜からなる対向電極により直接に覆
われていることにある。好ましくは、上記第１，第２お
よび第３の絶縁膜がそれぞれ酸化シリコン膜であるか、
もしくは、上記第３の絶縁膜が窒化シリコン膜に上記第
２の絶縁膜が積層した膜からなり上記第１の絶縁膜およ
びこの第２の絶縁膜がそれぞれ酸化シリコン膜である。
さらに好ましくは、上記半導体装置がスタックド型のメ
モリセルを有したＤＲＡＭを含み、これらのメモリセル
を構成するＮチャネルＭＯＳトランジスタは上記ゲート
電極からなるワード線を有してなる第２のＮチャネルＭ
ＯＳトランジスタからなり、上記Ｎウェルの底部の深さ
より深い深さを有して上記Ｐ型シリコン基板の表面には
第２のＮウェルが設けられ，これらの第２のＮウェルの
周辺をなすこのＰ型シリコン基板の表面にはこれらのＮ
ウェルが設けられ，さらに，これらのＮウェルに囲まれ
たこれらの第２のＮウェルの表面には上記第１のＰウェ
ルが設けられ、上記第２のＮチャネルＭＯＳトランジス
タがこれらの第１のＰウェルの表面に設けられ、さら
に、上記ワード線の側面に設けられた上記絶縁膜スペー
サに自己整合的に上記第２のＮチャネルＭＯＳトランジ
スタのＮ型ソース・ドレイン領域に直接に接続されて，
ビット線もしくはストレージノード電極に接続される引
き出しパッドが上記第２のＮ+ 型多結晶シリコン膜から
なる。さらに、上記第２のＮ+ 型多結晶シリコン膜から
の上記抵抗素子と上記引き出しパッドとの形成が、それ
ぞれ別のフォトリソグラフィ工程によりなされる。
【００１１】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１２】まず、本発明の第１の実施の形態の構成の
概要は、次のとおりになっている。本第１の実施の形態
はゲート電極が（第１のＮ+ 型多結晶シリコン膜を含ん
だ）金属ポリサイド膜からなるＭＯＳトランジスタを含
んだ半導体装置に適用され、フィールド絶縁膜の表面上
にダミーのゲート電極を複数本平行に設けてこれらのゲ
ート電極の上面および側面がそれぞれ絶縁膜キャップお
よび絶縁膜スペーサで覆われているとき、第２のＮ+ 型
多結晶シリコン膜からなる１つの抵抗素子が、これらの
ダミーのゲート電極に直交する方向に，絶縁膜キャップ
並びに絶縁膜スペーサを介してこれらのダミーのゲート
電極上を複数回往復横断する姿態に設けられている。本
第１の実施の形態の目的は、大きな抵抗値を有する抵抗
素子の占有面積を縮小することにある。
概要は、次のとおりになっている。本第１の実施の形態
はゲート電極が（第１のＮ+ 型多結晶シリコン膜を含ん
だ）金属ポリサイド膜からなるＭＯＳトランジスタを含
んだ半導体装置に適用され、フィールド絶縁膜の表面上
にダミーのゲート電極を複数本平行に設けてこれらのゲ
ート電極の上面および側面がそれぞれ絶縁膜キャップお
よび絶縁膜スペーサで覆われているとき、第２のＮ+ 型
多結晶シリコン膜からなる１つの抵抗素子が、これらの
ダミーのゲート電極に直交する方向に，絶縁膜キャップ
並びに絶縁膜スペーサを介してこれらのダミーのゲート
電極上を複数回往復横断する姿態に設けられている。本
第１の実施の形態の目的は、大きな抵抗値を有する抵抗
素子の占有面積を縮小することにある。
【００１３】半導体装置の部分的レイアウト図である図
１と、半導体装置の平面模式図であり図１の〈Ａ〉領域
および〈Ｂ〉領域の平面模式図である図２と、半導体装
置の断面模式図であり図２のＡＡ線，ＢＢ線およびＣＣ
線での断面模式図である図３とを参照すると、本発明の
第１の実施の形態の第１の実施例は、スタックド型のメ
モリセルを有したＤＲＡＭを含む半導体装置に適用され
たものである。この半導体装置では０．２μｍ設計ルー
ルが採用されている。
１と、半導体装置の平面模式図であり図１の〈Ａ〉領域
および〈Ｂ〉領域の平面模式図である図２と、半導体装
置の断面模式図であり図２のＡＡ線，ＢＢ線およびＣＣ
線での断面模式図である図３とを参照すると、本発明の
第１の実施の形態の第１の実施例は、スタックド型のメ
モリセルを有したＤＲＡＭを含む半導体装置に適用され
たものである。この半導体装置では０．２μｍ設計ルー
ルが採用されている。
【００１４】Ｐ型シリコン基板１０１の表面には、スタ
ックド型のメモリセルを有したＤＲＡＭが設けられたセ
ルアレイ領域１６１ａと、ＮチャネルＭＯＳトランジス
タが設けられたＮチャネルＭＯＳトランジスタ領域１６
１ｂと、ＰチャネルＭＯＳトランジスタが設けられたＰ
チャネルＭＯＳトランジスタ領域１６１ｃと、抵抗値の
大きな抵抗素子が設けられた抵抗素子領域１６１ｄと、
容量値の大きな容量素子が設けられた容量素子領域１６
１ｅとが設けられている。さらにＰ型シリコン基板１０
１の表面には、接合の深さが７μｍ程度のＮウェル１０
２と、接合の深さが２μｍ程度のＮウェル１０３と、底
面の深さが２μｍ程度のＰウェル１０６とが設けられて
いる。セルアレイ領域１０６ａはＮウェル１０２の表面
に形成されたＰウェル１０６の表面に設けられており、
さらにこのセルアレイ領域１６１ａ（このＰウェル１０
６）の周辺はＮウェル１０３により取り囲まれて（他の
Ｐウェル１０６と素子分離されて）いる。ＮチャネルＭ
ＯＳトランジスタ領域１６１ｂ，ＰチャネルＭＯＳトラ
ンジスタ領域１６１ｃは、それぞれＰウェル１０６，Ｎ
ウェル１０３の表面に設けられている。抵抗素子領域１
６１ｄおよび容量素子領域１６１ｅもそれぞれＰウェル
１０６の表面に設けられている。Ｐ型シリコン基板１０
１の表面の（Ｎウェル１０２，Ｎウェル１０３およびＰ
ウェル１０６の表面を含めた）素子分離領域には、膜厚
２５０ｎｍ程度のフィールド絶縁膜１０７が設けられて
いる〔図１〜図３〕。なお本第１の実施例ではＮウェル
１０２を設けてあるが、Ｎウェル１０２の表面にＰウェ
ル１０６を設ける構造にするのはセルアレイ領域１６１
ａのＰウェル１０６にＰ型シリコン基板１０１とは相違
する電位を与えるためであり、このＮウェル１０２は必
須という類のものではない。
ックド型のメモリセルを有したＤＲＡＭが設けられたセ
ルアレイ領域１６１ａと、ＮチャネルＭＯＳトランジス
タが設けられたＮチャネルＭＯＳトランジスタ領域１６
１ｂと、ＰチャネルＭＯＳトランジスタが設けられたＰ
チャネルＭＯＳトランジスタ領域１６１ｃと、抵抗値の
大きな抵抗素子が設けられた抵抗素子領域１６１ｄと、
容量値の大きな容量素子が設けられた容量素子領域１６
１ｅとが設けられている。さらにＰ型シリコン基板１０
１の表面には、接合の深さが７μｍ程度のＮウェル１０
２と、接合の深さが２μｍ程度のＮウェル１０３と、底
面の深さが２μｍ程度のＰウェル１０６とが設けられて
いる。セルアレイ領域１０６ａはＮウェル１０２の表面
に形成されたＰウェル１０６の表面に設けられており、
さらにこのセルアレイ領域１６１ａ（このＰウェル１０
６）の周辺はＮウェル１０３により取り囲まれて（他の
Ｐウェル１０６と素子分離されて）いる。ＮチャネルＭ
ＯＳトランジスタ領域１６１ｂ，ＰチャネルＭＯＳトラ
ンジスタ領域１６１ｃは、それぞれＰウェル１０６，Ｎ
ウェル１０３の表面に設けられている。抵抗素子領域１
６１ｄおよび容量素子領域１６１ｅもそれぞれＰウェル
１０６の表面に設けられている。Ｐ型シリコン基板１０
１の表面の（Ｎウェル１０２，Ｎウェル１０３およびＰ
ウェル１０６の表面を含めた）素子分離領域には、膜厚
２５０ｎｍ程度のフィールド絶縁膜１０７が設けられて
いる〔図１〜図３〕。なお本第１の実施例ではＮウェル
１０２を設けてあるが、Ｎウェル１０２の表面にＰウェ
ル１０６を設ける構造にするのはセルアレイ領域１６１
ａのＰウェル１０６にＰ型シリコン基板１０１とは相違
する電位を与えるためであり、このＮウェル１０２は必
須という類のものではない。
【００１５】セルアレイ領域１６１ａを構成するＰウェ
ル１０６の表面上には、膜厚７ｎｍ程度のゲート酸化膜
１０８（およびフィールド絶縁膜１０７）を介して、ワ
ード線１１７ａが設けられている。ワード線１１７ａは
膜厚１００ｎｍ程度の第１のＮ+ 型多結晶シリコン膜か
らなるＮ+ 型多結晶シリコン膜パターン１１１ａに膜厚
１００ｎｍ程度の（金属シリサイド膜である）タングス
テンシリサイド（ＷＳｉ2 ）膜からなるタングステンシ
リサイド膜パターン１１６ａが積層してなる。ワード線
１１７ａの上面は膜厚１００ｎｍ程度の（第１の酸化シ
リコン膜からなる）酸化シリコン膜キャップ１１８ａに
より直接に覆われており、ワード線１１７ａ（および酸
化シリコン膜キャップ１１８ａ）の側面は膜厚６０ｎｍ
程度の（第２の酸化シリコン膜からなる）酸化シリコン
膜スペーサ１２１ａにより直接に覆われている。ワード
線１１７ａの線幅（ゲート長Ｌ），間隔および配線ピッ
チは、それぞれ０．２５μｍ程度，０．２μｍ程度およ
び０．４５μｍ程度である。セルアレイ領域１６１ａの
フィールド絶縁膜１０７に囲まれたＰウェル１０６の表
面には、接合の深さが０．１μｍ程度のＮ- 型拡散層１
１９ａａ，１１９ａｂがワード線１１７ａに自己整合的
に設けられ、接合の深さが０．１５μｍ程度のＮ+ 型拡
散層１２３ａａ，１２３ａｂが酸化シリコン膜スペーサ
１１８ａに自己整合的に設けられている。メモリセルを
構成するＮチャネルＭＯＳトランジスタは、ゲート酸化
膜１０８と、ワード線１１７ａと、Ｎ- 型拡散層１１９
ａａおよびＮ+ 型拡散層１２３ａａからなるＮ型ソース
・ドレイン領域１２４ａａと、Ｎ- 型拡散層１１９ａｂ
およびＮ+ 型拡散層１２３ａｂからなるＮ型ソース・ド
レイン領域１２４ａｂとから構成されている。Ｎ型ソー
ス・ドレイン領域１２４ａａ，１２４ａｂの線幅（ゲー
ト幅Ｗ）および間隔はそれぞれ０．２μｍ程度および
０．２５μｍ程度である。
ル１０６の表面上には、膜厚７ｎｍ程度のゲート酸化膜
１０８（およびフィールド絶縁膜１０７）を介して、ワ
ード線１１７ａが設けられている。ワード線１１７ａは
膜厚１００ｎｍ程度の第１のＮ+ 型多結晶シリコン膜か
らなるＮ+ 型多結晶シリコン膜パターン１１１ａに膜厚
１００ｎｍ程度の（金属シリサイド膜である）タングス
テンシリサイド（ＷＳｉ2 ）膜からなるタングステンシ
リサイド膜パターン１１６ａが積層してなる。ワード線
１１７ａの上面は膜厚１００ｎｍ程度の（第１の酸化シ
リコン膜からなる）酸化シリコン膜キャップ１１８ａに
より直接に覆われており、ワード線１１７ａ（および酸
化シリコン膜キャップ１１８ａ）の側面は膜厚６０ｎｍ
程度の（第２の酸化シリコン膜からなる）酸化シリコン
膜スペーサ１２１ａにより直接に覆われている。ワード
線１１７ａの線幅（ゲート長Ｌ），間隔および配線ピッ
チは、それぞれ０．２５μｍ程度，０．２μｍ程度およ
び０．４５μｍ程度である。セルアレイ領域１６１ａの
フィールド絶縁膜１０７に囲まれたＰウェル１０６の表
面には、接合の深さが０．１μｍ程度のＮ- 型拡散層１
１９ａａ，１１９ａｂがワード線１１７ａに自己整合的
に設けられ、接合の深さが０．１５μｍ程度のＮ+ 型拡
散層１２３ａａ，１２３ａｂが酸化シリコン膜スペーサ
１１８ａに自己整合的に設けられている。メモリセルを
構成するＮチャネルＭＯＳトランジスタは、ゲート酸化
膜１０８と、ワード線１１７ａと、Ｎ- 型拡散層１１９
ａａおよびＮ+ 型拡散層１２３ａａからなるＮ型ソース
・ドレイン領域１２４ａａと、Ｎ- 型拡散層１１９ａｂ
およびＮ+ 型拡散層１２３ａｂからなるＮ型ソース・ド
レイン領域１２４ａｂとから構成されている。Ｎ型ソー
ス・ドレイン領域１２４ａａ，１２４ａｂの線幅（ゲー
ト幅Ｗ）および間隔はそれぞれ０．２μｍ程度および
０．２５μｍ程度である。
【００１６】Ｎ型ソース・ドレイン領域１２４ａａ，１
２４ａｂには、膜厚１５０ｎｍ程度の第２のＮ+ 型多結
晶シリコン膜からなる引き出しパッド１２２ａａ，１２
２ａｂがそれぞれ直接に接続されている。引き出しパッ
ド１２２ａａ，１２２ａｂはそれぞれ酸化シリコン膜ス
ペーサ１２１ａに自己整合的に形成されており、引き出
しパッド１２２ａａ，１２２ａｂの最小幅および最小間
隔はそれぞれ０．２５μｍ程度および０．２μｍ程度で
ある。メモリセルを構成するＮチャネルＭＯＳトランジ
スタ（および引き出しパッド１２２ａａ，１２２ａｂ）
等は（第１の）層間絶縁膜１３１に覆われている。層間
絶縁膜１３１には、引き出しパッド１２２ａａに達する
ビットコンタクト孔１３２が設けられている。ビットコ
ンタクト孔１３２の口径は０．２μｍ程度である。層間
絶縁膜１３２の表面上には（第２の）タングステンシリ
サイド膜からなるビット線１３４が設けられており、ビ
ット線１３４はビットコンタクト孔１３２を介して引き
出しパッド１２２ａａ，Ｎ型ソース・ドレイン領域１２
４ａａに電気的に接続されている。
２４ａｂには、膜厚１５０ｎｍ程度の第２のＮ+ 型多結
晶シリコン膜からなる引き出しパッド１２２ａａ，１２
２ａｂがそれぞれ直接に接続されている。引き出しパッ
ド１２２ａａ，１２２ａｂはそれぞれ酸化シリコン膜ス
ペーサ１２１ａに自己整合的に形成されており、引き出
しパッド１２２ａａ，１２２ａｂの最小幅および最小間
隔はそれぞれ０．２５μｍ程度および０．２μｍ程度で
ある。メモリセルを構成するＮチャネルＭＯＳトランジ
スタ（および引き出しパッド１２２ａａ，１２２ａｂ）
等は（第１の）層間絶縁膜１３１に覆われている。層間
絶縁膜１３１には、引き出しパッド１２２ａａに達する
ビットコンタクト孔１３２が設けられている。ビットコ
ンタクト孔１３２の口径は０．２μｍ程度である。層間
絶縁膜１３２の表面上には（第２の）タングステンシリ
サイド膜からなるビット線１３４が設けられており、ビ
ット線１３４はビットコンタクト孔１３２を介して引き
出しパッド１２２ａａ，Ｎ型ソース・ドレイン領域１２
４ａａに電気的に接続されている。
【００１７】層間絶縁膜１３１の表面は（第２の）層間
絶縁膜１４１により覆われている。層間絶縁膜１４１お
よび層間絶縁膜１３１を貫通して設けられたノードコン
タクト孔１４２は、引き出しパッド１２２ａｂに達して
いる。ノードコンタクト孔１４２は導電体膜からなるコ
ンタクトプラグ１４３により充填されており、ノードコ
ンタクト孔１４２の口径も０．２μｍ程度である。層間
絶縁膜１４１の表面上に設けられたストレージノード電
極１４４は、ノードコンタクト孔１４２を充填するコン
タクトプラグ１４３を介して引き出しパッド１２２ａ
ｂ，Ｎ型ソース・ドレイン領域１２４ａｂに接続されて
いる。ストレージノード電極１４４の幅，間隔はそれぞ
れ０．２５μｍ程度，０．２μｍ程度である。ストレー
ジノード電極１４４は膜厚０．９μｍ程度のＮ+ 型多結
晶シリコン膜パターンからなり、ストレージノード電極
１４４の上面並びに側面は極めて薄い窒化シリコン膜と
酸化タンタル（Ｔａ2 Ｏ5 ）膜とからなる容量絶縁膜１
４５により直接に覆われている。容量絶縁膜１４５の酸
化シリコン膜換算膜厚は３ｎｍ程度である。ストレージ
ノード電極１４４はこの容量絶縁膜１４５を介してセル
プレート電極１４６により覆われている。セルプレート
電極１４６は膜厚１００ｎｍ程度の窒化チタン（Ｔｉ
Ｎ）膜に膜厚１００ｎｍ程度のタングステンシリサイド
（ＷＳｉ2 ）膜が積層してなる。セルプレート電極１４
６の表面は（第３の）層間絶縁膜１５１により覆われて
いる〔図１，図２（ａ），図３（ａ）〕。
絶縁膜１４１により覆われている。層間絶縁膜１４１お
よび層間絶縁膜１３１を貫通して設けられたノードコン
タクト孔１４２は、引き出しパッド１２２ａｂに達して
いる。ノードコンタクト孔１４２は導電体膜からなるコ
ンタクトプラグ１４３により充填されており、ノードコ
ンタクト孔１４２の口径も０．２μｍ程度である。層間
絶縁膜１４１の表面上に設けられたストレージノード電
極１４４は、ノードコンタクト孔１４２を充填するコン
タクトプラグ１４３を介して引き出しパッド１２２ａ
ｂ，Ｎ型ソース・ドレイン領域１２４ａｂに接続されて
いる。ストレージノード電極１４４の幅，間隔はそれぞ
れ０．２５μｍ程度，０．２μｍ程度である。ストレー
ジノード電極１４４は膜厚０．９μｍ程度のＮ+ 型多結
晶シリコン膜パターンからなり、ストレージノード電極
１４４の上面並びに側面は極めて薄い窒化シリコン膜と
酸化タンタル（Ｔａ2 Ｏ5 ）膜とからなる容量絶縁膜１
４５により直接に覆われている。容量絶縁膜１４５の酸
化シリコン膜換算膜厚は３ｎｍ程度である。ストレージ
ノード電極１４４はこの容量絶縁膜１４５を介してセル
プレート電極１４６により覆われている。セルプレート
電極１４６は膜厚１００ｎｍ程度の窒化チタン（Ｔｉ
Ｎ）膜に膜厚１００ｎｍ程度のタングステンシリサイド
（ＷＳｉ2 ）膜が積層してなる。セルプレート電極１４
６の表面は（第３の）層間絶縁膜１５１により覆われて
いる〔図１，図２（ａ），図３（ａ）〕。
【００１８】ＮチャネルＭＯＳトランジスタ領域１６１
ｂ，ＰチャネルＭＯＳトランジスタ領域１６１ｃを構成
するＰウェル１０６，Ｎウェル１０３の表面上には、そ
れぞれゲート酸化膜１０８等を介してゲート電極１１７
ｂ，１１７ｃが設けられている。ゲート電極１１７ｂ，
１１７ｃもそれぞれ膜厚１００ｎｍ程度の第１のＮ+型
多結晶シリコン膜からなるＮ+ 型多結晶シリコン膜パタ
ーン１１１ｂ，１１１ｃに膜厚１００ｎｍ程度の（金属
シリサイド膜である）タングステンシリサイド（ＷＳｉ
2 ）膜からなるタングステンシリサイド膜パターン１１
６ｂ，１１６ｃが積層してなる。ゲート電極１１７ｂ，
１１７ｂの上面もそれぞれ膜厚１００ｎｍ程度の（第１
の酸化シリコン膜からなる）酸化シリコン膜キャップ１
１８ｂ，１１８ｃにより直接に覆われており、ゲート電
極１１７ｂ（および酸化シリコン膜キャップ１１８
ｂ），ゲート電極１１７ｃ（および酸化シリコン膜キャ
ップ１１８ｃ）の側面もそれぞれ膜厚６０ｎｍ程度の
（第２の酸化シリコン膜からなる）酸化シリコン膜スペ
ーサ１２１ｂ，１２１ｃにより直接に覆われている。ゲ
ート電極１１７ｂのゲート長Ｌは０．３μｍ程度であ
り、ゲート電極１１７ｃのゲート長Ｌは０．３５μｍ程
度である。
ｂ，ＰチャネルＭＯＳトランジスタ領域１６１ｃを構成
するＰウェル１０６，Ｎウェル１０３の表面上には、そ
れぞれゲート酸化膜１０８等を介してゲート電極１１７
ｂ，１１７ｃが設けられている。ゲート電極１１７ｂ，
１１７ｃもそれぞれ膜厚１００ｎｍ程度の第１のＮ+型
多結晶シリコン膜からなるＮ+ 型多結晶シリコン膜パタ
ーン１１１ｂ，１１１ｃに膜厚１００ｎｍ程度の（金属
シリサイド膜である）タングステンシリサイド（ＷＳｉ
2 ）膜からなるタングステンシリサイド膜パターン１１
６ｂ，１１６ｃが積層してなる。ゲート電極１１７ｂ，
１１７ｂの上面もそれぞれ膜厚１００ｎｍ程度の（第１
の酸化シリコン膜からなる）酸化シリコン膜キャップ１
１８ｂ，１１８ｃにより直接に覆われており、ゲート電
極１１７ｂ（および酸化シリコン膜キャップ１１８
ｂ），ゲート電極１１７ｃ（および酸化シリコン膜キャ
ップ１１８ｃ）の側面もそれぞれ膜厚６０ｎｍ程度の
（第２の酸化シリコン膜からなる）酸化シリコン膜スペ
ーサ１２１ｂ，１２１ｃにより直接に覆われている。ゲ
ート電極１１７ｂのゲート長Ｌは０．３μｍ程度であ
り、ゲート電極１１７ｃのゲート長Ｌは０．３５μｍ程
度である。
【００１９】ＮチャネルＭＯＳトランジスタ領域１６１
ｂのフィールド絶縁膜１０７に囲まれたＰウェル１０６
の表面には、接合の深さが０．１μｍ程度のＮ- 型拡散
層１１９ｂがゲート電極１１７ｂに自己整合的に設けら
れ、接合の深さが０．２μｍ程度のＮ+ 型拡散層１２３
ｂが酸化シリコン膜スペーサ１２１ｂに自己整合的に設
けられている。ＮチャネルＭＯＳトランジスタ領域１６
１ｂに形成されたＮチャネルＭＯＳトランジスタは、ゲ
ート酸化膜１０８と、ゲート電極１１７ｂと、Ｎ- 型拡
散層１１９ｂおよびＮ+ 型拡散層１２３ｂからなるＮ型
ソース・ドレイン領域１２４ｂとから構成されている。
ＰチャネルＭＯＳトランジスタ領域１６１ｃのフィール
ド絶縁膜１０７に囲まれたＮウェル１０３の表面には、
接合の深さが０．２μｍ程度のＰ+ 型拡散層からなるＰ
型ソース・ドレイン領域１２５が酸化シリコン膜スペー
サ１２１ｃに自己整合的に設けられている。Ｐチャネル
ＭＯＳトランジスタ領域１６１ｃに形成されたＰチャネ
ルＭＯＳトランジスタは、ゲート酸化膜１０８と、ゲー
ト電極１１７ｃと、Ｐ+ 型拡散層からなるＰ型ソース・
ドレイン領域１２５とから構成されている。これらのＮ
チャネルＭＯＳトランジスタおよびＰチャネルＭＯＳト
ランジスタを含めて、ＮチャネルＭＯＳトランジスタ領
域１６１ｂおよびＰチャネルＭＯＳトランジスタ領域１
６１ｃの表面は層間絶縁膜１３１により覆われている。
さらにこれらの領域でも、層間絶縁膜１３１の表面は層
間絶縁膜１４１により覆われ、層間絶縁膜１４１の表面
は層間絶縁膜１５１により覆われている〔図１，図２
（ａ），図３（ａ）〕。
ｂのフィールド絶縁膜１０７に囲まれたＰウェル１０６
の表面には、接合の深さが０．１μｍ程度のＮ- 型拡散
層１１９ｂがゲート電極１１７ｂに自己整合的に設けら
れ、接合の深さが０．２μｍ程度のＮ+ 型拡散層１２３
ｂが酸化シリコン膜スペーサ１２１ｂに自己整合的に設
けられている。ＮチャネルＭＯＳトランジスタ領域１６
１ｂに形成されたＮチャネルＭＯＳトランジスタは、ゲ
ート酸化膜１０８と、ゲート電極１１７ｂと、Ｎ- 型拡
散層１１９ｂおよびＮ+ 型拡散層１２３ｂからなるＮ型
ソース・ドレイン領域１２４ｂとから構成されている。
ＰチャネルＭＯＳトランジスタ領域１６１ｃのフィール
ド絶縁膜１０７に囲まれたＮウェル１０３の表面には、
接合の深さが０．２μｍ程度のＰ+ 型拡散層からなるＰ
型ソース・ドレイン領域１２５が酸化シリコン膜スペー
サ１２１ｃに自己整合的に設けられている。Ｐチャネル
ＭＯＳトランジスタ領域１６１ｃに形成されたＰチャネ
ルＭＯＳトランジスタは、ゲート酸化膜１０８と、ゲー
ト電極１１７ｃと、Ｐ+ 型拡散層からなるＰ型ソース・
ドレイン領域１２５とから構成されている。これらのＮ
チャネルＭＯＳトランジスタおよびＰチャネルＭＯＳト
ランジスタを含めて、ＮチャネルＭＯＳトランジスタ領
域１６１ｂおよびＰチャネルＭＯＳトランジスタ領域１
６１ｃの表面は層間絶縁膜１３１により覆われている。
さらにこれらの領域でも、層間絶縁膜１３１の表面は層
間絶縁膜１４１により覆われ、層間絶縁膜１４１の表面
は層間絶縁膜１５１により覆われている〔図１，図２
（ａ），図３（ａ）〕。
【００２０】抵抗素子領域１６１ｄを構成するＰウェル
１０６の表面上には、フィールド絶縁膜１０７を介して
０．２μｍ程度の線幅（ゲート長Ｌ）を有した複数のダ
ミーのゲート電極１１７ｄが例えば（所要の間隔であ
る）０．５μｍの間隔を有して，平行に設けられてい
る。ゲート電極１１７ｄの配線ピッチは０．７μｍ程度
である。ゲート電極１１７ｄも膜厚１００ｎｍ程度のＮ
+ 型多結晶シリコン膜パターン１１１ｄに膜厚１００ｎ
ｍ程度のタングステンシリサイド膜パターン１１６ｄが
積層してなる。ゲート電極１１７ｄの上面も膜厚１００
ｎｍ程度の酸化シリコン膜キャップ１１８ｄにより直接
に覆われており、ゲート電極１１７ｄ（および酸化シリ
コン膜キャップ１１８ｄ）の側面も（これらのゲート電
極１１７ｄのそれぞれの一端を除いて）それぞれ膜厚６
０ｎｍ程度の酸化シリコン膜スペーサ１２１ｄにより直
接に覆われている。
１０６の表面上には、フィールド絶縁膜１０７を介して
０．２μｍ程度の線幅（ゲート長Ｌ）を有した複数のダ
ミーのゲート電極１１７ｄが例えば（所要の間隔であ
る）０．５μｍの間隔を有して，平行に設けられてい
る。ゲート電極１１７ｄの配線ピッチは０．７μｍ程度
である。ゲート電極１１７ｄも膜厚１００ｎｍ程度のＮ
+ 型多結晶シリコン膜パターン１１１ｄに膜厚１００ｎ
ｍ程度のタングステンシリサイド膜パターン１１６ｄが
積層してなる。ゲート電極１１７ｄの上面も膜厚１００
ｎｍ程度の酸化シリコン膜キャップ１１８ｄにより直接
に覆われており、ゲート電極１１７ｄ（および酸化シリ
コン膜キャップ１１８ｄ）の側面も（これらのゲート電
極１１７ｄのそれぞれの一端を除いて）それぞれ膜厚６
０ｎｍ程度の酸化シリコン膜スペーサ１２１ｄにより直
接に覆われている。
【００２１】（これらのゲート電極１１７ｄのそれぞれ
の一端に位置する）抵抗素子領域１６１ｄの一端には、
フィールド絶縁膜１０７に囲まれた素子形成領域が設け
られている。この素子形成領域の表面に設けられたゲー
ト酸化膜１０８には、ダイレクトコンタクト孔１０９が
設けられており、ゲート電極１１７ｄはダイレクトコン
タクト孔１０９を介してこのＰウェル１０６の表面に直
接に接続されている。この素子形成領域をなすＰウェル
１０６の表面には、ゲート電極１１７ｄの直下に接合の
深さが０．１５μｍ程度のＮ+ 型拡散層１２３ｄａが設
けられ、さらにゲート電極１１７ｄに自己整合的に接合
の深さが０．１μｍ程度のＮ- 型拡散層１１９ｄａが設
けられている。Ｎ- 型拡散層１１９ｄａとＮ+ 型拡散層
１２３ｄａは直接に接続されており、図に示されない部
分においてこのＮ- 型拡散層１１９ｄａは固定電位に接
続されている。さらに、酸化シリコン膜スペーサ１２１
ｄを構成する第２の酸化シリコン膜１２１が残置してこ
の素子形成領域の表面を覆っている。
の一端に位置する）抵抗素子領域１６１ｄの一端には、
フィールド絶縁膜１０７に囲まれた素子形成領域が設け
られている。この素子形成領域の表面に設けられたゲー
ト酸化膜１０８には、ダイレクトコンタクト孔１０９が
設けられており、ゲート電極１１７ｄはダイレクトコン
タクト孔１０９を介してこのＰウェル１０６の表面に直
接に接続されている。この素子形成領域をなすＰウェル
１０６の表面には、ゲート電極１１７ｄの直下に接合の
深さが０．１５μｍ程度のＮ+ 型拡散層１２３ｄａが設
けられ、さらにゲート電極１１７ｄに自己整合的に接合
の深さが０．１μｍ程度のＮ- 型拡散層１１９ｄａが設
けられている。Ｎ- 型拡散層１１９ｄａとＮ+ 型拡散層
１２３ｄａは直接に接続されており、図に示されない部
分においてこのＮ- 型拡散層１１９ｄａは固定電位に接
続されている。さらに、酸化シリコン膜スペーサ１２１
ｄを構成する第２の酸化シリコン膜１２１が残置してこ
の素子形成領域の表面を覆っている。
【００２２】抵抗素子領域１６１ｄの表面に設けられた
フィールド絶縁膜１０７の表面上には、（上記引き出し
パッド１２２ａａ等を構成する１５０ｎｍ程度の膜厚の
（第２の）Ｎ+ 型多結晶シリコン膜と同層の）Ｎ+ 型多
結晶シリコン膜パターンからなる抵抗素子１２２ｄが、
酸化シリコン膜１１８ｄ並びに酸化シリコン膜スペーサ
１２１ｄを介してこれらのゲート電極１１７ｄ上をゲー
ト電極１１７ｄに直交する方向に，複数回往復蛇行して
横断する姿態を有して設けられている。抵抗素子１２２
ｄの線幅，間隔はそれぞれ０．８μｍ程度，０．８μｍ
程度である。抵抗素子１２２ｄを含めて、抵抗素子領域
１６１ｄの表面も層間絶縁膜１３１により覆われてい
る。さらに、層間絶縁膜１３１の表面は層間絶縁膜１４
１により覆われ、層間絶縁膜１４１の表面は層間絶縁膜
１５１により覆われている〔図１，図２（ｂ），図３
（ｂ），図３（ｃ）〕。なお、本第１の実施の形態の本
第１の実施例において、ゲート電極１１７ｄを上記素子
形成領域に設けられたＮ- 型拡散層１１９ｄａおよびＮ
+ 型拡散層１２３ｄａに電気的に接続するのは、ゲート
電極１１７ｄａの電位がフローティング状態をなるのを
抑止するためである。これにより、ゲート電極１１７ｄ
と抵抗素子１２２ｄとの間に形成される寄生容量の変動
は、抑制される。
フィールド絶縁膜１０７の表面上には、（上記引き出し
パッド１２２ａａ等を構成する１５０ｎｍ程度の膜厚の
（第２の）Ｎ+ 型多結晶シリコン膜と同層の）Ｎ+ 型多
結晶シリコン膜パターンからなる抵抗素子１２２ｄが、
酸化シリコン膜１１８ｄ並びに酸化シリコン膜スペーサ
１２１ｄを介してこれらのゲート電極１１７ｄ上をゲー
ト電極１１７ｄに直交する方向に，複数回往復蛇行して
横断する姿態を有して設けられている。抵抗素子１２２
ｄの線幅，間隔はそれぞれ０．８μｍ程度，０．８μｍ
程度である。抵抗素子１２２ｄを含めて、抵抗素子領域
１６１ｄの表面も層間絶縁膜１３１により覆われてい
る。さらに、層間絶縁膜１３１の表面は層間絶縁膜１４
１により覆われ、層間絶縁膜１４１の表面は層間絶縁膜
１５１により覆われている〔図１，図２（ｂ），図３
（ｂ），図３（ｃ）〕。なお、本第１の実施の形態の本
第１の実施例において、ゲート電極１１７ｄを上記素子
形成領域に設けられたＮ- 型拡散層１１９ｄａおよびＮ
+ 型拡散層１２３ｄａに電気的に接続するのは、ゲート
電極１１７ｄａの電位がフローティング状態をなるのを
抑止するためである。これにより、ゲート電極１１７ｄ
と抵抗素子１２２ｄとの間に形成される寄生容量の変動
は、抑制される。
【００２３】容量素子領域１６１ｅに設けられた容量素
子は、従来の容量素子と同じ構成になっている。本第１
の実施の形態の本第１の実施例では、抵抗素子１２２ｄ
の形成がメモリセル，ＮチャネルＭＯＳトランジスタ領
域１６１ｂにおけるＮチャネルＭＯＳトランジスタおよ
びＰチャネルＭＯＳトランジスタ領域１６１ｃにおける
ＰチャネルＭＯＳトランジスタの形成と関連しているこ
とから、これらメモリセル，ＮチャネルＭＯＳトランジ
スタおよびＰチャネルＭＯＳトランジスタの構成を説明
した。しかしながら、本第１の実施の形態の本第１の実
施例では、抵抗素子１２２ｄの形成が容量素子領域１６
１ｅの容量素子の形成に強く関連するすることはないの
で、容量素子の構成の説明を省略する。
子は、従来の容量素子と同じ構成になっている。本第１
の実施の形態の本第１の実施例では、抵抗素子１２２ｄ
の形成がメモリセル，ＮチャネルＭＯＳトランジスタ領
域１６１ｂにおけるＮチャネルＭＯＳトランジスタおよ
びＰチャネルＭＯＳトランジスタ領域１６１ｃにおける
ＰチャネルＭＯＳトランジスタの形成と関連しているこ
とから、これらメモリセル，ＮチャネルＭＯＳトランジ
スタおよびＰチャネルＭＯＳトランジスタの構成を説明
した。しかしながら、本第１の実施の形態の本第１の実
施例では、抵抗素子１２２ｄの形成が容量素子領域１６
１ｅの容量素子の形成に強く関連するすることはないの
で、容量素子の構成の説明を省略する。
【００２４】次に、本第１の実施の形態の本第１の実施
例による効果を説明する。例えば、膜厚１５０ｎｍ程度
で層抵抗が５０Ω／□程度の（第２の）Ｎ+ 型多結晶シ
リコン膜により抵抗値が例えば５ＭΩの抵抗素子を形成
する場合、従来の半導体装置でのこの抵抗素子の占有面
積は前述したように１２８×１０００μｍ2 程度必要で
あった。これに対して本第１の実施の形態の本第１の実
施例では、ダミーのゲート電極１１７ｄの１つの配線ピ
ッチ上を横断する抵抗素子１２２ｄの実効的な長さが
１．２μｍ程度になることから（従来の占有面積の７／
１２倍程度に縮小されて）、５ＭΩの抵抗素子の占有面
積は例えば７５×１０００μｍ2 になる。抵抗素子の占
有面積の縮小率は、ゲート電極，酸化シリコン膜キャッ
プ，酸化シリコン膜スペーサ並びに抵抗素子（を構成す
る第２のＮ+ 型多結晶シリコン膜）の膜厚に依存してい
る。例えば、酸化シリコン膜キャップ１１８ｄ（および
１１８ａ〜１１８ｃ）の膜厚を厚くするならば、さらに
抵抗素子１２２ｄの占有面積は縮小される。本第１の実
施の形態の本第１の実施例において、ゲート電極１１７
ｄの（所要の）間隔を０．５μｍに設定したのは、酸化
シリコン膜スペーサ１２１ｄの膜厚が６０ｎｍ程度であ
り，さらに抵抗素子１２２ｄの膜厚が１５０ｎｍ程度で
あることに依存する。例えばこの間隔を０．４５μｍ程
度とすると、従来より広い占有面積が必要になるという
事象も発生する。
例による効果を説明する。例えば、膜厚１５０ｎｍ程度
で層抵抗が５０Ω／□程度の（第２の）Ｎ+ 型多結晶シ
リコン膜により抵抗値が例えば５ＭΩの抵抗素子を形成
する場合、従来の半導体装置でのこの抵抗素子の占有面
積は前述したように１２８×１０００μｍ2 程度必要で
あった。これに対して本第１の実施の形態の本第１の実
施例では、ダミーのゲート電極１１７ｄの１つの配線ピ
ッチ上を横断する抵抗素子１２２ｄの実効的な長さが
１．２μｍ程度になることから（従来の占有面積の７／
１２倍程度に縮小されて）、５ＭΩの抵抗素子の占有面
積は例えば７５×１０００μｍ2 になる。抵抗素子の占
有面積の縮小率は、ゲート電極，酸化シリコン膜キャッ
プ，酸化シリコン膜スペーサ並びに抵抗素子（を構成す
る第２のＮ+ 型多結晶シリコン膜）の膜厚に依存してい
る。例えば、酸化シリコン膜キャップ１１８ｄ（および
１１８ａ〜１１８ｃ）の膜厚を厚くするならば、さらに
抵抗素子１２２ｄの占有面積は縮小される。本第１の実
施の形態の本第１の実施例において、ゲート電極１１７
ｄの（所要の）間隔を０．５μｍに設定したのは、酸化
シリコン膜スペーサ１２１ｄの膜厚が６０ｎｍ程度であ
り，さらに抵抗素子１２２ｄの膜厚が１５０ｎｍ程度で
あることに依存する。例えばこの間隔を０．４５μｍ程
度とすると、従来より広い占有面積が必要になるという
事象も発生する。
【００２５】なお、上記第１の実施の形態の上記第１の
実施例は、スタックド型のメモルセルを有したＤＲＡＭ
を含む半導体装置に限定されるものではなく、また、
０．２μｍ設計ルールの半導体装置に限定されるもので
はない。また、金属ポリサイド膜を構成する金属シリサ
イド膜，絶縁膜キャップおよび絶縁膜スペーサ等の構成
材料が上記タングステンシリサイド膜，酸化シリコン膜
キャップおよび酸化シリコン膜スペーサ等に限定される
ものではない。例えば、金属シリサイド膜としてはモリ
ブデンシリサイド（ＭｏＳｉ2 ）膜，タンタルシリサイ
ド（ＴａＳｉ2 ）膜あるいはチタンシリサイド（ＴｉＳ
ｉ2 ）膜でもよく、絶縁膜キャップとしては窒化シリコ
ン膜キャップでもよく、絶縁膜スペーサとしては窒化シ
リコン膜スペーサでもよい。さらにまた、第２のＮ+ 型
多結晶シリコン膜等の膜厚も上記記載の値に限定される
ものではない。
実施例は、スタックド型のメモルセルを有したＤＲＡＭ
を含む半導体装置に限定されるものではなく、また、
０．２μｍ設計ルールの半導体装置に限定されるもので
はない。また、金属ポリサイド膜を構成する金属シリサ
イド膜，絶縁膜キャップおよび絶縁膜スペーサ等の構成
材料が上記タングステンシリサイド膜，酸化シリコン膜
キャップおよび酸化シリコン膜スペーサ等に限定される
ものではない。例えば、金属シリサイド膜としてはモリ
ブデンシリサイド（ＭｏＳｉ2 ）膜，タンタルシリサイ
ド（ＴａＳｉ2 ）膜あるいはチタンシリサイド（ＴｉＳ
ｉ2 ）膜でもよく、絶縁膜キャップとしては窒化シリコ
ン膜キャップでもよく、絶縁膜スペーサとしては窒化シ
リコン膜スペーサでもよい。さらにまた、第２のＮ+ 型
多結晶シリコン膜等の膜厚も上記記載の値に限定される
ものではない。
【００２６】半導体装置の製造工程の断面模式図であ
り，図２（ａ）のＡＡ線での製造工程の断面模式図であ
る図４および図５と、半導体装置の製造工程の断面模式
図であり，図２（ｂ）のＢＢ線での製造工程の断面模式
図である図６および図７と、半導体装置の製造工程の断
面模式図であり，図２（ｂ）のＣＣ線での製造工程の断
面模式図である図８と、図１，図２および図３とを併せ
て参照すると、上記第１の実施の形態の上記第１の実施
例による半導体装置は、以下のとおりに形成される。
り，図２（ａ）のＡＡ線での製造工程の断面模式図であ
る図４および図５と、半導体装置の製造工程の断面模式
図であり，図２（ｂ）のＢＢ線での製造工程の断面模式
図である図６および図７と、半導体装置の製造工程の断
面模式図であり，図２（ｂ）のＣＣ線での製造工程の断
面模式図である図８と、図１，図２および図３とを併せ
て参照すると、上記第１の実施の形態の上記第１の実施
例による半導体装置は、以下のとおりに形成される。
【００２７】まず、Ｐ型シリコン基板１０１の表面のセ
ルアレイ領域１６１ａにＮウェル１０２が形成され、Ｐ
型シリコン基板１０１の表面のセルアレイ領域１６１ａ
の周辺およびＰチャネルＭＯＳトランジスタ領域１６１
ｃにＮウェル１０３が形成される。Ｐ型シリコン基板１
０１の表面のセルアレイ領域１６１ａのＮウェル１０２
の表面と、Ｐ型シリコン基板１０１の表面のＮチャネル
ＭＯＳトランジスタ領域１６１ｂ，抵抗素子領域１６１
ｄおよび容量素子領域１６１ｅ等とにＰウェル１０６が
形成される。Ｐ型シリコン基板１０１の表面の素子分離
領域にフィールド絶縁膜１０７が形成され、セルアレイ
領域１６１ａを構成するＰウェル１０６のフィールド絶
縁膜１０７に囲まれた表面と、ＮチャネルＭＯＳトラン
ジスタ領域１６１ｂを構成するＰウェル１０６のフィー
ルド絶縁膜１０７に囲まれた表面と、ＰチャネルＭＯＳ
トランジスタ領域１６１ｃを構成するＮウェル１０３の
フィールド絶縁膜１０７に囲まれた表面と、抵抗素子領
域１６１ｄを構成するＰウェル１０６のフィールド絶縁
膜１０７に囲まれた素子形成領域と、容量素子領域１６
１ｅを構成するＰウェル１０６のフィールド絶縁膜１０
７に囲まれた表面（図示せず）とに、熱酸化により膜厚
７ｎｍ程度のゲート酸化膜１０８が形成される。
ルアレイ領域１６１ａにＮウェル１０２が形成され、Ｐ
型シリコン基板１０１の表面のセルアレイ領域１６１ａ
の周辺およびＰチャネルＭＯＳトランジスタ領域１６１
ｃにＮウェル１０３が形成される。Ｐ型シリコン基板１
０１の表面のセルアレイ領域１６１ａのＮウェル１０２
の表面と、Ｐ型シリコン基板１０１の表面のＮチャネル
ＭＯＳトランジスタ領域１６１ｂ，抵抗素子領域１６１
ｄおよび容量素子領域１６１ｅ等とにＰウェル１０６が
形成される。Ｐ型シリコン基板１０１の表面の素子分離
領域にフィールド絶縁膜１０７が形成され、セルアレイ
領域１６１ａを構成するＰウェル１０６のフィールド絶
縁膜１０７に囲まれた表面と、ＮチャネルＭＯＳトラン
ジスタ領域１６１ｂを構成するＰウェル１０６のフィー
ルド絶縁膜１０７に囲まれた表面と、ＰチャネルＭＯＳ
トランジスタ領域１６１ｃを構成するＮウェル１０３の
フィールド絶縁膜１０７に囲まれた表面と、抵抗素子領
域１６１ｄを構成するＰウェル１０６のフィールド絶縁
膜１０７に囲まれた素子形成領域と、容量素子領域１６
１ｅを構成するＰウェル１０６のフィールド絶縁膜１０
７に囲まれた表面（図示せず）とに、熱酸化により膜厚
７ｎｍ程度のゲート酸化膜１０８が形成される。
【００２８】抵抗素子領域１６１ｄのゲート酸化膜１０
８にダイレクトコンタクト孔１０９が開口された後、全
面に膜厚１００ｎｍ程度の第１のＮ+ 型多結晶シリコン
膜（図に明示せず），膜厚１００ｎｍ程度の第１のタン
グステンシリサイド膜（図に明示せず）および膜厚１０
０ｎｍ程度の第１の酸化シリコン膜（図に明示せず）が
順次形成される。第１のＮ+ 型多結晶シリコン膜は例え
ば減圧気相成長法（ＬＰＣＶＤ）等より形成される。第
１のＮ+ 型多結晶シリコン膜に含まれるＮ型不純物は燐
（Ｐ）である。第１のタングステンシリサイド膜は例え
ばスパッタリングにより形成され、第１の酸化シリコン
膜は例えば常圧気相成長法（ＡＰＣＶＤ）により形成さ
れる。フォトレジスト膜パターン（図示せず）をマスク
にして、第１の酸化シリコン膜，第１のタングステンシ
リサイド膜および第１のＮ+ 型多結晶シリコン膜が順次
異方性エッチングされて、酸化シリコン膜キャップ１１
８ａ，１１８ｂ，１１８ｃ，１１８ｄ等と、ワード線１
１７ａとゲート電極１１７ｂ，１１７ｃ等と、ダミーの
ゲート電極１１７ｄとが形成される。ワード線１１７ａ
はＮ+ 型多結晶シリコン膜パターン１１１ａにタングス
テンシリサイド膜パターン１１６ａが積層してなり、ゲ
ート電極１１７ｂはＮ+ 型多結晶シリコン膜パターン１
１１ｂにタングステンシリサイド膜パターン１１６ｂが
積層してなり、ゲート電極１１７ｃはＮ+ 型多結晶シリ
コン膜パターン１１１ｃにタングステンシリサイド膜パ
ターン１１６ｃが積層してなり、ダミーのゲート電極１
１７ｄはＮ+ 型多結晶シリコン膜パターン１１１ｄにタ
ングステンシリサイド膜パターン１１６ｄが積層してな
る。ＰチャネルＭＯＳトランジスタ領域１６１ｃ上を覆
うフォトレジスト膜パターン１７３をマスクにして燐の
イオン注入等が行なわれる。これにより、セルアレイ領
域１６１ａを構成するＰウェル１０６の表面にはワード
線１１７ａに自己整合的なＮ- 型拡散層１１９ａａ，１
１９ａｂが形成され、ＮチャネルＭＯＳトランジスタ領
域１６１ｂを構成するＰウェル１０６の表面にはゲート
電極１１７ｂに自己整合的なＮ- 型拡散層１１９ｂが形
成され、抵抗素子領域１６１ｄの素子形成領域にはダミ
ーのゲート電極１１７ｄに自己整合的なＮ- 型拡散層１
１９ｄａが形成される〔図４（ａ），図６（ａ），図８
（ａ），図１，図２，図３〕。
８にダイレクトコンタクト孔１０９が開口された後、全
面に膜厚１００ｎｍ程度の第１のＮ+ 型多結晶シリコン
膜（図に明示せず），膜厚１００ｎｍ程度の第１のタン
グステンシリサイド膜（図に明示せず）および膜厚１０
０ｎｍ程度の第１の酸化シリコン膜（図に明示せず）が
順次形成される。第１のＮ+ 型多結晶シリコン膜は例え
ば減圧気相成長法（ＬＰＣＶＤ）等より形成される。第
１のＮ+ 型多結晶シリコン膜に含まれるＮ型不純物は燐
（Ｐ）である。第１のタングステンシリサイド膜は例え
ばスパッタリングにより形成され、第１の酸化シリコン
膜は例えば常圧気相成長法（ＡＰＣＶＤ）により形成さ
れる。フォトレジスト膜パターン（図示せず）をマスク
にして、第１の酸化シリコン膜，第１のタングステンシ
リサイド膜および第１のＮ+ 型多結晶シリコン膜が順次
異方性エッチングされて、酸化シリコン膜キャップ１１
８ａ，１１８ｂ，１１８ｃ，１１８ｄ等と、ワード線１
１７ａとゲート電極１１７ｂ，１１７ｃ等と、ダミーの
ゲート電極１１７ｄとが形成される。ワード線１１７ａ
はＮ+ 型多結晶シリコン膜パターン１１１ａにタングス
テンシリサイド膜パターン１１６ａが積層してなり、ゲ
ート電極１１７ｂはＮ+ 型多結晶シリコン膜パターン１
１１ｂにタングステンシリサイド膜パターン１１６ｂが
積層してなり、ゲート電極１１７ｃはＮ+ 型多結晶シリ
コン膜パターン１１１ｃにタングステンシリサイド膜パ
ターン１１６ｃが積層してなり、ダミーのゲート電極１
１７ｄはＮ+ 型多結晶シリコン膜パターン１１１ｄにタ
ングステンシリサイド膜パターン１１６ｄが積層してな
る。ＰチャネルＭＯＳトランジスタ領域１６１ｃ上を覆
うフォトレジスト膜パターン１７３をマスクにして燐の
イオン注入等が行なわれる。これにより、セルアレイ領
域１６１ａを構成するＰウェル１０６の表面にはワード
線１１７ａに自己整合的なＮ- 型拡散層１１９ａａ，１
１９ａｂが形成され、ＮチャネルＭＯＳトランジスタ領
域１６１ｂを構成するＰウェル１０６の表面にはゲート
電極１１７ｂに自己整合的なＮ- 型拡散層１１９ｂが形
成され、抵抗素子領域１６１ｄの素子形成領域にはダミ
ーのゲート電極１１７ｄに自己整合的なＮ- 型拡散層１
１９ｄａが形成される〔図４（ａ），図６（ａ），図８
（ａ），図１，図２，図３〕。
【００２９】上記フォトレジスト膜パターン１７３が除
去された後、膜厚６０ｎｍ程度の第２の酸化シリコン膜
１２１が全面に形成される。酸化シリコン膜１２１は高
温気相成長法によりＨＴＯ膜であることが好ましい。Ｎ
チャネルＭＯＳトランジスタ領域１６１ｂとＰチャネル
ＭＯＳトランジスタ領域１６１ｃと容量素子領域１６１
ｅと抵抗素子領域１６１ｄの素子形成領域を覆い，この
素子形成領域を除いた抵抗素子領域１６１ｄとセルアレ
イ領域１６１ａとに開口部が設けられたフォトレジスト
膜パターン１７４が形成される。このフォトレジスト膜
パターン１７４をマスクにした異方性エッチングにより
上記酸化シリコン膜１２１がエッチバックされ、ワード
線１１７ａの側面には酸化シリコン膜スペーサ１２１ａ
が形成され、抵抗素子領域１６１ｄの素子形成領域の接
続される部分を除いたゲート電極１１７ｄの側面には酸
化シリコン膜スペーサ１２１ｄが形成され、抵抗素子領
域１６１ｄの素子形成領域にはゲート電極１１７ｄの一
端を覆う姿態を有して酸化シリコン膜１２１が残置され
る〔図４（ｂ），図６（ｂ），図８（ｂ），図１，図
２，図３〕。
去された後、膜厚６０ｎｍ程度の第２の酸化シリコン膜
１２１が全面に形成される。酸化シリコン膜１２１は高
温気相成長法によりＨＴＯ膜であることが好ましい。Ｎ
チャネルＭＯＳトランジスタ領域１６１ｂとＰチャネル
ＭＯＳトランジスタ領域１６１ｃと容量素子領域１６１
ｅと抵抗素子領域１６１ｄの素子形成領域を覆い，この
素子形成領域を除いた抵抗素子領域１６１ｄとセルアレ
イ領域１６１ａとに開口部が設けられたフォトレジスト
膜パターン１７４が形成される。このフォトレジスト膜
パターン１７４をマスクにした異方性エッチングにより
上記酸化シリコン膜１２１がエッチバックされ、ワード
線１１７ａの側面には酸化シリコン膜スペーサ１２１ａ
が形成され、抵抗素子領域１６１ｄの素子形成領域の接
続される部分を除いたゲート電極１１７ｄの側面には酸
化シリコン膜スペーサ１２１ｄが形成され、抵抗素子領
域１６１ｄの素子形成領域にはゲート電極１１７ｄの一
端を覆う姿態を有して酸化シリコン膜１２１が残置され
る〔図４（ｂ），図６（ｂ），図８（ｂ），図１，図
２，図３〕。
【００３０】上記フォトレジスト膜パターン１７４が除
去された後、（平坦部での）膜厚が１５０ｎｍ程度の第
２のＮ+ 型多結晶シリコン膜（図に明示せず）が全面に
形成される。第２のＮ+ 型多結晶シリコン膜に含まれる
Ｎ型不純物も燐である。この第２のＮ+ 型多結晶シリコ
ン膜は、段差被覆性が要求されることと拡散源として機
能することが要求されることとから、成膜段階（ｉｎ−
ｓｉｔｕ）でＮ+ 型であることが好ましい。したがっ
て、この第２のＮ+ 型多結晶シリコン膜の形成は、減圧
気相成長法（ＬＰＣＶＤ）によることが好ましい。ある
いは、ＬＰＣＶＤによりｉｎ−ｓｉｔｕで高濃度の燐を
含んだ非晶質シリコン膜を形成しておいてもよい。次
に、フォトレジスト膜パターン１７６をマスクにした異
方性エッチングにより第２のＮ+ 型多結晶シリコン膜が
パターニングされ、引き出しパット１２２ａａ，１２２
ａｂと抵抗素子１２２ｄとが形成される〔図４（ｃ），
図６（ｃ），図８（ｃ），図１，図２，図３〕。
去された後、（平坦部での）膜厚が１５０ｎｍ程度の第
２のＮ+ 型多結晶シリコン膜（図に明示せず）が全面に
形成される。第２のＮ+ 型多結晶シリコン膜に含まれる
Ｎ型不純物も燐である。この第２のＮ+ 型多結晶シリコ
ン膜は、段差被覆性が要求されることと拡散源として機
能することが要求されることとから、成膜段階（ｉｎ−
ｓｉｔｕ）でＮ+ 型であることが好ましい。したがっ
て、この第２のＮ+ 型多結晶シリコン膜の形成は、減圧
気相成長法（ＬＰＣＶＤ）によることが好ましい。ある
いは、ＬＰＣＶＤによりｉｎ−ｓｉｔｕで高濃度の燐を
含んだ非晶質シリコン膜を形成しておいてもよい。次
に、フォトレジスト膜パターン１７６をマスクにした異
方性エッチングにより第２のＮ+ 型多結晶シリコン膜が
パターニングされ、引き出しパット１２２ａａ，１２２
ａｂと抵抗素子１２２ｄとが形成される〔図４（ｃ），
図６（ｃ），図８（ｃ），図１，図２，図３〕。
【００３１】上記フォトレジスト膜１７６が除去された
後、急速加熱処理が施される。この熱処理により、引き
出しパット１２２ａａ，１２２ａｂの直下にはＮ+ 型拡
散層１２３ａａ，１２３ａｂが形成され（メモリセルを
構成するＮチャネルＭＯＳトランジスタのＮ型ソース・
ドレイン領域１２４ａａ，１２４ａｂが形成）、ゲート
電極１１７ｄに直接に接続された（抵抗素子領域１６１
ｄを構成するＰウェル１０６の）素子形成領域にはＮ+
型拡散層１２３ｄａが形成される。続いて、セルアレイ
領域１６１ａ，ＰチャネルＭＯＳトランジスタ領域１６
１ｃおよび抵抗素子領域１６１ｄを覆うフォトレジスト
膜パターン１７７が形成される。このフォトレジスト膜
パターン１７７をマスクにした異方性エッチングによ
り、酸化シリコン膜１２１がエッチバックされて酸化シ
リコン膜スペーサ１２１ｂが形成される。さらにこのフ
ォトレジスト膜パターン１７７をマスクにして砒素（Ａ
ｓ）のイオン注入等が行なわれ、Ｎ+ 型拡散層１２３ｂ
が形成される。これにより、ＮチャネルＭＯＳトランジ
スタ領域１６１ｂにおけるＮチャネルＭＯＳトランジス
タのＮ型ソース・ドレイン領域１２４ｂが形成されると
ともにＮチャネルＭＯＳトランジスタ自体の形成も終了
する〔図５（ａ），図７（ａ），図８（ｄ），図１，図
２，図３〕。
後、急速加熱処理が施される。この熱処理により、引き
出しパット１２２ａａ，１２２ａｂの直下にはＮ+ 型拡
散層１２３ａａ，１２３ａｂが形成され（メモリセルを
構成するＮチャネルＭＯＳトランジスタのＮ型ソース・
ドレイン領域１２４ａａ，１２４ａｂが形成）、ゲート
電極１１７ｄに直接に接続された（抵抗素子領域１６１
ｄを構成するＰウェル１０６の）素子形成領域にはＮ+
型拡散層１２３ｄａが形成される。続いて、セルアレイ
領域１６１ａ，ＰチャネルＭＯＳトランジスタ領域１６
１ｃおよび抵抗素子領域１６１ｄを覆うフォトレジスト
膜パターン１７７が形成される。このフォトレジスト膜
パターン１７７をマスクにした異方性エッチングによ
り、酸化シリコン膜１２１がエッチバックされて酸化シ
リコン膜スペーサ１２１ｂが形成される。さらにこのフ
ォトレジスト膜パターン１７７をマスクにして砒素（Ａ
ｓ）のイオン注入等が行なわれ、Ｎ+ 型拡散層１２３ｂ
が形成される。これにより、ＮチャネルＭＯＳトランジ
スタ領域１６１ｂにおけるＮチャネルＭＯＳトランジス
タのＮ型ソース・ドレイン領域１２４ｂが形成されると
ともにＮチャネルＭＯＳトランジスタ自体の形成も終了
する〔図５（ａ），図７（ａ），図８（ｄ），図１，図
２，図３〕。
【００３２】上記フォトレジスト膜１７７が除去された
後、ＰチャネルＭＯＳトランジスタ領域１６１ｃにのみ
開口部を有するフォトレジスト膜パターン１７８が形成
される。このフォトレジスト膜パターン１７８をマスク
にした異方性エッチングにより、酸化シリコン膜１２１
がエッチバックされて酸化シリコン膜スペーサ１２１ｃ
が形成される。さらにこのフォトレジスト膜パターン１
７８をマスクにして２弗化硼素（ＢＦ2 ）のイオン注入
等が行なわれ、Ｐ+ 型拡散層からなるＰ型ソース・ドレ
イン領域１２５が形成される。これにより、Ｐチャネル
ＭＯＳトランジスタ領域１６１ｃへのＰチャネルＭＯＳ
トランジスタの形成も終了する〔図５（ｂ），図７
（ｂ），図８（ｅ），図１，図２，図３〕。
後、ＰチャネルＭＯＳトランジスタ領域１６１ｃにのみ
開口部を有するフォトレジスト膜パターン１７８が形成
される。このフォトレジスト膜パターン１７８をマスク
にした異方性エッチングにより、酸化シリコン膜１２１
がエッチバックされて酸化シリコン膜スペーサ１２１ｃ
が形成される。さらにこのフォトレジスト膜パターン１
７８をマスクにして２弗化硼素（ＢＦ2 ）のイオン注入
等が行なわれ、Ｐ+ 型拡散層からなるＰ型ソース・ドレ
イン領域１２５が形成される。これにより、Ｐチャネル
ＭＯＳトランジスタ領域１６１ｃへのＰチャネルＭＯＳ
トランジスタの形成も終了する〔図５（ｂ），図７
（ｂ），図８（ｅ），図１，図２，図３〕。
【００３３】続いて、上記フォトレジスト膜パターン１
７８が除去される。その後、全面に第１の層間絶縁膜１
３１が形成され、ビットコンタクト孔１３２が形成さ
れ、ビット線１３４が形成される。さらに全面に第２の
層間絶縁膜１４１が形成され、ノードコンタクト孔１４
２が形成され、コンタクトプラグ１４３が形成される。
さらにまた、ストレージノード電極１４４，容量絶縁膜
１４５，セルプレート電極１４６および第３の層間絶縁
膜１５１の形成等が行なわれることにより、本第１の実
施の形態の本第１の実施例による半導体装置の形成が終
了する〔図１，図２，図３〕。
７８が除去される。その後、全面に第１の層間絶縁膜１
３１が形成され、ビットコンタクト孔１３２が形成さ
れ、ビット線１３４が形成される。さらに全面に第２の
層間絶縁膜１４１が形成され、ノードコンタクト孔１４
２が形成され、コンタクトプラグ１４３が形成される。
さらにまた、ストレージノード電極１４４，容量絶縁膜
１４５，セルプレート電極１４６および第３の層間絶縁
膜１５１の形成等が行なわれることにより、本第１の実
施の形態の本第１の実施例による半導体装置の形成が終
了する〔図１，図２，図３〕。
【００３４】上記第１の実施の形態における抵抗素子領
域１６１ｄに設けられたダミーのゲート電極１１７ｄの
電位の固定手段は、本第１の実施の形態の上記第１の実
施例に記載されたものに限定されるものではない。
域１６１ｄに設けられたダミーのゲート電極１１７ｄの
電位の固定手段は、本第１の実施の形態の上記第１の実
施例に記載されたものに限定されるものではない。
【００３５】半導体装置の平面模式図である図９（ａ）
と、半導体装置の断面模式図であり，図９（ａ）のＡＡ
線での断面模式図である図９（ｂ）とを参照すると、上
記第１の実施の形態の第２の実施例は、抵抗素子領域１
６１ｄを構成するＰウェル１０６の表面上に設けられた
ダミーのゲート電極１１７ｄの電位の固定手段が本第１
の実施の形態の上記第１の実施例と相違している。本第
１の実施の形態の本第２の実施例によるダミーのゲート
電極１１７ｄに関わる構成は、以下のとおりになってい
る。
と、半導体装置の断面模式図であり，図９（ａ）のＡＡ
線での断面模式図である図９（ｂ）とを参照すると、上
記第１の実施の形態の第２の実施例は、抵抗素子領域１
６１ｄを構成するＰウェル１０６の表面上に設けられた
ダミーのゲート電極１１７ｄの電位の固定手段が本第１
の実施の形態の上記第１の実施例と相違している。本第
１の実施の形態の本第２の実施例によるダミーのゲート
電極１１７ｄに関わる構成は、以下のとおりになってい
る。
【００３６】抵抗素子領域１６１ｄを構成するＰウェル
１０６の表面上には、フィールド絶縁膜１０７を介し
て、Ｎ+ 型多結晶シリコン膜パターン１１１ｄにタング
ステンシリサイド膜パターン１１６ｄが積層してなる複
数のダミーのゲート電極１１７ｄが設けられている。ゲ
ート電極１１７ｄの上面は酸化シリコン膜キャップ１１
８ｄにより直接に覆われており、ゲート電極１１７ｄ
（および酸化シリコン膜キャップ１１８ｄ）の側面は酸
化シリコン膜スペーサ１２１ｄにより直接に覆われてい
る。抵抗素子領域１６１ｄの一端にはフィールド絶縁膜
１０７に囲まれた素子形成領域が設けられ、この素子形
成領域の表面に設けられたゲート酸化膜（これは、酸化
シリコン膜スペーサ１２１ｄの形成に際して、エッチン
グ除去される）にはダイレクトコンタクト孔１０９が設
けられている。ダイレントコンタクト孔１０９近傍のゲ
ート電極１１７ｄを含めて、この素子形成領域の表面は
抵抗素子１２２ｄと同層の第２のＮ+ 型多結晶シリコン
膜からなるＮ+ 型多結晶シリコン膜パターン１２２ｄｂ
により覆われている。ゲート電極１１７ｄはダイレクト
コンタクト孔１０９を介してこのＰウェル１０６の表面
に直接に接続されている。この素子形成領域をなすＰウ
ェル１０６の表面には、ゲート電極１１７ｄの直下にＮ
+ 型拡散層１２３ｄａが設けられ、さらにゲート電極１
１７ｄに自己整合的にＮ- 型拡散層１１９ｄａが設けら
れている。さらにまたＮ+ 型多結晶シリコン膜パターン
１２２ｄｂの直下のこの素子形成領域には、酸化シリコ
ン膜スペーサ１２１ｄに自己整合的に接合の深さが０．
１５μｍ程度のＮ+ 型拡散層１２３ｄｂが設けられてい
る。Ｎ- 型拡散層１１９ｄａとＮ+ 型拡散層１２３ｄａ
とＮ+ 型拡散層１２３ｄｂとは直接に接続されており、
図に示されない部分においてこのＮ+ 型拡散層１２３ｄ
ｂは固定電位に接続されている。
１０６の表面上には、フィールド絶縁膜１０７を介し
て、Ｎ+ 型多結晶シリコン膜パターン１１１ｄにタング
ステンシリサイド膜パターン１１６ｄが積層してなる複
数のダミーのゲート電極１１７ｄが設けられている。ゲ
ート電極１１７ｄの上面は酸化シリコン膜キャップ１１
８ｄにより直接に覆われており、ゲート電極１１７ｄ
（および酸化シリコン膜キャップ１１８ｄ）の側面は酸
化シリコン膜スペーサ１２１ｄにより直接に覆われてい
る。抵抗素子領域１６１ｄの一端にはフィールド絶縁膜
１０７に囲まれた素子形成領域が設けられ、この素子形
成領域の表面に設けられたゲート酸化膜（これは、酸化
シリコン膜スペーサ１２１ｄの形成に際して、エッチン
グ除去される）にはダイレクトコンタクト孔１０９が設
けられている。ダイレントコンタクト孔１０９近傍のゲ
ート電極１１７ｄを含めて、この素子形成領域の表面は
抵抗素子１２２ｄと同層の第２のＮ+ 型多結晶シリコン
膜からなるＮ+ 型多結晶シリコン膜パターン１２２ｄｂ
により覆われている。ゲート電極１１７ｄはダイレクト
コンタクト孔１０９を介してこのＰウェル１０６の表面
に直接に接続されている。この素子形成領域をなすＰウ
ェル１０６の表面には、ゲート電極１１７ｄの直下にＮ
+ 型拡散層１２３ｄａが設けられ、さらにゲート電極１
１７ｄに自己整合的にＮ- 型拡散層１１９ｄａが設けら
れている。さらにまたＮ+ 型多結晶シリコン膜パターン
１２２ｄｂの直下のこの素子形成領域には、酸化シリコ
ン膜スペーサ１２１ｄに自己整合的に接合の深さが０．
１５μｍ程度のＮ+ 型拡散層１２３ｄｂが設けられてい
る。Ｎ- 型拡散層１１９ｄａとＮ+ 型拡散層１２３ｄａ
とＮ+ 型拡散層１２３ｄｂとは直接に接続されており、
図に示されない部分においてこのＮ+ 型拡散層１２３ｄ
ｂは固定電位に接続されている。
【００３７】本第１の実施の形態の本第２の実施例は、
本第１の実施の形態の上記第１の実施例の有した効果を
有している。
本第１の実施の形態の上記第１の実施例の有した効果を
有している。
【００３８】半導体装置の平面模式図である図１０
（ａ）と、半導体装置の断面模式図であり，図１０
（ａ）のＡＡ線での断面模式図である図１０（ｂ）とを
参照すると、上記第１の実施の形態の第３の実施例も、
抵抗素子領域１６１ｄを構成するＰウェル１０６の表面
上に設けられたダミーのゲート電極１１７ｄの電位の固
定手段が本第１の実施の形態の上記第１，第２の実施例
と相違している。本第１の実施の形態の本第３の実施例
によるダミーのゲート電極１１７ｄに関わる構成は、以
下のとおりになっている。
（ａ）と、半導体装置の断面模式図であり，図１０
（ａ）のＡＡ線での断面模式図である図１０（ｂ）とを
参照すると、上記第１の実施の形態の第３の実施例も、
抵抗素子領域１６１ｄを構成するＰウェル１０６の表面
上に設けられたダミーのゲート電極１１７ｄの電位の固
定手段が本第１の実施の形態の上記第１，第２の実施例
と相違している。本第１の実施の形態の本第３の実施例
によるダミーのゲート電極１１７ｄに関わる構成は、以
下のとおりになっている。
【００３９】抵抗素子領域１６１ｄを構成するＰウェル
１０６の表面上には、フィールド絶縁膜１０７を介し
て、Ｎ+ 型多結晶シリコン膜パターン１１１ｄにタング
ステンシリサイド膜パターン１１６ｄが積層してなる複
数のダミーのゲート電極１１７ｄが０．７μｍ程度の配
線ピッチで設けられている。ゲート電極１１７ｄの端部
におけるゲート電極１１７ｄの間隔は０．２μｍ程度で
あり、端部を除いた部分でのゲート電極１１７ｄの間隔
は０．５μｍ程度である。ゲート電極１１７ｄの上面は
酸化シリコン膜キャップ１１８ｄにより直接に覆われて
おり、ゲート電極１１７ｄ（および酸化シリコン膜キャ
ップ１１８ｄ）の側面は酸化シリコン膜スペーサ１２１
ｄにより直接に覆われている。ゲート電極１１７ｄ直下
を除いた抵抗素子領域１６１ｄの一部にはフィールド絶
縁膜１０７に囲まれた素子形成領域が設けら、この素子
形成領域の表面には（接合の深さが０．１μｍ程度の）
Ｎ-型拡散層１１９ｄｃと（接合の深さが０．１５μｍ
程度の）Ｎ+ 型拡散層１２３ｄｃとが設けられている。
第１の層間絶縁膜１３１にはゲート電極１１７ｄ，Ｎ+
型拡散層１２３ｄｃに達するコンタクト孔１３２ｄが設
けられいる。これらのゲート電極１１７ｄは、これらの
コンタクト孔１３２ｄを介して、層間絶縁膜１３１の表
面上に設けられた（ビット線と同層の第２のタングステ
ンシリサイド膜からなる）配線１３４ｄにより、相互に
電気的に接続され，さらにＮ+ 型拡散層１２３ｄｃに電
気的に接続されている。
１０６の表面上には、フィールド絶縁膜１０７を介し
て、Ｎ+ 型多結晶シリコン膜パターン１１１ｄにタング
ステンシリサイド膜パターン１１６ｄが積層してなる複
数のダミーのゲート電極１１７ｄが０．７μｍ程度の配
線ピッチで設けられている。ゲート電極１１７ｄの端部
におけるゲート電極１１７ｄの間隔は０．２μｍ程度で
あり、端部を除いた部分でのゲート電極１１７ｄの間隔
は０．５μｍ程度である。ゲート電極１１７ｄの上面は
酸化シリコン膜キャップ１１８ｄにより直接に覆われて
おり、ゲート電極１１７ｄ（および酸化シリコン膜キャ
ップ１１８ｄ）の側面は酸化シリコン膜スペーサ１２１
ｄにより直接に覆われている。ゲート電極１１７ｄ直下
を除いた抵抗素子領域１６１ｄの一部にはフィールド絶
縁膜１０７に囲まれた素子形成領域が設けら、この素子
形成領域の表面には（接合の深さが０．１μｍ程度の）
Ｎ-型拡散層１１９ｄｃと（接合の深さが０．１５μｍ
程度の）Ｎ+ 型拡散層１２３ｄｃとが設けられている。
第１の層間絶縁膜１３１にはゲート電極１１７ｄ，Ｎ+
型拡散層１２３ｄｃに達するコンタクト孔１３２ｄが設
けられいる。これらのゲート電極１１７ｄは、これらの
コンタクト孔１３２ｄを介して、層間絶縁膜１３１の表
面上に設けられた（ビット線と同層の第２のタングステ
ンシリサイド膜からなる）配線１３４ｄにより、相互に
電気的に接続され，さらにＮ+ 型拡散層１２３ｄｃに電
気的に接続されている。
【００４０】本第１の実施の形態の本第３の実施例も、
本第１の実施の形態の上記第１の実施例の有した効果を
有している。
本第１の実施の形態の上記第１の実施例の有した効果を
有している。
【００４１】次に、本発明の第２の実施の形態について
説明する。本発明の主なる目的は上記第１の実施の形態
のみにより解決されるものでなない。本第２の実施の形
態も上記第１の実施と形態と同様にゲート電極が（第１
のＮ+ 型多結晶シリコン膜を含んだ）金属ポリサイド膜
からなるＭＯＳトランジスタを含んだ半導体装置に適用
される。本第２の実施の形態の特徴は、第１のＮ+ 型多
結晶シリコン膜からなる複数のＮ+ 型多結晶シリコン膜
パターンをシリコン基板の表面に平行に直接に形成し、
これらのＮ+ 型多結晶シリコン膜パターンに自己整合的
にシリコン基板の表面に溝を形成し、これらの凹凸形状
を利用して大きな抵抗値を有する抵抗素子を形成してい
る点にある。本第２の実施の形態では、このような抵抗
素子の占有面積は勿論縮小することが容易である。さら
に本第２の実施の形態の技術思想を利用することによ
り、本発明の副なる目的であるところの大きな容量値を
有する容量素子の占有面積の縮小も実現することが可能
になる。
説明する。本発明の主なる目的は上記第１の実施の形態
のみにより解決されるものでなない。本第２の実施の形
態も上記第１の実施と形態と同様にゲート電極が（第１
のＮ+ 型多結晶シリコン膜を含んだ）金属ポリサイド膜
からなるＭＯＳトランジスタを含んだ半導体装置に適用
される。本第２の実施の形態の特徴は、第１のＮ+ 型多
結晶シリコン膜からなる複数のＮ+ 型多結晶シリコン膜
パターンをシリコン基板の表面に平行に直接に形成し、
これらのＮ+ 型多結晶シリコン膜パターンに自己整合的
にシリコン基板の表面に溝を形成し、これらの凹凸形状
を利用して大きな抵抗値を有する抵抗素子を形成してい
る点にある。本第２の実施の形態では、このような抵抗
素子の占有面積は勿論縮小することが容易である。さら
に本第２の実施の形態の技術思想を利用することによ
り、本発明の副なる目的であるところの大きな容量値を
有する容量素子の占有面積の縮小も実現することが可能
になる。
【００４２】半導体装置の部分的レイアウト図である図
１１と、半導体装置の平面模式図および断面模式図であ
り，図１１の〈Ａ〉領域での平面模式図および断面模式
図である図１２と、図１１の〈Ｂ〉領域での平面模式図
および断面模式図である図１３と、図１１の〈Ｃ〉領域
での平面模式図および断面模式図である図１４とを参照
すると、本発明の第２の実施の形態の第１の実施例も、
スタックド型のメモリセルを有したＤＲＡＭを含む半導
体装置に適用されたものであり、この半導体装置も０．
２μｍ設計ルールが採用されている。
１１と、半導体装置の平面模式図および断面模式図であ
り，図１１の〈Ａ〉領域での平面模式図および断面模式
図である図１２と、図１１の〈Ｂ〉領域での平面模式図
および断面模式図である図１３と、図１１の〈Ｃ〉領域
での平面模式図および断面模式図である図１４とを参照
すると、本発明の第２の実施の形態の第１の実施例も、
スタックド型のメモリセルを有したＤＲＡＭを含む半導
体装置に適用されたものであり、この半導体装置も０．
２μｍ設計ルールが採用されている。
【００４３】Ｐ型シリコン基板２０１の表面には、スタ
ックド型のメモリセルを有したＤＲＡＭが設けられたセ
ルアレイ領域２６１ａと、ＮチャネルＭＯＳトランジス
タが設けられたＮチャネルＭＯＳトランジスタ領域２６
１ｂと、ＰチャネルＭＯＳトランジスタが設けられたＰ
チャネルＭＯＳトランジスタ領域２６１ｃと、抵抗値の
大きな抵抗素子が設けられた抵抗素子領域２６１ｄと、
容量値の大きな容量素子が設けられた容量素子領域２６
１ｅとが設けられている。さらにＰ型シリコン基板２０
１の表面には、接合の深さが７μｍ程度のＮウェル２０
２と、接合の深さが２μｍ程度のＮウェル２０３と、底
面の深さが３μｍ程度のＰウェル２０５と、底面の深さ
が２μｍ程度のＰウェル２０６とが設けられている。セ
ルアレイ領域２６１ａはＮウェル２０２の表面に形成さ
れたＰウェル２０６の表面に設けられており、さらにこ
のセルアレイ領域２６１ａ（このＰウェル２０６）の周
辺はＮウェル２０３により取り囲まれて（Ｐウェル２０
５，他の部分のＰウェル２０６と素子分離されて）い
る。ＮチャネルＭＯＳトランジスタ領域２６１ｂ，Ｐチ
ャネルＭＯＳトランジスタ領域２６１ｃは、それぞれＰ
ウェル２０６，Ｎウェル２０３の表面に設けられてい
る。抵抗素子領域２６１ｄおよび容量素子領域２６１ｅ
は、それぞれＰウェル２０５の表面に設けられている。
Ｐ型シリコン基板２０１の表面の（Ｎウェル２０２，Ｎ
ウェル２０３，Ｐウェル２０５およびＰウェル２０６の
表面を含めた）素子分離領域には、膜厚２５０ｎｍ程度
のフィールド絶縁膜２０７が設けられている〔図１１〜
図１４〕。なお本第２の実施例でもＮウェル２０２を設
けてあるが、Ｎウェル２０２の表面にＰウェル２０６を
設ける構造にするのはセルアレイ領域２６１ａのＰウェ
ル２０６にＰ型シリコン基板２０１とは相違する電位を
与えるためであり、このＮウェル２０２も必須という類
のものではない。
ックド型のメモリセルを有したＤＲＡＭが設けられたセ
ルアレイ領域２６１ａと、ＮチャネルＭＯＳトランジス
タが設けられたＮチャネルＭＯＳトランジスタ領域２６
１ｂと、ＰチャネルＭＯＳトランジスタが設けられたＰ
チャネルＭＯＳトランジスタ領域２６１ｃと、抵抗値の
大きな抵抗素子が設けられた抵抗素子領域２６１ｄと、
容量値の大きな容量素子が設けられた容量素子領域２６
１ｅとが設けられている。さらにＰ型シリコン基板２０
１の表面には、接合の深さが７μｍ程度のＮウェル２０
２と、接合の深さが２μｍ程度のＮウェル２０３と、底
面の深さが３μｍ程度のＰウェル２０５と、底面の深さ
が２μｍ程度のＰウェル２０６とが設けられている。セ
ルアレイ領域２６１ａはＮウェル２０２の表面に形成さ
れたＰウェル２０６の表面に設けられており、さらにこ
のセルアレイ領域２６１ａ（このＰウェル２０６）の周
辺はＮウェル２０３により取り囲まれて（Ｐウェル２０
５，他の部分のＰウェル２０６と素子分離されて）い
る。ＮチャネルＭＯＳトランジスタ領域２６１ｂ，Ｐチ
ャネルＭＯＳトランジスタ領域２６１ｃは、それぞれＰ
ウェル２０６，Ｎウェル２０３の表面に設けられてい
る。抵抗素子領域２６１ｄおよび容量素子領域２６１ｅ
は、それぞれＰウェル２０５の表面に設けられている。
Ｐ型シリコン基板２０１の表面の（Ｎウェル２０２，Ｎ
ウェル２０３，Ｐウェル２０５およびＰウェル２０６の
表面を含めた）素子分離領域には、膜厚２５０ｎｍ程度
のフィールド絶縁膜２０７が設けられている〔図１１〜
図１４〕。なお本第２の実施例でもＮウェル２０２を設
けてあるが、Ｎウェル２０２の表面にＰウェル２０６を
設ける構造にするのはセルアレイ領域２６１ａのＰウェ
ル２０６にＰ型シリコン基板２０１とは相違する電位を
与えるためであり、このＮウェル２０２も必須という類
のものではない。
【００４４】セルアレイ領域２６１ａを構成するＰウェ
ル２０６の表面上には、膜厚７ｎｍ程度のゲート酸化膜
２０８（およびフィールド絶縁膜２０７）を介して、ワ
ード線２１７ａが設けられている。ワード線２１７ａは
膜厚１００ｎｍ程度の第１のＮ+ 型多結晶シリコン膜か
らなるＮ+ 型多結晶シリコン膜パターン２１１ａに膜厚
１００ｎｍ程度の（金属シリサイド膜である）タングス
テンシリサイド（ＷＳｉ2 ）膜からなるタングステンシ
リサイド膜パターン２１６ａが積層してなる。ワード線
２１７ａの上面は膜厚１００ｎｍ程度の（ＡＰＣＶＤに
より形成された酸化シリコン膜ではなく，ＨＴＯ膜から
なる）酸化シリコン膜キャップ２１８ａにより直接に覆
われており、ワード線２１７ａ（および酸化シリコン膜
キャップ２１８ａ）の側面は膜厚６０ｎｍ程度の（ＨＴ
Ｏ膜からなる）酸化シリコン膜スペーサ２２１ａにより
直接に覆われている。ワード線２１７ａの線幅（ゲート
長Ｌ），間隔および配線ピッチは、それぞれ０．２５μ
ｍ程度，０．２μｍ程度および０．４５μｍ程度であ
る。セルアレイ領域２６１ａのフィールド絶縁膜２０７
に囲まれたＰウェル２０６の表面には、接合の深さが
０．１μｍ程度のＮ- 型拡散層２１９ａａ，２１９ａｂ
がワード線２１７ａに自己整合的に設けられ、接合の深
さが０．１５μｍ程度のＮ+ 型拡散層２２３ａａ，２２
３ａｂが酸化シリコン膜スペーサ２１８ａに自己整合的
に設けられている。メモリセルを構成するＮチャネルＭ
ＯＳトランジスタは、ゲート酸化膜２０８と、ワード線
２１７ａと、Ｎ- 型拡散層２１９ａａおよびＮ+ 型拡散
層２２３ａａからなるＮ型ソース・ドレイン領域２２４
ａａと、Ｎ- 型拡散層２１９ａｂおよびＮ+ 型拡散層２
２３ａｂからなるＮ型ソース・ドレイン領域２２４ａｂ
とから構成されている。Ｎ型ソース・ドレイン領域２２
４ａａ，２２４ａｂの線幅（ゲート幅Ｗ）および間隔は
それぞれ０．２μｍ程度および０．２５μｍ程度であ
る。
ル２０６の表面上には、膜厚７ｎｍ程度のゲート酸化膜
２０８（およびフィールド絶縁膜２０７）を介して、ワ
ード線２１７ａが設けられている。ワード線２１７ａは
膜厚１００ｎｍ程度の第１のＮ+ 型多結晶シリコン膜か
らなるＮ+ 型多結晶シリコン膜パターン２１１ａに膜厚
１００ｎｍ程度の（金属シリサイド膜である）タングス
テンシリサイド（ＷＳｉ2 ）膜からなるタングステンシ
リサイド膜パターン２１６ａが積層してなる。ワード線
２１７ａの上面は膜厚１００ｎｍ程度の（ＡＰＣＶＤに
より形成された酸化シリコン膜ではなく，ＨＴＯ膜から
なる）酸化シリコン膜キャップ２１８ａにより直接に覆
われており、ワード線２１７ａ（および酸化シリコン膜
キャップ２１８ａ）の側面は膜厚６０ｎｍ程度の（ＨＴ
Ｏ膜からなる）酸化シリコン膜スペーサ２２１ａにより
直接に覆われている。ワード線２１７ａの線幅（ゲート
長Ｌ），間隔および配線ピッチは、それぞれ０．２５μ
ｍ程度，０．２μｍ程度および０．４５μｍ程度であ
る。セルアレイ領域２６１ａのフィールド絶縁膜２０７
に囲まれたＰウェル２０６の表面には、接合の深さが
０．１μｍ程度のＮ- 型拡散層２１９ａａ，２１９ａｂ
がワード線２１７ａに自己整合的に設けられ、接合の深
さが０．１５μｍ程度のＮ+ 型拡散層２２３ａａ，２２
３ａｂが酸化シリコン膜スペーサ２１８ａに自己整合的
に設けられている。メモリセルを構成するＮチャネルＭ
ＯＳトランジスタは、ゲート酸化膜２０８と、ワード線
２１７ａと、Ｎ- 型拡散層２１９ａａおよびＮ+ 型拡散
層２２３ａａからなるＮ型ソース・ドレイン領域２２４
ａａと、Ｎ- 型拡散層２１９ａｂおよびＮ+ 型拡散層２
２３ａｂからなるＮ型ソース・ドレイン領域２２４ａｂ
とから構成されている。Ｎ型ソース・ドレイン領域２２
４ａａ，２２４ａｂの線幅（ゲート幅Ｗ）および間隔は
それぞれ０．２μｍ程度および０．２５μｍ程度であ
る。
【００４５】Ｎ型ソース・ドレイン領域２２４ａａ，２
２４ａｂには、（平坦部での）膜厚１５０ｎｍ程度の第
２のＮ+ 型多結晶シリコン膜からなる引き出しパッド２
２２ａａ，２２２ａｂがそれぞれ直接に接続されてい
る。この第２のＮ+ 型多結晶シリコン膜の層抵抗は５０
Ω／□程度である。引き出しパッド２２２ａａ，２２２
ａｂはそれぞれ酸化シリコン膜スペーサ２２１ａに自己
整合的に形成されており、引き出しパッド２２２ａａ，
２２２ａｂの最小幅および最小間隔はそれぞれ０．２５
μｍ程度および０．２μｍ程度である。メモリセルを構
成するＮチャネルＭＯＳトランジスタ（および引き出し
パッド２２２ａａ，２２２ａｂ）等は（第１の）層間絶
縁膜２３１に覆われている。層間絶縁膜２３１には、引
き出しパッド２２２ａａに達するビットコンタクト孔２
３２が設けられている。ビットコンタクト孔２３２の口
径は０．２μｍ程度である。層間絶縁膜２３２の表面上
には（第２の）タングステンシリサイド膜からなるビッ
ト線３３４が設けられており、ビット線３３４はビット
コンタクト孔２３２を介して引き出しパッド２２２ａ
ａ，Ｎ型ソース・ドレイン領域２２４ａａに電気的に接
続されている。
２４ａｂには、（平坦部での）膜厚１５０ｎｍ程度の第
２のＮ+ 型多結晶シリコン膜からなる引き出しパッド２
２２ａａ，２２２ａｂがそれぞれ直接に接続されてい
る。この第２のＮ+ 型多結晶シリコン膜の層抵抗は５０
Ω／□程度である。引き出しパッド２２２ａａ，２２２
ａｂはそれぞれ酸化シリコン膜スペーサ２２１ａに自己
整合的に形成されており、引き出しパッド２２２ａａ，
２２２ａｂの最小幅および最小間隔はそれぞれ０．２５
μｍ程度および０．２μｍ程度である。メモリセルを構
成するＮチャネルＭＯＳトランジスタ（および引き出し
パッド２２２ａａ，２２２ａｂ）等は（第１の）層間絶
縁膜２３１に覆われている。層間絶縁膜２３１には、引
き出しパッド２２２ａａに達するビットコンタクト孔２
３２が設けられている。ビットコンタクト孔２３２の口
径は０．２μｍ程度である。層間絶縁膜２３２の表面上
には（第２の）タングステンシリサイド膜からなるビッ
ト線３３４が設けられており、ビット線３３４はビット
コンタクト孔２３２を介して引き出しパッド２２２ａ
ａ，Ｎ型ソース・ドレイン領域２２４ａａに電気的に接
続されている。
【００４６】層間絶縁膜２３１の表面は（第２の）層間
絶縁膜２４１により覆われている。層間絶縁膜２４１お
よび層間絶縁膜２３１を貫通して設けられたノードコン
タクト孔２４２は、引き出しパッド２２２ａｂに達して
いる。ノードコンタクト孔２４２は導電体膜からなるコ
ンタクトプラグ２４３により充填されており、ノードコ
ンタクト孔２４２の口径も０．２μｍ程度である。層間
絶縁膜２４１の表面上に設けられたストレージノード電
極２４４は、ノードコンタクト孔２４２を充填するコン
タクトプラグ２４３を介して引き出しパッド２２２ａ
ｂ，Ｎ型ソース・ドレイン領域２２４ａｂに接続されて
いる。ストレージノード電極２４４の幅，間隔はそれぞ
れ０．２５μｍ程度，０．２μｍ程度である。ストレー
ジノード電極２４４は膜厚０．９μｍ程度のＮ+ 型多結
晶シリコン膜パターンからなり、ストレージノード電極
２４４の上面並びに側面は極めて薄い窒化シリコン膜と
酸化タンタル膜とからなる（第２の）容量絶縁膜２４５
により直接に覆われている。容量絶縁膜２４５の酸化シ
リコン膜換算膜厚は３ｎｍ程度である。ストレージノー
ド電極２４４はこの容量絶縁膜２４５を介してセルプレ
ート電極２４６により覆われている。セルプレート電極
２４６は膜厚１００ｎｍ程度の窒化チタン膜に膜厚１０
０ｎｍ程度のタングステンシリサイド膜が積層してな
る。セルプレート電極２４６の表面は（第３の）層間絶
縁膜２５１により覆われている〔図１１，図１２
（ａ），図１２（ｂ）〕。
絶縁膜２４１により覆われている。層間絶縁膜２４１お
よび層間絶縁膜２３１を貫通して設けられたノードコン
タクト孔２４２は、引き出しパッド２２２ａｂに達して
いる。ノードコンタクト孔２４２は導電体膜からなるコ
ンタクトプラグ２４３により充填されており、ノードコ
ンタクト孔２４２の口径も０．２μｍ程度である。層間
絶縁膜２４１の表面上に設けられたストレージノード電
極２４４は、ノードコンタクト孔２４２を充填するコン
タクトプラグ２４３を介して引き出しパッド２２２ａ
ｂ，Ｎ型ソース・ドレイン領域２２４ａｂに接続されて
いる。ストレージノード電極２４４の幅，間隔はそれぞ
れ０．２５μｍ程度，０．２μｍ程度である。ストレー
ジノード電極２４４は膜厚０．９μｍ程度のＮ+ 型多結
晶シリコン膜パターンからなり、ストレージノード電極
２４４の上面並びに側面は極めて薄い窒化シリコン膜と
酸化タンタル膜とからなる（第２の）容量絶縁膜２４５
により直接に覆われている。容量絶縁膜２４５の酸化シ
リコン膜換算膜厚は３ｎｍ程度である。ストレージノー
ド電極２４４はこの容量絶縁膜２４５を介してセルプレ
ート電極２４６により覆われている。セルプレート電極
２４６は膜厚１００ｎｍ程度の窒化チタン膜に膜厚１０
０ｎｍ程度のタングステンシリサイド膜が積層してな
る。セルプレート電極２４６の表面は（第３の）層間絶
縁膜２５１により覆われている〔図１１，図１２
（ａ），図１２（ｂ）〕。
【００４７】ＮチャネルＭＯＳトランジスタ領域２６１
ｂ，ＰチャネルＭＯＳトランジスタ領域２６１ｃを構成
するＰウェル２０６，Ｎウェル２０３の表面上には、そ
れぞれゲート酸化膜２０８等を介してゲート電極２１７
ｂ，２１７ｃが設けられている。ゲート電極２１７ｂ，
２１７ｃもそれぞれ膜厚１００ｎｍ程度の第１のＮ+型
多結晶シリコン膜からなるＮ+ 型多結晶シリコン膜パタ
ーン２１１ｂ，２１１ｃに膜厚１００ｎｍ程度の（金属
シリサイド膜である）タングステンシリサイド膜からな
るタングステンシリサイド膜パターン２１６ｂ，２１６
ｃが積層してなる。ゲート電極２１７ｂ，２１７ｂの上
面もそれぞれ膜厚１００ｎｍ程度の酸化シリコン膜キャ
ップ２１８ｂ，２１８ｃにより直接に覆われており、ゲ
ート電極２１７ｂ（および酸化シリコン膜キャップ２１
８ｂ），ゲート電極２１７ｃ（および酸化シリコン膜キ
ャップ２１８ｃ）の側面もそれぞれ膜厚６０ｎｍ程度の
酸化シリコン膜スペーサ２２１ｂ，２２１ｃにより直接
に覆われている。ゲート電極２１７ｂのゲート長Ｌは
０．３μｍ程度であり、ゲート電極２１７ｃのゲート長
Ｌは０．３５μｍ程度である。
ｂ，ＰチャネルＭＯＳトランジスタ領域２６１ｃを構成
するＰウェル２０６，Ｎウェル２０３の表面上には、そ
れぞれゲート酸化膜２０８等を介してゲート電極２１７
ｂ，２１７ｃが設けられている。ゲート電極２１７ｂ，
２１７ｃもそれぞれ膜厚１００ｎｍ程度の第１のＮ+型
多結晶シリコン膜からなるＮ+ 型多結晶シリコン膜パタ
ーン２１１ｂ，２１１ｃに膜厚１００ｎｍ程度の（金属
シリサイド膜である）タングステンシリサイド膜からな
るタングステンシリサイド膜パターン２１６ｂ，２１６
ｃが積層してなる。ゲート電極２１７ｂ，２１７ｂの上
面もそれぞれ膜厚１００ｎｍ程度の酸化シリコン膜キャ
ップ２１８ｂ，２１８ｃにより直接に覆われており、ゲ
ート電極２１７ｂ（および酸化シリコン膜キャップ２１
８ｂ），ゲート電極２１７ｃ（および酸化シリコン膜キ
ャップ２１８ｃ）の側面もそれぞれ膜厚６０ｎｍ程度の
酸化シリコン膜スペーサ２２１ｂ，２２１ｃにより直接
に覆われている。ゲート電極２１７ｂのゲート長Ｌは
０．３μｍ程度であり、ゲート電極２１７ｃのゲート長
Ｌは０．３５μｍ程度である。
【００４８】ＮチャネルＭＯＳトランジスタ領域２６１
ｂのフィールド絶縁膜２０７に囲まれたＰウェル２０６
の表面には、接合の深さが０．１μｍ程度のＮ- 型拡散
層２１９ｂがゲート電極２１７ｂに自己整合的に設けら
れ、接合の深さが０．２μｍ程度のＮ+ 型拡散層２２３
ｂが酸化シリコン膜スペーサ２２１ｂに自己整合的に設
けられている。ＮチャネルＭＯＳトランジスタ領域２６
１ｂに形成されたＮチャネルＭＯＳトランジスタは、ゲ
ート酸化膜２０８と、ゲート電極２１７ｂと、Ｎ- 型拡
散層２１９ｂおよびＮ+ 型拡散層２２３ｂからなるＮ型
ソース・ドレイン領域２２４ｂとから構成されている。
ＰチャネルＭＯＳトランジスタ領域２６１ｃのフィール
ド絶縁膜２０７に囲まれたＮウェル２０３の表面には、
接合の深さが０．２μｍ程度のＰ+ 型拡散層からなるＰ
型ソース・ドレイン領域２２５が酸化シリコン膜スペー
サ２２１ｃに自己整合的に設けられている。Ｐチャネル
ＭＯＳトランジスタ領域２６１ｃに形成されたＰチャネ
ルＭＯＳトランジスタは、ゲート酸化膜２０８と、ゲー
ト電極２１７ｃと、Ｐ+ 型拡散層からなるＰ型ソース・
ドレイン領域２２５とから構成されている。これらのＮ
チャネルＭＯＳトランジスタおよびＰチャネルＭＯＳト
ランジスタを含めて、ＮチャネルＭＯＳトランジスタ領
域２６１ｂおよびＰチャネルＭＯＳトランジスタ領域２
６１ｃの表面は層間絶縁膜２３１により覆われている。
さらにこれらの領域でも、層間絶縁膜２３１の表面は層
間絶縁膜２４１により覆われ、層間絶縁膜２４１の表面
は層間絶縁膜２５１により覆われている〔図１１，図１
２（ａ），図１２（ｂ）〕。
ｂのフィールド絶縁膜２０７に囲まれたＰウェル２０６
の表面には、接合の深さが０．１μｍ程度のＮ- 型拡散
層２１９ｂがゲート電極２１７ｂに自己整合的に設けら
れ、接合の深さが０．２μｍ程度のＮ+ 型拡散層２２３
ｂが酸化シリコン膜スペーサ２２１ｂに自己整合的に設
けられている。ＮチャネルＭＯＳトランジスタ領域２６
１ｂに形成されたＮチャネルＭＯＳトランジスタは、ゲ
ート酸化膜２０８と、ゲート電極２１７ｂと、Ｎ- 型拡
散層２１９ｂおよびＮ+ 型拡散層２２３ｂからなるＮ型
ソース・ドレイン領域２２４ｂとから構成されている。
ＰチャネルＭＯＳトランジスタ領域２６１ｃのフィール
ド絶縁膜２０７に囲まれたＮウェル２０３の表面には、
接合の深さが０．２μｍ程度のＰ+ 型拡散層からなるＰ
型ソース・ドレイン領域２２５が酸化シリコン膜スペー
サ２２１ｃに自己整合的に設けられている。Ｐチャネル
ＭＯＳトランジスタ領域２６１ｃに形成されたＰチャネ
ルＭＯＳトランジスタは、ゲート酸化膜２０８と、ゲー
ト電極２１７ｃと、Ｐ+ 型拡散層からなるＰ型ソース・
ドレイン領域２２５とから構成されている。これらのＮ
チャネルＭＯＳトランジスタおよびＰチャネルＭＯＳト
ランジスタを含めて、ＮチャネルＭＯＳトランジスタ領
域２６１ｂおよびＰチャネルＭＯＳトランジスタ領域２
６１ｃの表面は層間絶縁膜２３１により覆われている。
さらにこれらの領域でも、層間絶縁膜２３１の表面は層
間絶縁膜２４１により覆われ、層間絶縁膜２４１の表面
は層間絶縁膜２５１により覆われている〔図１１，図１
２（ａ），図１２（ｂ）〕。
【００４９】抵抗素子領域２６１ｄを構成するＰウェル
２０５の表面には、膜厚１００ｎｍ程度の上記第１のＮ
+ 型多結晶シリコン膜からなる０．２μｍ程度の線幅を
有した複数の第１のＮ+ 型多結晶シリコン膜パターン２
１１ｄが、抵抗素子領域２６１ｄを構成するＰウェル２
０５の表面に直接に接続する姿態を有して設けられてい
る。これらのＮ+ 型多結晶シリコン膜パターン２１１ｄ
の両端は、好ましくはそれぞれフィールド絶縁膜２０７
の表面上に延在している。Ｎ+ 型多結晶シリコン膜パタ
ーン２１１ｄは、例えば（第１の所要の間隔である）
０．７μｍの間隔を有して，平行に設けられている。第
１のＮ+ 型多結晶シリコン膜パターン２１１ｄの配線ピ
ッチは０．９μｍ程度である。さらに抵抗素子領域２６
１ｄを構成するＰウェル２０５の表面には、これらのＮ
+ 型多結晶シリコン膜パターン２１１ｄに自己整合的
に、０．７μｍ程度の深さを有した第１の溝２１２ｄが
設けられている。Ｎ+ 型多結晶シリコン膜パターン２１
１ｄに直接に接続された部分と溝２１２ｄの露出表面を
なす部分とのＰウェル２０５には、接合の深さが０．３
μｍ程度のＮ+ 型拡散層２１３ｄが形成されている。溝
２１２ｄの露出表面およびＮ+ 型多結晶シリコン膜パタ
ーン２１１ｄの側面並びに上面は、熱酸化により形成さ
れた膜厚１００ｎｍ程度の酸化シリコン膜２１５により
直接に覆われている。さらにＮ+ 型多結晶シリコン膜パ
ターン２１１ｄ並びに溝２１２ｄの側面は、酸化シリコ
ン膜２１５を介して、酸化シリコン膜スペーサ２２１ｄ
により覆われている。
２０５の表面には、膜厚１００ｎｍ程度の上記第１のＮ
+ 型多結晶シリコン膜からなる０．２μｍ程度の線幅を
有した複数の第１のＮ+ 型多結晶シリコン膜パターン２
１１ｄが、抵抗素子領域２６１ｄを構成するＰウェル２
０５の表面に直接に接続する姿態を有して設けられてい
る。これらのＮ+ 型多結晶シリコン膜パターン２１１ｄ
の両端は、好ましくはそれぞれフィールド絶縁膜２０７
の表面上に延在している。Ｎ+ 型多結晶シリコン膜パタ
ーン２１１ｄは、例えば（第１の所要の間隔である）
０．７μｍの間隔を有して，平行に設けられている。第
１のＮ+ 型多結晶シリコン膜パターン２１１ｄの配線ピ
ッチは０．９μｍ程度である。さらに抵抗素子領域２６
１ｄを構成するＰウェル２０５の表面には、これらのＮ
+ 型多結晶シリコン膜パターン２１１ｄに自己整合的
に、０．７μｍ程度の深さを有した第１の溝２１２ｄが
設けられている。Ｎ+ 型多結晶シリコン膜パターン２１
１ｄに直接に接続された部分と溝２１２ｄの露出表面を
なす部分とのＰウェル２０５には、接合の深さが０．３
μｍ程度のＮ+ 型拡散層２１３ｄが形成されている。溝
２１２ｄの露出表面およびＮ+ 型多結晶シリコン膜パタ
ーン２１１ｄの側面並びに上面は、熱酸化により形成さ
れた膜厚１００ｎｍ程度の酸化シリコン膜２１５により
直接に覆われている。さらにＮ+ 型多結晶シリコン膜パ
ターン２１１ｄ並びに溝２１２ｄの側面は、酸化シリコ
ン膜２１５を介して、酸化シリコン膜スペーサ２２１ｄ
により覆われている。
【００５０】抵抗素子領域２６１ｄの表面上には、（上
記引き出しパッド２２２ａａ等を構成する１５０ｎｍ程
度の膜厚の（第２の）Ｎ+ 型多結晶シリコン膜と同層
の）Ｎ+ 型多結晶シリコン膜パターンからなる抵抗素子
２２２ｄが、酸化シリコン膜２１５（および酸化シリコ
ン膜スペーサ２２１ｄ）を介して、上記Ｎ+ 型多結晶シ
リコン膜パターン２１１ｄ並びに溝２１２ｄ上をＮ+ 型
多結晶シリコン膜パターン２１１ｄに直交する方向に，
複数回往復蛇行して横断する姿態を有して設けられてい
る。抵抗素子２２２ｄの線幅，間隔はそれぞれ０．８μ
ｍ程度，０．８μｍ程度である。抵抗素子２２２ｄを含
めて、抵抗素子領域２６１ｄの表面も層間絶縁膜２３１
により覆われている。さらに、層間絶縁膜２３１の表面
は層間絶縁膜２４１により覆われ、層間絶縁膜２４１の
表面は層間絶縁膜２５１により覆われている〔図１１，
図１３（ａ），図１３（ｂ）〕。
記引き出しパッド２２２ａａ等を構成する１５０ｎｍ程
度の膜厚の（第２の）Ｎ+ 型多結晶シリコン膜と同層
の）Ｎ+ 型多結晶シリコン膜パターンからなる抵抗素子
２２２ｄが、酸化シリコン膜２１５（および酸化シリコ
ン膜スペーサ２２１ｄ）を介して、上記Ｎ+ 型多結晶シ
リコン膜パターン２１１ｄ並びに溝２１２ｄ上をＮ+ 型
多結晶シリコン膜パターン２１１ｄに直交する方向に，
複数回往復蛇行して横断する姿態を有して設けられてい
る。抵抗素子２２２ｄの線幅，間隔はそれぞれ０．８μ
ｍ程度，０．８μｍ程度である。抵抗素子２２２ｄを含
めて、抵抗素子領域２６１ｄの表面も層間絶縁膜２３１
により覆われている。さらに、層間絶縁膜２３１の表面
は層間絶縁膜２４１により覆われ、層間絶縁膜２４１の
表面は層間絶縁膜２５１により覆われている〔図１１，
図１３（ａ），図１３（ｂ）〕。
【００５１】容量素子領域２６１ｅを構成するＰウェル
２０５の表面にも、膜厚１００ｎｍ程度の上記第１のＮ
+ 型多結晶シリコン膜からなる０．２μｍ程度の線幅を
有した複数の第２のＮ+ 型多結晶シリコン膜パターン２
１１ｅが、容量素子領域２６１ｅを構成するＰウェル２
０５の表面に直接に接続する姿態を有して設けられてい
る。これらのＮ+ 型多結晶シリコン膜パターン２１１ｅ
の両端も、好ましくはそれぞれフィールド絶縁膜２０７
の表面上に延在している。Ｎ+ 型多結晶シリコン膜パタ
ーン２１１ｅは、例えば（第２の所要の間隔である）
０．６μｍの間隔を有して，平行に設けられている。第
２のＮ+ 型多結晶シリコン膜パターン２１１ｄの配線ピ
ッチは０．８μｍ程度である。さらに容量素子領域２６
１ｅを構成するＰウェル２０５の表面には、これらのＮ
+ 型多結晶シリコン膜パターン２１１ｅに自己整合的
に、０．７μｍ程度の深さを有した第２の溝２１２ｅが
設けられている。Ｎ+ 型多結晶シリコン膜パターン２１
１ｅに直接に接続されたＰウェル２０５の表面と溝２１
２ｅの露出表面のをなすＰウェル２０５には、接合の深
さが０．３μｍ程度のＮ+ 型拡散層２１３ｅが形成され
ている。溝２１２ｅの露出表面およびＮ+ 型多結晶シリ
コン膜パターン２１１ｄの側面並びに上面は、（第１
の）容量絶縁膜である膜厚２０ｎｍ程度の窒化シリコン
膜２１４により直接に覆われている。
２０５の表面にも、膜厚１００ｎｍ程度の上記第１のＮ
+ 型多結晶シリコン膜からなる０．２μｍ程度の線幅を
有した複数の第２のＮ+ 型多結晶シリコン膜パターン２
１１ｅが、容量素子領域２６１ｅを構成するＰウェル２
０５の表面に直接に接続する姿態を有して設けられてい
る。これらのＮ+ 型多結晶シリコン膜パターン２１１ｅ
の両端も、好ましくはそれぞれフィールド絶縁膜２０７
の表面上に延在している。Ｎ+ 型多結晶シリコン膜パタ
ーン２１１ｅは、例えば（第２の所要の間隔である）
０．６μｍの間隔を有して，平行に設けられている。第
２のＮ+ 型多結晶シリコン膜パターン２１１ｄの配線ピ
ッチは０．８μｍ程度である。さらに容量素子領域２６
１ｅを構成するＰウェル２０５の表面には、これらのＮ
+ 型多結晶シリコン膜パターン２１１ｅに自己整合的
に、０．７μｍ程度の深さを有した第２の溝２１２ｅが
設けられている。Ｎ+ 型多結晶シリコン膜パターン２１
１ｅに直接に接続されたＰウェル２０５の表面と溝２１
２ｅの露出表面のをなすＰウェル２０５には、接合の深
さが０．３μｍ程度のＮ+ 型拡散層２１３ｅが形成され
ている。溝２１２ｅの露出表面およびＮ+ 型多結晶シリ
コン膜パターン２１１ｄの側面並びに上面は、（第１
の）容量絶縁膜である膜厚２０ｎｍ程度の窒化シリコン
膜２１４により直接に覆われている。
【００５２】窒化シリコン膜２１４の表面は、（ワード
線２１７ａ等を構成する第１のタングステンシリサイド
膜と同層の）膜厚１００ｎｍ程度の第１のタングステン
シリサイド膜からなる対向電極２１６ｅにより覆われて
いる。対向電極２１６ｅの上面は酸化シリコン膜キャッ
プ２１８ｅにより覆われており、対向電極２１６ｅ（お
よび酸化シリコン膜キャップ２１８ｅ）の側面は膜厚６
０ｎｍ程度の酸化シリコン膜スペーサ２２１ｅにより覆
われている。（溝２１２ｅの直上の部分の）酸化シリコ
ン膜キャップ２１８ｅの上面には、酸化シリコン膜スペ
ーサ２２１ｅと同層の酸化シリコン膜２２１が残置して
いる場合がある。容量素子はＮ+ 型拡散層２１３ｄと窒
化シリコン膜２１４と対向電極２１６ｅとから構成され
る。容量素子を含めて、容量素子領域２６１ｅの表面も
層間絶縁膜２３１により覆われている。さらに、層間絶
縁膜２３１の表面は層間絶縁膜２４１により覆われ、層
間絶縁膜２４１の表面は層間絶縁膜２５１により覆われ
ている〔図１１，図１４（ａ），図１４（ｂ）〕。
線２１７ａ等を構成する第１のタングステンシリサイド
膜と同層の）膜厚１００ｎｍ程度の第１のタングステン
シリサイド膜からなる対向電極２１６ｅにより覆われて
いる。対向電極２１６ｅの上面は酸化シリコン膜キャッ
プ２１８ｅにより覆われており、対向電極２１６ｅ（お
よび酸化シリコン膜キャップ２１８ｅ）の側面は膜厚６
０ｎｍ程度の酸化シリコン膜スペーサ２２１ｅにより覆
われている。（溝２１２ｅの直上の部分の）酸化シリコ
ン膜キャップ２１８ｅの上面には、酸化シリコン膜スペ
ーサ２２１ｅと同層の酸化シリコン膜２２１が残置して
いる場合がある。容量素子はＮ+ 型拡散層２１３ｄと窒
化シリコン膜２１４と対向電極２１６ｅとから構成され
る。容量素子を含めて、容量素子領域２６１ｅの表面も
層間絶縁膜２３１により覆われている。さらに、層間絶
縁膜２３１の表面は層間絶縁膜２４１により覆われ、層
間絶縁膜２４１の表面は層間絶縁膜２５１により覆われ
ている〔図１１，図１４（ａ），図１４（ｂ）〕。
【００５３】次に、本第２の実施の形態の本第１の実施
例の効果について説明する。
例の効果について説明する。
【００５４】本発明の主なる目的である抵抗素子の占有
面積の縮小に関しては次のとおりになる。本第２の実施
の形態の本第１の実施例によれば、Ｎ+ 型多結晶シリコ
ン膜パターン２１１ｄの１つの配線ピッチ０．９μｍの
間の抵抗素子２２２ｄ（層抵抗は５０Ω／□程度）の実
効長は２．３１μｍであることから、５ＭΩの抵抗素子
の占有面積は例えば５０×１０００μｍ2 程度になる。
第１の所要の間隔であるＮ+ 型多結晶シリコン膜パター
ン２１１ｄの間隔（溝２１２ｄの幅）は、酸化シリコン
膜２１５，酸化シリコン膜スペーサ２２１ｄ並びに抵抗
素子２２２ｄの膜厚から規定される。また、抵抗素子の
占有面積の縮小率は、Ｎ+ 型多結晶シリコン膜パターン
２１１ｄの線幅および間隔と、Ｎ+ 型多結晶シリコン膜
パターン２１１ｄの膜厚および溝２１２ｄの深さと、酸
化シリコン膜スペーサ２２１ｄの膜厚とから規定され
る。
面積の縮小に関しては次のとおりになる。本第２の実施
の形態の本第１の実施例によれば、Ｎ+ 型多結晶シリコ
ン膜パターン２１１ｄの１つの配線ピッチ０．９μｍの
間の抵抗素子２２２ｄ（層抵抗は５０Ω／□程度）の実
効長は２．３１μｍであることから、５ＭΩの抵抗素子
の占有面積は例えば５０×１０００μｍ2 程度になる。
第１の所要の間隔であるＮ+ 型多結晶シリコン膜パター
ン２１１ｄの間隔（溝２１２ｄの幅）は、酸化シリコン
膜２１５，酸化シリコン膜スペーサ２２１ｄ並びに抵抗
素子２２２ｄの膜厚から規定される。また、抵抗素子の
占有面積の縮小率は、Ｎ+ 型多結晶シリコン膜パターン
２１１ｄの線幅および間隔と、Ｎ+ 型多結晶シリコン膜
パターン２１１ｄの膜厚および溝２１２ｄの深さと、酸
化シリコン膜スペーサ２２１ｄの膜厚とから規定され
る。
【００５５】本発明の副なる目的である容量素子の占有
面積の縮小に関しては次のとおりになる。本第２の実施
の形態の本第１の実施例によれば、Ｎ+ 型多結晶シリコ
ン膜パターン２１１ｅの１つの配線ピッチ０．８μｍに
沿った実効長は２．２１μｍである。従来構造の容量素
子の容量絶縁膜は、例えば膜厚７ｎｍのゲート酸化膜か
ら構成されていることと、酸化シリコン膜の比誘電率
（εS ＝３．９）および窒化シリコン膜の比誘電率（ε
S ＝７．５）とを加味することにより、（３０００ｐＦ
の容量素子の占有面積が１００×６１００μｍ2 程度に
なるから）１００×３２８０μｍ2 程度になる。この容
量素子の占有面積の縮小に関する効果は、上記抵抗素子
の占有面積の縮小に大きく寄与する第１のＮ+ 型多結晶
シリコン膜パターン２１１ｄと第１の溝２１２ｄとから
なる構造を容量素子に応用し、さらにゲート電極がポリ
サイド膜であることを利用した結果、得られたものであ
る。第２の所要の間隔であるＮ+ 型多結晶シリコン膜パ
ターン２１１ｅの間隔（溝２１２ｅの幅）の最小値は、
窒化シリコン膜２１４の膜厚とタングステンシリサイド
膜の形成方法とにより規定される。本第２の実施の形態
の本第１の実施例では、この最小値は例えば（最小設計
寸法である）０．２μｍ程度でも問題は生じない。この
ときには、酸化シリコン膜キャップ２１８ｅの上面での
酸化シリコン膜２２１の残置はほとんど見られなくな
る。この値のとき、容量素子の占有面積はさらに縮小す
ることが可能になる。
面積の縮小に関しては次のとおりになる。本第２の実施
の形態の本第１の実施例によれば、Ｎ+ 型多結晶シリコ
ン膜パターン２１１ｅの１つの配線ピッチ０．８μｍに
沿った実効長は２．２１μｍである。従来構造の容量素
子の容量絶縁膜は、例えば膜厚７ｎｍのゲート酸化膜か
ら構成されていることと、酸化シリコン膜の比誘電率
（εS ＝３．９）および窒化シリコン膜の比誘電率（ε
S ＝７．５）とを加味することにより、（３０００ｐＦ
の容量素子の占有面積が１００×６１００μｍ2 程度に
なるから）１００×３２８０μｍ2 程度になる。この容
量素子の占有面積の縮小に関する効果は、上記抵抗素子
の占有面積の縮小に大きく寄与する第１のＮ+ 型多結晶
シリコン膜パターン２１１ｄと第１の溝２１２ｄとから
なる構造を容量素子に応用し、さらにゲート電極がポリ
サイド膜であることを利用した結果、得られたものであ
る。第２の所要の間隔であるＮ+ 型多結晶シリコン膜パ
ターン２１１ｅの間隔（溝２１２ｅの幅）の最小値は、
窒化シリコン膜２１４の膜厚とタングステンシリサイド
膜の形成方法とにより規定される。本第２の実施の形態
の本第１の実施例では、この最小値は例えば（最小設計
寸法である）０．２μｍ程度でも問題は生じない。この
ときには、酸化シリコン膜キャップ２１８ｅの上面での
酸化シリコン膜２２１の残置はほとんど見られなくな
る。この値のとき、容量素子の占有面積はさらに縮小す
ることが可能になる。
【００５６】なお、上記第２の実施の形態の上記第１の
実施例も、スタックド型のメモルセルを有したＤＲＡＭ
を含む半導体装置に限定されるものではなく、また、
０．２μｍ設計ルールの半導体装置に限定されるもので
はない。また、金属ポリサイド膜を構成する金属シリサ
イド膜，絶縁膜キャップおよび絶縁膜スペーサ等の構成
材料が上記タングステンシリサイド膜，酸化シリコン膜
キャップおよび酸化シリコン膜スペーサ等に限定される
ものではない。例えば、金属シリサイド膜としてはモリ
ブデンシリサイド（ＭｏＳｉ2 ）膜，タンタルシリサイ
ド（ＴａＳｉ2 ）膜あるいはチタンシリサイド（ＴｉＳ
ｉ2 ）膜でもよく、絶縁膜キャップとしては窒化シリコ
ン膜キャップでもよく、絶縁膜スペーサとしては窒化シ
リコン膜スペーサでもよい。さらにまた、第２のＮ+ 型
多結晶シリコン膜等の膜厚も上記記載の値に限定される
ものではない。
実施例も、スタックド型のメモルセルを有したＤＲＡＭ
を含む半導体装置に限定されるものではなく、また、
０．２μｍ設計ルールの半導体装置に限定されるもので
はない。また、金属ポリサイド膜を構成する金属シリサ
イド膜，絶縁膜キャップおよび絶縁膜スペーサ等の構成
材料が上記タングステンシリサイド膜，酸化シリコン膜
キャップおよび酸化シリコン膜スペーサ等に限定される
ものではない。例えば、金属シリサイド膜としてはモリ
ブデンシリサイド（ＭｏＳｉ2 ）膜，タンタルシリサイ
ド（ＴａＳｉ2 ）膜あるいはチタンシリサイド（ＴｉＳ
ｉ2 ）膜でもよく、絶縁膜キャップとしては窒化シリコ
ン膜キャップでもよく、絶縁膜スペーサとしては窒化シ
リコン膜スペーサでもよい。さらにまた、第２のＮ+ 型
多結晶シリコン膜等の膜厚も上記記載の値に限定される
ものではない。
【００５７】半導体装置の製造工程の断面模式図であ
り，図１２（ａ）のＡＡ線での製造工程の断面模式図で
ある図１５および図１６および１７と、半導体装置の製
造工程の断面模式図であり，図１３（ｂ）のＡＡ線での
製造工程の断面模式図である図１８および図１９および
図２０と、半導体装置の製造工程の断面模式図であり，
図１４（ｂ）のＡＡ線での製造工程の断面模式図である
図２１および図２２および図２３と、図１１，図１２，
図１３および図１４とを併せて参照すると、上記第２の
実施の形態の上記第１の実施例による半導体装置は、以
下のとおりに形成される。
り，図１２（ａ）のＡＡ線での製造工程の断面模式図で
ある図１５および図１６および１７と、半導体装置の製
造工程の断面模式図であり，図１３（ｂ）のＡＡ線での
製造工程の断面模式図である図１８および図１９および
図２０と、半導体装置の製造工程の断面模式図であり，
図１４（ｂ）のＡＡ線での製造工程の断面模式図である
図２１および図２２および図２３と、図１１，図１２，
図１３および図１４とを併せて参照すると、上記第２の
実施の形態の上記第１の実施例による半導体装置は、以
下のとおりに形成される。
【００５８】まず、Ｐ型シリコン基板２０１の表面のセ
ルアレイ領域２６１ａにはＮウェル１０２が形成され、
Ｐ型シリコン基板２０１の表面のセルアレイ領域２６１
ａの周辺およびＰチャネルＭＯＳトランジスタ領域２６
１ｃにはＮウェル２０３が形成される。Ｐ型シリコン基
板２０１の表面の抵抗素子領域２６１ｄおよび容量素子
領域２６１ｅには、底面の深さが３μｍ程度のＰウェル
２０５が形成される。Ｐウェル２０５の底面の深さは、
これら抵抗素子領域２６１ｄ，容量素子領域２６１ｅに
形成される溝の深さやＮ+ 型拡散層の接合の深さ等によ
り規定される。Ｐ型シリコン基板２０１の表面のセルア
レイ領域２６１ａのＮウェル２０２の表面と、Ｐ型シリ
コン基板２０１の表面のＮチャネルＭＯＳトランジスタ
領域２６１ｂ等とにＰウェル２０６が形成される。Ｐ型
シリコン基板２０１の表面の素子分離領域にフィールド
絶縁膜２０７が形成され、セルアレイ領域２６１ａを構
成するＰウェル２０６のフィールド絶縁膜２０７に囲ま
れた表面と、ＮチャネルＭＯＳトランジスタ領域２６１
ｂを構成するＰウェル２０６のフィールド絶縁膜２０７
に囲まれた表面と、ＰチャネルＭＯＳトランジスタ領域
２６１ｃを構成するＮウェル２０３のフィールド絶縁膜
２０７に囲まれた表面と、抵抗素子領域２６１ｄを構成
するＰウェル２０５のフィールド絶縁膜２０７に囲まれ
た素子形成領域と、容量素子領域２６１ｅを構成するＰ
ウェル２０５のフィールド絶縁膜２０７に囲まれた表面
とに、熱酸化により膜厚７ｎｍ程度のゲート酸化膜２０
８が形成される。
ルアレイ領域２６１ａにはＮウェル１０２が形成され、
Ｐ型シリコン基板２０１の表面のセルアレイ領域２６１
ａの周辺およびＰチャネルＭＯＳトランジスタ領域２６
１ｃにはＮウェル２０３が形成される。Ｐ型シリコン基
板２０１の表面の抵抗素子領域２６１ｄおよび容量素子
領域２６１ｅには、底面の深さが３μｍ程度のＰウェル
２０５が形成される。Ｐウェル２０５の底面の深さは、
これら抵抗素子領域２６１ｄ，容量素子領域２６１ｅに
形成される溝の深さやＮ+ 型拡散層の接合の深さ等によ
り規定される。Ｐ型シリコン基板２０１の表面のセルア
レイ領域２６１ａのＮウェル２０２の表面と、Ｐ型シリ
コン基板２０１の表面のＮチャネルＭＯＳトランジスタ
領域２６１ｂ等とにＰウェル２０６が形成される。Ｐ型
シリコン基板２０１の表面の素子分離領域にフィールド
絶縁膜２０７が形成され、セルアレイ領域２６１ａを構
成するＰウェル２０６のフィールド絶縁膜２０７に囲ま
れた表面と、ＮチャネルＭＯＳトランジスタ領域２６１
ｂを構成するＰウェル２０６のフィールド絶縁膜２０７
に囲まれた表面と、ＰチャネルＭＯＳトランジスタ領域
２６１ｃを構成するＮウェル２０３のフィールド絶縁膜
２０７に囲まれた表面と、抵抗素子領域２６１ｄを構成
するＰウェル２０５のフィールド絶縁膜２０７に囲まれ
た素子形成領域と、容量素子領域２６１ｅを構成するＰ
ウェル２０５のフィールド絶縁膜２０７に囲まれた表面
とに、熱酸化により膜厚７ｎｍ程度のゲート酸化膜２０
８が形成される。
【００５９】次に、抵抗素子領域２６１ｄおよび容量素
子領域２６１ｅの表面のゲート酸化膜２０８が選択的に
エッチング除去された後、不純物として燐を含んだ（ｉ
ｎ−ｓｉｔｕでＮ+ 型の）膜厚１００ｎｍ程度の第１の
Ｎ+ 型多結晶シリコン膜２１１がＬＰＣＶＤにより全面
に形成される。セルアレイ領域２６１ａ，ＮチャネルＭ
ＯＳトランジスタ領域２６１ｂおよびＰチャネルＭＯＳ
トランジスタ領域２６１ｃを覆うフォトレジスト膜パタ
ーン２７１が形成される。このフォトレジスト膜パター
ン２７１をマスクにし異方性エッチングにより、抵抗素
子領域２６１ｄには線幅が０．２μｍ程度で間隔が０．
７μｍ程度の第１のＮ+ 型多結晶シリコン膜パターン２
１１ｄと深さが０．７μｍ程度の第１の溝２１２ｄとが
形成され、容量素子領域２６１ｅには線幅が０．２μｍ
程度で間隔が０．６μｍ程度の第２のＮ+ 型多結晶シリ
コン膜パターン２１１ｅと深さが０．７μｍ程度の第２
の溝２１２ｅとが形成される〔図１５（ａ），図１８
（ａ），図２１（ａ），図１１，図１２，図１３，図１
４〕。
子領域２６１ｅの表面のゲート酸化膜２０８が選択的に
エッチング除去された後、不純物として燐を含んだ（ｉ
ｎ−ｓｉｔｕでＮ+ 型の）膜厚１００ｎｍ程度の第１の
Ｎ+ 型多結晶シリコン膜２１１がＬＰＣＶＤにより全面
に形成される。セルアレイ領域２６１ａ，ＮチャネルＭ
ＯＳトランジスタ領域２６１ｂおよびＰチャネルＭＯＳ
トランジスタ領域２６１ｃを覆うフォトレジスト膜パタ
ーン２７１が形成される。このフォトレジスト膜パター
ン２７１をマスクにし異方性エッチングにより、抵抗素
子領域２６１ｄには線幅が０．２μｍ程度で間隔が０．
７μｍ程度の第１のＮ+ 型多結晶シリコン膜パターン２
１１ｄと深さが０．７μｍ程度の第１の溝２１２ｄとが
形成され、容量素子領域２６１ｅには線幅が０．２μｍ
程度で間隔が０．６μｍ程度の第２のＮ+ 型多結晶シリ
コン膜パターン２１１ｅと深さが０．７μｍ程度の第２
の溝２１２ｅとが形成される〔図１５（ａ），図１８
（ａ），図２１（ａ），図１１，図１２，図１３，図１
４〕。
【００６０】上記フォトレジスト膜パターン２７１が除
去される。その後、抵抗素子領域２６１ｄおよび容量素
子領域２６１ｅにのみに開口部を有するフォトレジスト
膜パターン（図示せず）が形成され、このフォトレジス
ト膜パターンをマスクにして高濃度の燐のイオン注入が
行なわれる。このフォトレジスト膜パターンが除去され
た後、膜厚２０ｎｍ程度の窒化シリコン膜２１４がＬＰ
ＣＶＤにより全面に形成される。抵抗素子領域２１６ｄ
の表面を覆う窒化シリコン膜２１４のみが選択的に除去
された後、熱酸化により膜厚１００ｎｍ程度の酸化シリ
コン膜２１５が溝２１２ｄの露出表面およびＮ+ 型多結
晶シリコン膜パターン２１１ｄの側面並びに上面に形成
される。さらにこの熱酸化による熱処理により、Ｎ+ 型
多結晶シリコン膜パターン２１１ｄに直接に接続された
（抵抗素子領域２６１ｄを構成する）Ｐウェル２０５の
表面と溝２１２ｄによりこの部分のＰウェル２０５に形
成された（Ｐウェル２０５の）露出面とには深さが０．
３μｍ程度のＮ+ 型拡散層２１３ｄが形成され、Ｎ+ 型
多結晶シリコン膜パターン２１１ｅに直接に接続された
（容量素子領域２６１ｅを構成する）Ｐウェル２０５の
表面と溝２１２ｅによりこの部分のＰウェル２０５に形
成された（Ｐウェル２０５の）露出面とには接合の深さ
が０．３μｍ程度のＮ+ 型拡散層２１３ｅが形成される
〔図１５（ｂ），図１８（ｂ），図２１（ｂ），図１
１，図１２，図１３，図１４〕。
去される。その後、抵抗素子領域２６１ｄおよび容量素
子領域２６１ｅにのみに開口部を有するフォトレジスト
膜パターン（図示せず）が形成され、このフォトレジス
ト膜パターンをマスクにして高濃度の燐のイオン注入が
行なわれる。このフォトレジスト膜パターンが除去され
た後、膜厚２０ｎｍ程度の窒化シリコン膜２１４がＬＰ
ＣＶＤにより全面に形成される。抵抗素子領域２１６ｄ
の表面を覆う窒化シリコン膜２１４のみが選択的に除去
された後、熱酸化により膜厚１００ｎｍ程度の酸化シリ
コン膜２１５が溝２１２ｄの露出表面およびＮ+ 型多結
晶シリコン膜パターン２１１ｄの側面並びに上面に形成
される。さらにこの熱酸化による熱処理により、Ｎ+ 型
多結晶シリコン膜パターン２１１ｄに直接に接続された
（抵抗素子領域２６１ｄを構成する）Ｐウェル２０５の
表面と溝２１２ｄによりこの部分のＰウェル２０５に形
成された（Ｐウェル２０５の）露出面とには深さが０．
３μｍ程度のＮ+ 型拡散層２１３ｄが形成され、Ｎ+ 型
多結晶シリコン膜パターン２１１ｅに直接に接続された
（容量素子領域２６１ｅを構成する）Ｐウェル２０５の
表面と溝２１２ｅによりこの部分のＰウェル２０５に形
成された（Ｐウェル２０５の）露出面とには接合の深さ
が０．３μｍ程度のＮ+ 型拡散層２１３ｅが形成される
〔図１５（ｂ），図１８（ｂ），図２１（ｂ），図１
１，図１２，図１３，図１４〕。
【００６１】次に、全面に膜厚１００ｎｍ程度の第１の
タングステンシリサイド膜（図に明示せず）および膜厚
１００ｎｍ程度の（好ましくはＨＴＯ膜からなる）酸化
シリコン膜（図に明示せず）が順次形成される。第１の
タングステンシリサイド膜の形成方法の選択は第１のタ
ングステンシリサイド膜自体の膜厚と容量素子領域２６
１ｅに形成された溝２１２ｅの幅とに依存する。溝２１
２ｅの幅が第１のタングステンシリサイド膜の膜厚の２
倍程度以下であるならば、第１のタングステンシリサイ
ド膜はスパッタリングにより形成できる。溝２１２ｅの
幅が第１のタングステンシリサイド膜の膜厚の２倍より
（ある程度）広い場合には、段差被覆性に優れたＬＰＣ
ＶＤにより第１のタングステンシリサイド膜を形成する
ことが好ましい。この場合には６弗化タングステン（Ｗ
Ｆ6 ）と（大量の）ジクロルシラン（ＳｉＣｌ2 Ｈ2 ）
とが原料ガスに用いられる。他の金属シリサイド膜を採
用する場合でも同様である。例えば、チタンシリサイド
膜をＬＰＣＶＤで形成する場合には、４塩化チタン（Ｔ
ｉＣｌ4 ）とモノシラン（ＳｉＨ4 ）とが原料ガスに用
いられる。
タングステンシリサイド膜（図に明示せず）および膜厚
１００ｎｍ程度の（好ましくはＨＴＯ膜からなる）酸化
シリコン膜（図に明示せず）が順次形成される。第１の
タングステンシリサイド膜の形成方法の選択は第１のタ
ングステンシリサイド膜自体の膜厚と容量素子領域２６
１ｅに形成された溝２１２ｅの幅とに依存する。溝２１
２ｅの幅が第１のタングステンシリサイド膜の膜厚の２
倍程度以下であるならば、第１のタングステンシリサイ
ド膜はスパッタリングにより形成できる。溝２１２ｅの
幅が第１のタングステンシリサイド膜の膜厚の２倍より
（ある程度）広い場合には、段差被覆性に優れたＬＰＣ
ＶＤにより第１のタングステンシリサイド膜を形成する
ことが好ましい。この場合には６弗化タングステン（Ｗ
Ｆ6 ）と（大量の）ジクロルシラン（ＳｉＣｌ2 Ｈ2 ）
とが原料ガスに用いられる。他の金属シリサイド膜を採
用する場合でも同様である。例えば、チタンシリサイド
膜をＬＰＣＶＤで形成する場合には、４塩化チタン（Ｔ
ｉＣｌ4 ）とモノシラン（ＳｉＨ4 ）とが原料ガスに用
いられる。
【００６２】続いて、抵抗素子領域２６１ｄを覆わず
に，容量素子領域２６１ｅを概ね覆うフォトレジスト膜
パターン２７２をマスクにして、（第１のタングステン
シリサイド膜上に形成されら）上記酸化シリコン膜，第
１のタングステンシリサイド膜およびＮ+ 型多結晶シリ
コン膜２１１が順次異方性エッチングされて、酸化シリ
コン膜キャップ２１８ａ，２１８ｂ，２１８ｃ，２１８
ｅ等と、ワード線２１７ａと、ゲート電極２１７ｂ，２
１７ｃ等と、（第１のタングステンシリサイド膜のパタ
ーンからなる対向）電極２１６ｅとが形成される。ワー
ド線２１７ａはＮ+ 型多結晶シリコン膜パターン２１１
ａにタングステンシリサイド膜パターン２１６ａが積層
してなり、ゲート電極２１７ｂはＮ+ 型多結晶シリコン
膜パターン２１１ｂにタングステンシリサイド膜パター
ン２１６ｂが積層してなり、ゲート電極２１７ｃはＮ+
型多結晶シリコン膜パターン２１１ｃにタングステンシ
リサイド膜パターン２１６ｃが積層してなる〔図１５
（ｃ），図１８（ｃ），図２１（ｃ），図１１，図１
２，図１３，図１４〕。
に，容量素子領域２６１ｅを概ね覆うフォトレジスト膜
パターン２７２をマスクにして、（第１のタングステン
シリサイド膜上に形成されら）上記酸化シリコン膜，第
１のタングステンシリサイド膜およびＮ+ 型多結晶シリ
コン膜２１１が順次異方性エッチングされて、酸化シリ
コン膜キャップ２１８ａ，２１８ｂ，２１８ｃ，２１８
ｅ等と、ワード線２１７ａと、ゲート電極２１７ｂ，２
１７ｃ等と、（第１のタングステンシリサイド膜のパタ
ーンからなる対向）電極２１６ｅとが形成される。ワー
ド線２１７ａはＮ+ 型多結晶シリコン膜パターン２１１
ａにタングステンシリサイド膜パターン２１６ａが積層
してなり、ゲート電極２１７ｂはＮ+ 型多結晶シリコン
膜パターン２１１ｂにタングステンシリサイド膜パター
ン２１６ｂが積層してなり、ゲート電極２１７ｃはＮ+
型多結晶シリコン膜パターン２１１ｃにタングステンシ
リサイド膜パターン２１６ｃが積層してなる〔図１５
（ｃ），図１８（ｃ），図２１（ｃ），図１１，図１
２，図１３，図１４〕。
【００６３】上記フォトレジスト膜パターン２７２が除
去された後、ＰチャネルＭＯＳトランジスタ領域２６１
ｃ，抵抗素子領域２６１ｄおよび容量素子領域２６１ｅ
を覆うフォトレジスト膜パターン２７３をマスクにして
燐のイオン注入等が行なわれる。これにより、セルアレ
イ領域２６１ａを構成するＰウェル２０６の表面にはワ
ード線２１７ａに自己整合的なＮ- 型拡散層２１９ａ
ａ，２１９ａｂが形成され、ＮチャネルＭＯＳトランジ
スタ領域２６１ｂを構成するＰウェル２０６の表面には
ゲート電極２１７ｂに自己整合的なＮ- 型拡散層２１９
ｂが形成される〔図１６（ａ），図１９（ａ），図２２
（ａ），図１１，図１２，図１３，図１４〕。
去された後、ＰチャネルＭＯＳトランジスタ領域２６１
ｃ，抵抗素子領域２６１ｄおよび容量素子領域２６１ｅ
を覆うフォトレジスト膜パターン２７３をマスクにして
燐のイオン注入等が行なわれる。これにより、セルアレ
イ領域２６１ａを構成するＰウェル２０６の表面にはワ
ード線２１７ａに自己整合的なＮ- 型拡散層２１９ａ
ａ，２１９ａｂが形成され、ＮチャネルＭＯＳトランジ
スタ領域２６１ｂを構成するＰウェル２０６の表面には
ゲート電極２１７ｂに自己整合的なＮ- 型拡散層２１９
ｂが形成される〔図１６（ａ），図１９（ａ），図２２
（ａ），図１１，図１２，図１３，図１４〕。
【００６４】上記フォトレジスト膜パターン２７３が除
去された後、膜厚６０ｎｍ程度の第２の酸化シリコン膜
２２１が全面に形成される。酸化シリコン膜２２１は
（ＬＰＣＶＤによる）ＨＴＯ膜であることが好ましい。
ＮチャネルＭＯＳトランジスタ領域２６１ｂとＰチャネ
ルＭＯＳトランジスタ領域２６１ｃとを覆い，抵抗素子
領域２６１ｄと容量素子領域２６１ｅとセルアレイ領域
２６１ａとに開口部が設けられたフォトレジスト膜パタ
ーン２７４が形成される。このフォトレジスト膜パター
ン２７４をマスクにした異方性エッチングにより上記酸
化シリコン膜２２１がエッチバックされて、セルアレイ
領域２６１ａではワード線２１７ａの側面には酸化シリ
コン膜スペーサ２２１ａが形成され、抵抗素子領域２６
１ｄでは酸化シリコン膜２１５を介してＮ+ 型多結晶シ
リコン膜パターン２１１ｄ並びに溝２１２ｄの側面を覆
う酸化シリコン膜スペーサ２２１ｄが形成され、容量素
子領域２６１ｅでは対向電極２１６ｅ（および酸化シリ
コン膜キャップ２１８ｅ）の側面を覆う酸化シリコン膜
スペーサ２２１ｅが形成され，溝２１２ｅ直上に位置す
る酸化シリコン膜キャップ２１８ｅの上面では酸化シリ
コン膜２２１が部分的に残置される〔図１６（ｂ），図
１９（ｂ），図２２（ｂ），図１１，図１２，図１３，
図１４〕。
去された後、膜厚６０ｎｍ程度の第２の酸化シリコン膜
２２１が全面に形成される。酸化シリコン膜２２１は
（ＬＰＣＶＤによる）ＨＴＯ膜であることが好ましい。
ＮチャネルＭＯＳトランジスタ領域２６１ｂとＰチャネ
ルＭＯＳトランジスタ領域２６１ｃとを覆い，抵抗素子
領域２６１ｄと容量素子領域２６１ｅとセルアレイ領域
２６１ａとに開口部が設けられたフォトレジスト膜パタ
ーン２７４が形成される。このフォトレジスト膜パター
ン２７４をマスクにした異方性エッチングにより上記酸
化シリコン膜２２１がエッチバックされて、セルアレイ
領域２６１ａではワード線２１７ａの側面には酸化シリ
コン膜スペーサ２２１ａが形成され、抵抗素子領域２６
１ｄでは酸化シリコン膜２１５を介してＮ+ 型多結晶シ
リコン膜パターン２１１ｄ並びに溝２１２ｄの側面を覆
う酸化シリコン膜スペーサ２２１ｄが形成され、容量素
子領域２６１ｅでは対向電極２１６ｅ（および酸化シリ
コン膜キャップ２１８ｅ）の側面を覆う酸化シリコン膜
スペーサ２２１ｅが形成され，溝２１２ｅ直上に位置す
る酸化シリコン膜キャップ２１８ｅの上面では酸化シリ
コン膜２２１が部分的に残置される〔図１６（ｂ），図
１９（ｂ），図２２（ｂ），図１１，図１２，図１３，
図１４〕。
【００６５】上記フォトレジスト膜パターン２７４が除
去された後、（平坦部での）膜厚が１５０ｎｍ程度の第
２のＮ+ 型多結晶シリコン膜２２２が全面に形成され
る。Ｎ+ 型多結晶シリコン膜２２２に含まれるＮ型不純
物も燐である。Ｎ+ 型多結晶シリコン膜２２２も、段差
被覆性が要求されることと拡散源として機能することが
要求されることとから、成膜段階（ｉｎ−ｓｉｔｕ）で
Ｎ+ 型であることが好まく，ＬＰＣＶＤにより形成され
ることが好ましい。あるいは、ＬＰＣＶＤによりｉｎ−
ｓｉｔｕで高濃度の燐を含んだ非晶質シリコン膜を形成
しておいてもよい。続いて、セルアレイ領域２６１ａを
覆うフォトレジスト膜パターン２７５をマスクにして、
Ｎ+ 型多結晶シリコン膜２２２に対する第１段階のパタ
ーニングが行なわれ、抵抗素子２２２ｄが形成される
〔図１６（ｃ），図１９（ｃ），図２２（ｃ），図１
１，図１２，図１３，図１４〕。
去された後、（平坦部での）膜厚が１５０ｎｍ程度の第
２のＮ+ 型多結晶シリコン膜２２２が全面に形成され
る。Ｎ+ 型多結晶シリコン膜２２２に含まれるＮ型不純
物も燐である。Ｎ+ 型多結晶シリコン膜２２２も、段差
被覆性が要求されることと拡散源として機能することが
要求されることとから、成膜段階（ｉｎ−ｓｉｔｕ）で
Ｎ+ 型であることが好まく，ＬＰＣＶＤにより形成され
ることが好ましい。あるいは、ＬＰＣＶＤによりｉｎ−
ｓｉｔｕで高濃度の燐を含んだ非晶質シリコン膜を形成
しておいてもよい。続いて、セルアレイ領域２６１ａを
覆うフォトレジスト膜パターン２７５をマスクにして、
Ｎ+ 型多結晶シリコン膜２２２に対する第１段階のパタ
ーニングが行なわれ、抵抗素子２２２ｄが形成される
〔図１６（ｃ），図１９（ｃ），図２２（ｃ），図１
１，図１２，図１３，図１４〕。
【００６６】上記フォトレジスト膜パターン２７５が除
去された後、少なくとも抵抗素子領域２６１ｄを覆うフ
ォトレジスト膜パターン２７６が形成される。このフォ
トレジスト膜パターン２７６をマスクにして、（セルア
レイ領域２６１ａに残置された）Ｎ+ 型多結晶シリコン
膜２２２に対しての第２段階のパターニングが行なわ
れ、引き出しパッド２２２ａａ，２２２ａｂが形成され
る〔図１７（ａ），図２０（ａ），図２３（ａ），図１
１，図１２，図１３，図１４〕。
去された後、少なくとも抵抗素子領域２６１ｄを覆うフ
ォトレジスト膜パターン２７６が形成される。このフォ
トレジスト膜パターン２７６をマスクにして、（セルア
レイ領域２６１ａに残置された）Ｎ+ 型多結晶シリコン
膜２２２に対しての第２段階のパターニングが行なわ
れ、引き出しパッド２２２ａａ，２２２ａｂが形成され
る〔図１７（ａ），図２０（ａ），図２３（ａ），図１
１，図１２，図１３，図１４〕。
【００６７】Ｎ+ 型多結晶シリコン膜２２２に対する上
記第１および第２段階のパターニングでは、ともに臭化
水素（ＨＢｒ）と塩素（Ｃｌ2 ）との混合ガスをエッチ
ングガスとして使用している。抵抗素子２２２ｄとなる
部分のＮ+ 型多結晶シリコン膜２２２の膜厚は概ね均一
ではあるが溝２１２ｄのアスペクト比は無視できない値
である。一方、引き出しパッド２２２ａａ，２２２ａｂ
となる部分のＮ+ 型多結晶シリコン膜２２２の膜厚は、
これがワード線２１７ａの空隙部を充填していることか
ら、１５０ｎｍ〜４５０ｎｍ程度の幅がある。このた
め、１回のパターニングで両者を形成することは好まし
くない。このことから、第２段階のパターニングに比べ
で第１段階のパターニングでは、塩素の流量比を多少高
めて（等方性エッチングをある程度強めて）行なうのが
好ましい。
記第１および第２段階のパターニングでは、ともに臭化
水素（ＨＢｒ）と塩素（Ｃｌ2 ）との混合ガスをエッチ
ングガスとして使用している。抵抗素子２２２ｄとなる
部分のＮ+ 型多結晶シリコン膜２２２の膜厚は概ね均一
ではあるが溝２１２ｄのアスペクト比は無視できない値
である。一方、引き出しパッド２２２ａａ，２２２ａｂ
となる部分のＮ+ 型多結晶シリコン膜２２２の膜厚は、
これがワード線２１７ａの空隙部を充填していることか
ら、１５０ｎｍ〜４５０ｎｍ程度の幅がある。このた
め、１回のパターニングで両者を形成することは好まし
くない。このことから、第２段階のパターニングに比べ
で第１段階のパターニングでは、塩素の流量比を多少高
めて（等方性エッチングをある程度強めて）行なうのが
好ましい。
【００６８】上記フォトレジスト膜２７６が除去された
後、上記第１の実施の形態の上記第１の実施例と同様
に、急速加熱処理が施される。この熱処理により、引き
出しパット２２２ａａ，２２２ａｂの直下にはＮ+ 型拡
散層２２３ａａ，２２３ａｂ（メモリセルを構成するＮ
チャネルＭＯＳトランジスタのＮ型ソース・ドレイン領
域２２４ａａ，２２４ａｂ）が形成される。続いて、セ
ルアレイ領域２６１ａ，ＰチャネルＭＯＳトランジスタ
領域２６１ｃ，抵抗素子領域２６１ｄおよび容量素子領
域２６１ｅを覆うフォトレジスト膜パターン２７７が形
成される。このフォトレジスト膜パターン２７７をマス
クにした異方性エッチングにより、酸化シリコン膜２２
１がエッチバックされて、酸化シリコン膜スペーサ２２
１ｂが形成される。さらにこのフォトレジスト膜パター
ン２７７をマスクにして砒素のイオン注入等が行なわ
れ、Ｎ+ 型拡散層２２３ｂが形成される。これにより、
ＮチャネルＭＯＳトランジスタ領域２６１ｂにおけるＮ
チャネルＭＯＳトランジスタの（このＮ+ 型拡散層２２
３ｂとＮ- 型拡散層２１９ｂとからなる）Ｎ型ソース・
ドレイン領域２２４ｂが形成されるとともにＮチャネル
ＭＯＳトランジスタ自体の形成も終了する〔図１７
（ｂ），図２０（ｂ），図２３（ｂ），図１１，図１
２，図１３，図１４〕。
後、上記第１の実施の形態の上記第１の実施例と同様
に、急速加熱処理が施される。この熱処理により、引き
出しパット２２２ａａ，２２２ａｂの直下にはＮ+ 型拡
散層２２３ａａ，２２３ａｂ（メモリセルを構成するＮ
チャネルＭＯＳトランジスタのＮ型ソース・ドレイン領
域２２４ａａ，２２４ａｂ）が形成される。続いて、セ
ルアレイ領域２６１ａ，ＰチャネルＭＯＳトランジスタ
領域２６１ｃ，抵抗素子領域２６１ｄおよび容量素子領
域２６１ｅを覆うフォトレジスト膜パターン２７７が形
成される。このフォトレジスト膜パターン２７７をマス
クにした異方性エッチングにより、酸化シリコン膜２２
１がエッチバックされて、酸化シリコン膜スペーサ２２
１ｂが形成される。さらにこのフォトレジスト膜パター
ン２７７をマスクにして砒素のイオン注入等が行なわ
れ、Ｎ+ 型拡散層２２３ｂが形成される。これにより、
ＮチャネルＭＯＳトランジスタ領域２６１ｂにおけるＮ
チャネルＭＯＳトランジスタの（このＮ+ 型拡散層２２
３ｂとＮ- 型拡散層２１９ｂとからなる）Ｎ型ソース・
ドレイン領域２２４ｂが形成されるとともにＮチャネル
ＭＯＳトランジスタ自体の形成も終了する〔図１７
（ｂ），図２０（ｂ），図２３（ｂ），図１１，図１
２，図１３，図１４〕。
【００６９】上記フォトレジスト膜２７７が除去された
後、上記第１の実施の形態の上記第１の実施例と同様
に、ＰチャネルＭＯＳトランジスタ領域２６１ｃにのみ
に開口部を有するフォトレジスト膜パターン２７８が形
成される。このフォトレジスト膜パターン２７８をマス
クにした異方性エッチングにより、酸化シリコン膜２２
１がエッチバックされて、酸化シリコン膜スペーサ２２
１ｃが形成される。さらにこのフォトレジスト膜パター
ン２７８をマスクにしてＢＦ2 のイオン注入等が行なわ
れ、Ｐ+ 型拡散層からなるＰ型ソース・ドレイン領域２
２５が形成される。これにより、ＰチャネルＭＯＳトラ
ンジスタ領域２６１ｃへのＰチャネルＭＯＳトランジス
タの形成も終了する〔図１７（ｃ），図２０（ｃ），図
２３（ｃ），図１１，図１２，図１３，図１４〕。
後、上記第１の実施の形態の上記第１の実施例と同様
に、ＰチャネルＭＯＳトランジスタ領域２６１ｃにのみ
に開口部を有するフォトレジスト膜パターン２７８が形
成される。このフォトレジスト膜パターン２７８をマス
クにした異方性エッチングにより、酸化シリコン膜２２
１がエッチバックされて、酸化シリコン膜スペーサ２２
１ｃが形成される。さらにこのフォトレジスト膜パター
ン２７８をマスクにしてＢＦ2 のイオン注入等が行なわ
れ、Ｐ+ 型拡散層からなるＰ型ソース・ドレイン領域２
２５が形成される。これにより、ＰチャネルＭＯＳトラ
ンジスタ領域２６１ｃへのＰチャネルＭＯＳトランジス
タの形成も終了する〔図１７（ｃ），図２０（ｃ），図
２３（ｃ），図１１，図１２，図１３，図１４〕。
【００７０】続いて、上記フォトレジスト膜パターン２
７８が除去される。その後、上記第１の実施の形態の上
記第１の実施例と同様に、全面に第１の層間絶縁膜２３
１が形成され、ビットコンタクト孔２３２が形成され、
ビット線２３４が形成される。さらに全面に第２の層間
絶縁膜２４１が形成され、ノードコンタクト孔２４２が
形成され、コンタクトプラグ２４３が形成される。さら
にまた、ストレージノード電極２４４，容量絶縁膜２４
５，セルプレート電極２４６および第３の層間絶縁膜２
５１の形成等が行なわれることにより、本第２の実施の
形態の本第１の実施例による半導体装置の形成が終了す
る〔図１１，図１２，図１３，図１４〕。
７８が除去される。その後、上記第１の実施の形態の上
記第１の実施例と同様に、全面に第１の層間絶縁膜２３
１が形成され、ビットコンタクト孔２３２が形成され、
ビット線２３４が形成される。さらに全面に第２の層間
絶縁膜２４１が形成され、ノードコンタクト孔２４２が
形成され、コンタクトプラグ２４３が形成される。さら
にまた、ストレージノード電極２４４，容量絶縁膜２４
５，セルプレート電極２４６および第３の層間絶縁膜２
５１の形成等が行なわれることにより、本第２の実施の
形態の本第１の実施例による半導体装置の形成が終了す
る〔図１１，図１２，図１３，図１４〕。
【００７１】上記第２の実施の形態の抵抗素子領域の構
成は上記第１の実施例による構成に限定されるものでは
ない。
成は上記第１の実施例による構成に限定されるものでは
ない。
【００７２】半導体装置の平面模式図である図２４
（ａ）と、半導体装置の断面模式図であり，図２４
（ａ）のＡＡ線での断面模式図である図２４（ｂ）とを
参照すると、上記第２の実施の形態の第２の実施例によ
る抵抗素子領域２６１ｄは、本第２の実施の形態の上記
第１の実施例と次の点で相違している。Ｎ+ 型多結晶シ
リコン膜パターン２１１ｄの側面および上面と溝２１２
ｄの表面とは、（第１の容量絶縁膜である）膜厚２０ｎ
ｍ程度の窒化シリコン膜２１４と（酸化シリコン膜スペ
ーサと同層の）膜厚６０ｎｍ程度の酸化シリコン膜２２
１との積層膜により覆われている。このため、本第２の
実施例ではＮ+ 型多結晶シリコン膜パターン２１１ｄの
間隔（溝２１２ｄの幅）は０．５μｍ程度あれば十分で
ある。このため、本第２の実施の形態の本第２の実施例
は、本第２の実施の形態の上記第１の実施例より、さら
に抵抗素子の占有面積を縮小することが容易になる。
（ａ）と、半導体装置の断面模式図であり，図２４
（ａ）のＡＡ線での断面模式図である図２４（ｂ）とを
参照すると、上記第２の実施の形態の第２の実施例によ
る抵抗素子領域２６１ｄは、本第２の実施の形態の上記
第１の実施例と次の点で相違している。Ｎ+ 型多結晶シ
リコン膜パターン２１１ｄの側面および上面と溝２１２
ｄの表面とは、（第１の容量絶縁膜である）膜厚２０ｎ
ｍ程度の窒化シリコン膜２１４と（酸化シリコン膜スペ
ーサと同層の）膜厚６０ｎｍ程度の酸化シリコン膜２２
１との積層膜により覆われている。このため、本第２の
実施例ではＮ+ 型多結晶シリコン膜パターン２１１ｄの
間隔（溝２１２ｄの幅）は０．５μｍ程度あれば十分で
ある。このため、本第２の実施の形態の本第２の実施例
は、本第２の実施の形態の上記第１の実施例より、さら
に抵抗素子の占有面積を縮小することが容易になる。
【００７３】
【発明の効果】以上説明したように本発明の主なる目的
である抵抗素子の占有面積の縮小は、次のように達成し
ている。シリコン基板の表面もしくは表面上に設けた平
行な凹凸形状を利用し、この凹凸形状を絶縁膜で覆い、
絶縁膜の表面上に（凹凸形状に直交する方向に）導電体
膜パターンからなる抵抗素子を設けている。これより、
抵抗素子の実効長を長くすることが可能となり、抵抗素
子の占有面積を縮小することが容易になる。本発明の第
１の実施の形態ではフィールド絶縁膜の表面上にポリサ
イド膜からなるダミーのゲート電極を設けて上記凹凸形
状を形成し、本発明の第２の実施の形態ではポリサイド
膜の下層を構成する第１の多結晶シリコン膜からなるパ
ターンとこれに自己整合的に（Ｐ型）シリコン基板（Ｐ
ウェル）に設けた溝とから上記凹凸形状を形成してい
る。
である抵抗素子の占有面積の縮小は、次のように達成し
ている。シリコン基板の表面もしくは表面上に設けた平
行な凹凸形状を利用し、この凹凸形状を絶縁膜で覆い、
絶縁膜の表面上に（凹凸形状に直交する方向に）導電体
膜パターンからなる抵抗素子を設けている。これより、
抵抗素子の実効長を長くすることが可能となり、抵抗素
子の占有面積を縮小することが容易になる。本発明の第
１の実施の形態ではフィールド絶縁膜の表面上にポリサ
イド膜からなるダミーのゲート電極を設けて上記凹凸形
状を形成し、本発明の第２の実施の形態ではポリサイド
膜の下層を構成する第１の多結晶シリコン膜からなるパ
ターンとこれに自己整合的に（Ｐ型）シリコン基板（Ｐ
ウェル）に設けた溝とから上記凹凸形状を形成してい
る。
【００７４】本発明の副なる目的である容量素子の占有
面積縮小は、本発明の第２の実施の形態による上記凹凸
形状を利用することにより達成される。すなわち、シリ
コン基板もしくはウェルが露出してなる上記凹凸形状に
設けた逆導電型高濃度拡散層を容量素子の一方の電極と
し、この凹凸形状を容量絶縁膜で覆い、さらに容量絶縁
膜を上記ポリサイド膜の上層を構成する金属シリサイド
膜によって覆うことにより対向電極を形成している。
面積縮小は、本発明の第２の実施の形態による上記凹凸
形状を利用することにより達成される。すなわち、シリ
コン基板もしくはウェルが露出してなる上記凹凸形状に
設けた逆導電型高濃度拡散層を容量素子の一方の電極と
し、この凹凸形状を容量絶縁膜で覆い、さらに容量絶縁
膜を上記ポリサイド膜の上層を構成する金属シリサイド
膜によって覆うことにより対向電極を形成している。
【図１】本発明の第１の実施の形態の第１の実施例の部
分的レイアウト図である。
分的レイアウト図である。
【図２】上記第１の実施の形態の上記第１の実施例の平
面模式図であり、図１の〈Ａ〉領域および〈Ｂ〉領域で
の平面模式図である。
面模式図であり、図１の〈Ａ〉領域および〈Ｂ〉領域で
の平面模式図である。
【図３】上記第１の実施の形態の上記第１の実施例の断
面模式図であり、図２のＡＡ線，ＢＢ線およびＣＣ線で
の断面模式図である。
面模式図であり、図２のＡＡ線，ＢＢ線およびＣＣ線で
の断面模式図である。
【図４】上記第１の実施の形態の上記第１の実施例の製
造工程の断面模式図であり、図２のＡＡ線での製造工程
の断面模式図である。
造工程の断面模式図であり、図２のＡＡ線での製造工程
の断面模式図である。
【図５】上記第１の実施の形態の上記第１の実施例の製
造工程の断面模式図であり、図２のＡＡ線での製造工程
の断面模式図である。
造工程の断面模式図であり、図２のＡＡ線での製造工程
の断面模式図である。
【図６】上記第１の実施の形態の上記第１の実施例の製
造工程の断面模式図であり、図２のＢＢ線での製造工程
の断面模式図である。
造工程の断面模式図であり、図２のＢＢ線での製造工程
の断面模式図である。
【図７】上記第１の実施の形態の上記第１の実施例の製
造工程の断面模式図であり、図２のＢＢ線での製造工程
の断面模式図である。
造工程の断面模式図であり、図２のＢＢ線での製造工程
の断面模式図である。
【図８】上記第１の実施の形態の上記第１の実施例の製
造工程の断面模式図であり、図２のＣＣ線での製造工程
の断面模式図である。
造工程の断面模式図であり、図２のＣＣ線での製造工程
の断面模式図である。
【図９】上記第１の実施の形態の第２の実施例の平面模
式図および断面模式図である。
式図および断面模式図である。
【図１０】上記第１の実施の形態の第３の実施例の平面
模式図および断面模式図である。
模式図および断面模式図である。
【図１１】本発明の第２の実施の形態の第１の実施例の
部分的レイアウト図である。
部分的レイアウト図である。
【図１２】上記第２の実施の形態の上記第１の実施例の
平面模式図および断面模式図であり、図１１の〈Ａ〉領
域での平面模式図および断面模式図である。
平面模式図および断面模式図であり、図１１の〈Ａ〉領
域での平面模式図および断面模式図である。
【図１３】上記第２の実施の形態の上記第１の実施例の
平面模式図および断面模式図であり、図１１の〈Ｂ〉領
域での平面模式図および断面模式図である。
平面模式図および断面模式図であり、図１１の〈Ｂ〉領
域での平面模式図および断面模式図である。
【図１４】上記第２の実施の形態の上記第１の実施例の
平面模式図および断面模式図であり、図１１の〈Ｃ〉領
域での平面模式図および断面模式図である。
平面模式図および断面模式図であり、図１１の〈Ｃ〉領
域での平面模式図および断面模式図である。
【図１５】上記第２の実施の形態の上記第１の実施例の
製造工程の断面模式図であり、図１２のＡＡ線での製造
工程の断面模式図である。
製造工程の断面模式図であり、図１２のＡＡ線での製造
工程の断面模式図である。
【図１６】上記第２の実施の形態の上記第１の実施例の
製造工程の断面模式図であり、図１２のＡＡ線での製造
工程の断面模式図である。
製造工程の断面模式図であり、図１２のＡＡ線での製造
工程の断面模式図である。
【図１７】上記第２の実施の形態の上記第１の実施例の
製造工程の断面模式図であり、図１２のＡＡ線での製造
工程の断面模式図である。
製造工程の断面模式図であり、図１２のＡＡ線での製造
工程の断面模式図である。
【図１８】上記第２の実施の形態の上記第１の実施例の
製造工程の断面模式図であり、図１３のＡＡ線での製造
工程の断面模式図である。
製造工程の断面模式図であり、図１３のＡＡ線での製造
工程の断面模式図である。
【図１９】上記第２の実施の形態の上記第１の実施例の
製造工程の断面模式図であり、図１３のＡＡ線での製造
工程の断面模式図である。
製造工程の断面模式図であり、図１３のＡＡ線での製造
工程の断面模式図である。
【図２０】上記第２の実施の形態の上記第１の実施例の
製造工程の断面模式図であり、図１３のＡＡ線での製造
工程の断面模式図である。
製造工程の断面模式図であり、図１３のＡＡ線での製造
工程の断面模式図である。
【図２１】上記第２の実施の形態の上記第１の実施例の
製造工程の断面模式図であり、図１４のＡＡ線での製造
工程の断面模式図である。
製造工程の断面模式図であり、図１４のＡＡ線での製造
工程の断面模式図である。
【図２２】上記第２の実施の形態の上記第１の実施例の
製造工程の断面模式図であり、図１４のＡＡ線での製造
工程の断面模式図である。
製造工程の断面模式図であり、図１４のＡＡ線での製造
工程の断面模式図である。
【図２３】上記第２の実施の形態の上記第１の実施例の
製造工程の断面模式図であり、図１４のＡＡ線での製造
工程の断面模式図である。
製造工程の断面模式図であり、図１４のＡＡ線での製造
工程の断面模式図である。
【図２４】上記第２の実施の形態の第２の実施例の平面
模式図および断面模式図である。
模式図および断面模式図である。
１０１，２０１ Ｐ型シリコン基板 １０２，１０３，２０２，２０３ Ｎウェル １０６，２０５，２０６ Ｐウェル １０７，２０７ フィールド絶縁膜 １０８，２０８ ゲート酸化膜 １０９ ダイレクトコンタクト孔 １１１ａ〜１１１ｄ，１２２ｄｂ，２１１ａ〜２１１ｅ
Ｎ+ 型多結晶シリコン膜パターン １１６ａ〜１１６ｄ，２１６ａ〜２１６ｃ タングス
テンシリサイド膜パターン １１７ａ，２１７ａ ワード線 １１７ｂ〜１１７ｄ，２１７ｂ，２１７ｃ ゲート電
極 １１８ａ〜１１８ｄ，２１８ａ〜２１８ｃ，２１８ｅ
酸化シリコン膜キャップ １１９ａａ，１１９ａｂ，１１９ｂ，１１９ｄａ，１１
９ｄｂ，２１９ａａ，２１９ａｂ，２１９ｂ Ｎ- 型
拡散層 １２１，２１５，２１８，２２１ 酸化シリコン膜 １２１ａ〜１２１ｄ，２２１ａ〜２２１ｅ 酸化シリ
コン膜スペーサ １２２ａａ，１２２ａｂ，２２２ａａ，２２２ａｂ
引き出しパッド １２２ｄ，２２２ｄ 抵抗素子 １２３ａａ，１２３ａｂ，１２３ｂ，１２３ｄａ，１２
３ｄｂ，２１３ｄ，２１３ｅ，２２３ａａ，２２３ａ
ｂ，２２３ｂ Ｎ+ 型拡散層 １２４ａａ，１２４ａｂ，１２４ｂ，２２４ａａ，２２
４ａｂ，２２４ｂＮ型ソース・ドレイン領域 １２５，２２５ Ｐ型ソース・ドレイ領域 １３１，１４１，１５１，２３１，２４１，２５１
層間絶縁膜 １３２，２３２ ビットコンタクト孔 １３２ｄ コンタクト孔 １３４，２３４ ビット線 １３４ｄ 配線 １４２，２４２ ノードコンタクト孔 １４３，２４３ コンタクトプラグ １４４，２４４ ストレージノード電極 １４５，２４５ 容量絶縁膜 １４６，２４６ セルプレート電極 １６１ａ，２６１ａ セルアレイ領域 １６１ｂ，２６１ｂ ＮチャネルＭＯＳトランジスタ
領域 １６１ｃ，２６１ｃ ＰチャネルＭＯＳトランジスタ
領域 １６１ｄ，２６１ｄ 抵抗素子領域 １６１ｅ，２６１ｅ 容量素子領域 １７３，１７４，１７６〜１７８，２７１〜２７８
フォトレジスト膜パターン ２１１，２２２ Ｎ+ 型多結晶シリコン膜 ２１２ｄ，２１２ｅ 溝 ２１４ 窒化シリコン膜
Ｎ+ 型多結晶シリコン膜パターン １１６ａ〜１１６ｄ，２１６ａ〜２１６ｃ タングス
テンシリサイド膜パターン １１７ａ，２１７ａ ワード線 １１７ｂ〜１１７ｄ，２１７ｂ，２１７ｃ ゲート電
極 １１８ａ〜１１８ｄ，２１８ａ〜２１８ｃ，２１８ｅ
酸化シリコン膜キャップ １１９ａａ，１１９ａｂ，１１９ｂ，１１９ｄａ，１１
９ｄｂ，２１９ａａ，２１９ａｂ，２１９ｂ Ｎ- 型
拡散層 １２１，２１５，２１８，２２１ 酸化シリコン膜 １２１ａ〜１２１ｄ，２２１ａ〜２２１ｅ 酸化シリ
コン膜スペーサ １２２ａａ，１２２ａｂ，２２２ａａ，２２２ａｂ
引き出しパッド １２２ｄ，２２２ｄ 抵抗素子 １２３ａａ，１２３ａｂ，１２３ｂ，１２３ｄａ，１２
３ｄｂ，２１３ｄ，２１３ｅ，２２３ａａ，２２３ａ
ｂ，２２３ｂ Ｎ+ 型拡散層 １２４ａａ，１２４ａｂ，１２４ｂ，２２４ａａ，２２
４ａｂ，２２４ｂＮ型ソース・ドレイン領域 １２５，２２５ Ｐ型ソース・ドレイ領域 １３１，１４１，１５１，２３１，２４１，２５１
層間絶縁膜 １３２，２３２ ビットコンタクト孔 １３２ｄ コンタクト孔 １３４，２３４ ビット線 １３４ｄ 配線 １４２，２４２ ノードコンタクト孔 １４３，２４３ コンタクトプラグ １４４，２４４ ストレージノード電極 １４５，２４５ 容量絶縁膜 １４６，２４６ セルプレート電極 １６１ａ，２６１ａ セルアレイ領域 １６１ｂ，２６１ｂ ＮチャネルＭＯＳトランジスタ
領域 １６１ｃ，２６１ｃ ＰチャネルＭＯＳトランジスタ
領域 １６１ｄ，２６１ｄ 抵抗素子領域 １６１ｅ，２６１ｅ 容量素子領域 １７３，１７４，１７６〜１７８，２７１〜２７８
フォトレジスト膜パターン ２１１，２２２ Ｎ+ 型多結晶シリコン膜 ２１２ｄ，２１２ｅ 溝 ２１４ 窒化シリコン膜
Claims (10)
- 【請求項１】 シリコン基板の表面に第１の導電体膜か
らなるゲート電極を有して形成されたＭＯＳトランジス
タと、該シリコン基板の表面に設けられたフィールド絶
縁膜の表面上に形成された第２の導電体膜からなる抵抗
素子とを少なくとも有する半導体装置であって、 前記フィールド絶縁膜の表面上には所定電位に接続され
た前記第１の導電体膜からなる複数の導電体膜パターン
が所要の間隔を有して平行に設けられ、該導電体膜パタ
ーンの上面および側面は絶縁膜により覆われて、 前記抵抗素子が前記導電体膜パターンに直交する方向に
前記絶縁膜を介して該導電体膜パターン上を複数回横断
する姿態を有して設けられていることと、 さらに、前記第１の導電体膜が第１のＮ + 型多結晶シリ
コン膜と金属シリサイド膜とが積層してなる金属ポリサ
イド膜からなり、前記第２の導電体膜が第２のＮ + 型多
結晶シリコン膜からなり、 前記絶縁膜が、前記ゲート電極並びに導電体膜パターン
の上面と側面とをそれぞれ覆う絶縁膜キャップと絶縁膜
スペーサとからなることと、 さらにまた、前記半導体装置がスタックド型のメモリセ
ルを有したＤＲＡＭを含み、前記ＭＯＳトランジスタが
該メモリセルを構成するＮチャネルＭＯＳトランジスタ
を含み、該ＮチャネルＭＯＳトランジスタが前記シリコ
ン基板の表面に形成されたＰウェルの表面に設けられ、
該ＮチャネルＭＯＳトランジスタのワード線が前記ゲー
ト電極からなり、 前記ワード線の側面に設けられた前記絶縁膜スペーサに
自己整合的に前記ＮチャネルＭＯＳトランジスタのＮ型
ソース・ドレイン領域に直接に接続されて，ビット線も
しくはストレージノード電極に接続される引き出しパッ
ドが、前記第２のＮ + 型多結晶シリコン膜からなること
とを併せて 特徴とする半導体装置。 - 【請求項２】 Ｐ型シリコン基板の表面に形成された第
１のＰウェルの表面に設けられたＮチャネルＭＯＳトラ
ンジスタと、該Ｐ型シリコン基板の表面に形成されたＮ
ウェルの表面に設けられたＰチャネルＭＯＳトランジス
タと、該第１のＰウェルの底部の深さより深い深さを有
して該Ｐ型シリコン基板の表面に形成された第２のＰウ
ェルの表面上に設けられた抵抗素子とを少なくとも有す
る半導体装置であって、 前記ＮチャネルＭＯＳトランジスタ並びにＰチャネルＭ
ＯＳトランジスタのゲート電極は第１のＮ+ 型多結晶シ
リコン膜と金属シリサイド膜とが積層してなる金属ポリ
サイド膜からなり、該ゲート電極の上面は第１の絶縁膜
からなる絶縁膜キャップにより覆われ、該ゲート電極の
側面は第２の絶縁膜からなる絶縁膜スペーサにより覆わ
れ、 前記第２のＰウェルの表面には前記第１のＮ+ 型多結晶
シリコン膜からなる複数のＮ+ 型多結晶シリコン膜パタ
ーンが該第２のＰウェルの表面に直接に接続し，所要の
間隔を有して平行に設けられ、該第２のＰウェルの表面
には該Ｎ+ 型多結晶シリコン膜パターンに自己整合的に
所望の深さの溝が設けられ、該Ｎ+ 型多結晶シリコン膜
パターンに直接に接続する該第２のＰウェルの表面を含
めて，該溝の表面をなす該第２のＰウェルの表面にはＮ
+ 型拡散層が設けられ、該溝を含めて，該Ｎ+ 型多結晶
シリコン膜パターンの表面は所要膜厚の第３の絶縁膜に
より覆われ、第２のＮ+ 型多結晶シリコン膜からなる前
記抵抗素子が該Ｎ+ 型多結晶シリコン膜パターンに直交
する方向に該第３の絶縁膜を介して該Ｎ+ 型多結晶シリ
コン膜パターン上を複数回横断する姿態を有して設けら
れていることと、 前記第１，第２および第３の絶縁膜が、それぞれ酸化シ
リコン膜であることと、 さらに、前記半導体装置がスタックド型のメモリセルを
有したＤＲＡＭを含み、該メモリセルを構成するＮチャ
ネルＭＯＳトランジスタは前記ゲート電極からなるワー
ド線を有してなる第２のＮチャネルＭＯＳトランジスタ
からなり、 前記Ｎウェルの底部の深さより深い深さを有して前記Ｐ
型シリコン基板の表面には第２のＮウェルが設けられ，
該第２のＮウェルの周辺をなす該Ｐ型シリコン基板の表
面には該Ｎウェルが設けられ，さらに，該Ｎウェルに囲
まれた該第２のＮウェルの表面には前記第１のＰウェル
が設けられ、前記第２のＮチャネルＭＯＳトランジスタ
が該第１のＰウェルの表面に設けられ、 前記ワード線の側面に設けられた前記絶縁膜スペーサに
自己整合的に前記第２のＮチャネルＭＯＳトランジスタ
のＮ型ソース・ドレイン領域に直接に接続されて，ビッ
ト線もしくはストレージノード電極に接続される引き出
しパッドが前記 第２のＮ + 型多結晶シリコン膜からなる
ことと、 さらにまた、前記第２のＮ + 型多結晶シリコン膜からの
前記抵抗素子と前記引き出しパッドとの形成が、それぞ
れ別のフォトリソグラフィ工程によりなされることとを
併せて 特徴とする半導体装置。 - 【請求項３】 Ｐ型シリコン基板の表面に形成された第
１のＰウェルの表面に設けられたＮチャネルＭＯＳトラ
ンジスタと、該Ｐ型シリコン基板の表面に形成されたＮ
ウェルの表面に設けられたＰチャネルＭＯＳトランジス
タと、該第１のＰウェルの底部の深さより深い深さを有
して該Ｐ型シリコン基板の表面に形成された第２のＰウ
ェルの表面上に設けられた抵抗素子とを少なくとも有す
る半導体装置であって、 前記ＮチャネルＭＯＳトランジスタ並びにＰチャネルＭ
ＯＳトランジスタのゲート電極は第１のＮ + 型多結晶シ
リコン膜と金属シリサイド膜とが積層してなる金属ポリ
サイド膜からなり、該ゲート電極の上面は第１の絶縁膜
からなる絶縁膜キャップにより覆われ、該ゲート電極の
側面は第２の絶縁膜からなる絶縁膜スペーサにより覆わ
れ、 前記第２のＰウェルの表面には前記第１のＮ + 型多結晶
シリコン膜からなる複数のＮ + 型多結晶シリコン膜パタ
ーンが該第２のＰウェルの表面に直接に接続し，所要の
間隔を有して平行に設けられ、該第２のＰウェルの表面
には該Ｎ + 型多結晶シリコン膜パターンに自己整合的に
所望の深さの溝が設けられ、該Ｎ + 型多結晶シリコン膜
パターンに直接に接続する該第２のＰウェルの表面を含
めて，該溝の表面をなす該第２のＰウェルの表面にはＮ
+ 型拡散層が設けられ、該溝を含めて，該Ｎ + 型多結晶
シリコン膜パターンの表面は所要膜厚の第３の絶縁膜に
より覆われ、第２のＮ + 型多結晶シリコン膜からなる前
記抵抗素子が該Ｎ + 型多結晶シリコン膜パターンに直交
する方向に該第３の絶縁膜を介して該Ｎ + 型多結晶シリ
コン膜パターン上を複数回横断する姿態を有して設けら
れていることと、 前記第３の絶縁膜が窒化シリコン膜に前記第２の絶縁膜
が積層した膜からなり、前記第１の絶縁膜および該第２
の絶縁膜がそれぞれ酸化シリコン膜であることと、 さらに、前記半導体装置がスタックド型のメモリセルを
有したＤＲＡＭを含み 、該メモリセルを構成するＮチャ
ネルＭＯＳトランジスタは前記ゲート電極からなるワー
ド線を有してなる第２のＮチャネルＭＯＳトランジスタ
からなり、 前記Ｎウェルの底部の深さより深い深さを有して前記Ｐ
型シリコン基板の表面には第２のＮウェルが設けられ，
該第２のＮウェルの周辺をなす該Ｐ型シリコン基板の表
面には該Ｎウェルが設けられ，さらに，該Ｎウェルに囲
まれた該第２のＮウェルの表面には前記第１のＰウェル
が設けられ、前記第２のＮチャネルＭＯＳトランジスタ
が該第１のＰウェルの表面に設けられ、 前記ワード線の側面に設けられた前記絶縁膜スペーサに
自己整合的に前記第２のＮチャネルＭＯＳトランジスタ
のＮ型ソース・ドレイン領域に直接に接続されて，ビッ
ト線もしくはストレージノード電極に接続される引き出
しパッドが前記第２のＮ + 型多結晶シリコン膜からなる
ことと、 さらにまた、前記第２のＮ + 型多結晶シリコン膜からの
前記抵抗素子と前記引き出しパッドとの形成が、それぞ
れ別のフォトリソグラフィ工程によりなされることとを
併せて 特徴とする半導体装置。 - 【請求項４】 Ｐ型シリコン基板の表面に形成された第
１のＰウェルの表面に設けられたＮチャネルＭＯＳトラ
ンジスタと、該Ｐ型シリコン基板の表面に形成られたＮ
ウェルの表面に設けられたＰチャネルＭＯＳトランジス
タと、該第１のＰウェルの底部の深さより深い深さを有
して該Ｐ型シリコン基板の表面の第１の領域に形成され
た第２のＰウェルの表面上に設けられた抵抗素子と、該
Ｐ型シリコン基板の表面の第２の領域に形成された該第
２のＰウェルの表面に設けられた容量素子とを少なくと
も有する半導体装置であって、 前記ＮチャネルＭＯＳトランジスタ並びにＰチャネルＭ
ＯＳトランジスタのゲート電極は第１のＮ+ 型多結晶シ
リコン膜と金属シリサイド膜とが積層してなる金属ポリ
サイド膜からなり、該ゲート電極の上面は第１の絶縁膜
からなる絶縁膜キャップにより覆われ、該ゲート電極の
側面は第２の絶縁膜からなる絶縁膜スペーサにより覆わ
れ、 前記第１の領域の前記第２のＰウェルの表面には前記第
１のＮ+ 型多結晶シリコン膜からなる複数の第１のＮ+
型多結晶シリコン膜パターンが該第２のＰウェルの表面
に直接に接続し，第１の所要の間隔を有して平行に設け
られ、該第２のＰウェルの表面には該第１のＮ+ 型多結
晶シリコン膜パターンに自己整合的に所望の深さの第１
の溝が設けられ、該第１のＮ+ 型多結晶シリコン膜パタ
ーンに直接に接続する該第２のＰウェルの表面を含め
て，該第１の溝の表面をなす該第２のＰウェルの表面に
は第１のＮ+ 型拡散層が設けられ、該第１の溝を含め
て，該第１のＮ+ 型多結晶シリコン膜パターンの表面は
所要膜厚の第３の絶縁膜により覆われ、第２のＮ+ 型多
結晶シリコン膜からなる前記抵抗素子が該第１のＮ+ 型
多結晶シリコン膜パターンに直交する方向に該第３の絶
縁膜を介して該第１のＮ+ 型多結晶シリコン膜パターン
上を複数回横断する姿態を有して設けられ、 前記第２の領域の前記第２のＰウェルの表面には前記第
１のＮ+ 型多結晶シリコン膜からなる複数の第２のＮ+
型多結晶シリコン膜パターンが該第２のＰウェルの表面
に直接に接続し，第２の所要の間隔を有して平行に設け
られ、該第２のＰウェルの表面には該第２のＮ+ 型多結
晶シリコン膜パターンに自己整合的に所望の深さの第２
の溝が設けられ、該第２のＮ+ 型多結晶シリコン膜パタ
ーンに直接に接続する該第２のＰウェルの表面を含め
て，該第２の溝の表面をなす該第２のＰウェルの表面に
は第２のＮ+ 型拡散層が設けられ、該第２の溝を含め
て，該第２のＮ+ 型多結晶シリコン膜パターンの表面は
容量絶縁膜により覆われ、該容量絶縁膜は前記金属シリ
サイド膜からなる対向電極により直接に覆われているこ
とを特徴とする半導体装置。 - 【請求項５】 前記第１，第２および第３の絶縁膜が、
それぞれ酸化シリコン膜であることを特徴とする請求項
４記載の半導体装置。 - 【請求項６】 前記半導体装置がスタックド型のメモリ
セルを有したＤＲＡＭを含み、該メモリセルを構成する
ＮチャネルＭＯＳトランジスタは前記ゲート電極からな
るワード線を有してなる第２のＮチャネルＭＯＳトラン
ジスタからなり、 前記Ｎウェルの底部の深さより深い深さを有して前記Ｐ
型シリコン基板の表面には第２のＮウェルが設けられ，
該第２のＮウェルの周辺をなす該Ｐ型シリコン基板の表
面には該Ｎウェルが設けられ，さらに，該Ｎウェルに囲
まれた該第２のＮウェルの表面には前記第１のＰウェル
が設けられ、前記第２のＮチャネルＭＯＳトランジスタ
が該第１のＰウェルの表面に設けられ、 さらに、前記ワード線の側面に設けられた前記絶縁膜ス
ペーサに自己整合的に前記第２のＮチャネルＭＯＳトラ
ンジスタのＮ型ソース・ドレイン領域に直接に接続され
て，ビット線もしくはストレージノード電極に接続され
る引き出しパッドが前記第２のＮ+ 型多結晶シリコン膜
からなることを特徴とする請求項５記載の半導体装置。 - 【請求項７】 前記第２のＮ+ 型多結晶シリコン膜から
の前記抵抗素子と前記引き出しパッドとの形成が、それ
ぞれ別のフォトリソグラフィ工程によりなされることを
特徴とする請求項６記載の半導体装置。 - 【請求項８】 前記第３の絶縁膜が前記容量絶縁膜に前
記第２の絶縁膜が積層した膜からなり、前記第１の絶縁
膜および該第２の絶縁膜がそれぞれ酸化シリコン膜であ
ることを特徴とする請求項４記載の半導体装置。 - 【請求項９】 前記半導体装置がスタックド型のメモリ
セルを有したＤＲＡＭを含み、該メモリセルを構成する
ＮチャネルＭＯＳトランジスタは前記ゲート電極からな
るワード線を有してなる第２のＮチャネルＭＯＳトラン
ジスタからなり、 前記Ｎウェルの底部の深さより深い深さを有して前記Ｐ
型シリコン基板の表面には第２のＮウェルが設けられ，
該第２のＮウェルの周辺をなす該Ｐ型シリコン基板の表
面には該Ｎウェルが設けられ，さらに，該Ｎウェルに囲
まれた該第２のＮウェルの表面には前記第１のＰウェル
が設けられ、前記第２のＮチャネルＭＯＳトランジスタ
が該第１のＰウェルの表面に設けられ、 さらに、前記ワード線の側面に設けられた前記絶縁膜ス
ペーサに自己整合的に前記第２のＮチャネルＭＯＳトラ
ンジスタのＮ型ソース・ドレイン領域に直接に接続され
て，ビット線もしくはストレージノード電極に接続され
る引き出しパッドが前記第２のＮ+ 型多結晶シリコン膜
からなることを特徴とする請求項８記載の半導体装置。 - 【請求項１０】 前記第２のＮ+ 型多結晶シリコン膜か
らの前記抵抗素子と前記引き出しパッドとの形成が、そ
れぞれ別のフォトリソグラフィ工程によりなされること
を特徴とする請求項９記載の半導体装置。
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