JPH05190794A - メモリ・セルとその製法 - Google Patents

メモリ・セルとその製法

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JPH05190794A
JPH05190794A JP4167474A JP16747492A JPH05190794A JP H05190794 A JPH05190794 A JP H05190794A JP 4167474 A JP4167474 A JP 4167474A JP 16747492 A JP16747492 A JP 16747492A JP H05190794 A JPH05190794 A JP H05190794A
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pillar
memory cell
layer
forming
polysilicon
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JP4167474A
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Clarence W-H Teng
ワン − シン テング クラレンス
Robert R Doering
アール．ドアリング ロバート
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Original Assignee
Texas Instruments Inc
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
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  • Manufacturing & Machinery (AREA)
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Abstract

(57)【要約】 【目的】 メモリ・セル間の間隔を減少する。 【構成】 メモリ・セルが、ピラーの側壁の上に形成さ
れた反転層を有する半導体ピラーで構成される。メモリ
・セルの導電キャパシタが反転層によって形成された第
１の電極を有する。メモリ・セルのトランジスタがピラ
ーの中に形成されていて、第１のソース／ドレイン領
域、ゲート、及び反転層で構成された第２のソース／ド
レイン領域を有する。ゲートがピラーの上端に部分的に
重なる制御線に結合される。

Description

【発明の詳細な説明】
【０００１】
【関連出願との関係】この出願は、この出願と同日に出
願されたテン他の発明の名称「ポリ・シート・ピラー・
トランジスタＤＲＡＭセル」と云う係属中の米国特許出
願通し番号７２０，５４２号（出願人控え番号ＴＩ−１
２６２６）と関連を有する。更にこの出願は、１９８８
年６月１日にシエン他によって出願された発明の名称
「高性能ピラー構成のＤＲＡＭセル」と云う係属中の米
国特許出願通し番号第０７／２００，８２３号、１９９
１年５月１５日にシエン他によって出願された発明の名
称「高性能ピラー構成ＤＲＡＭセル」と云う同第０７／
７００，７２６号、及び１９９１年５月１５日にシエン
他によって出願された発明の名称「高性能ピラー構成Ｄ
ＲＡＭセル」と云う同第０７／７００，７２４号とも関
連を有する。
【０００２】
【産業上の利用分野】この発明は全般的に集積回路、更
に具体的に云えば、ダイナミック・ランダムアクセス・
メモリの分野に関する。
【０００３】
【従来の技術及び課題】集積回路メモリで容量を増加す
ることができる様に、一層小型のメモリ・セルを求める
ことは、周知の目的である。一層高い密度のメモリを製
造する方法を探して、トランジスタ及び記憶キャパシタ
を含むメモリ・セル全体が、集積回路基板の面内に形成
された１個の深い空所（トレンチ）内に配置される様に
なった。例えば、１９８９年５月１６日にテン他に付与
され、この出願の被譲渡人に譲渡された米国特許第４，
８３０，９７８号を参照されたい。
【０００４】トランジスタとキャパシタの両方を１個の
トレンチ内に含めたことにより、寄生静電容量の問題が
生じた。具体的に云うと、メモリ・セルに対するビット
線及びワード線の容量結合が、メモリ・セルに記憶され
るデータを乱す。更に、トレンチ内のトランジスタ構造
は、余分の面積を占め、それがビット線及び記憶節の両
方からの漏れの問題を招き、その為メモリ・セルの間に
望ましくない程大きな場所を必要とする。
【０００５】その為、寄生静電容量、洩れ及びメモリ・
セルの間の必要な間隔を減らす様なダイナミック・ラン
ダムアクセス・メモリ（ＤＲＡＭ）セルに対する要望が
存在する。
【０００６】
【課題を解決する為の手段及び作用】この発明の一面で
は、メモリ・セルが、ピラーの側壁の上に形成された反
転層を有する半導体ピラーを有する。メモリ・セルの導
電キャパシタが、反転層によって形成された第１の電極
を有する。メモリ・セルのトランジスタがピラー内に形
成されていて、第１のソース／ドレイン領域、ゲート、
及び反転層で構成された第２のソース／ドレイン領域で
構成される。ゲートが、ピラーの上端に部分的に重なる
制御線に結合される。
【０００７】この発明の技術的な利点はメモリ・セルの
間に必要な間隔を減少したことである。この発明の別の
利点は、メモリ・セルが大きなセル静電容量及び小さな
ビット線抵抗を持つことである。この発明の別の利点
は、メモリ・セルがエピタキシャル材料を必要とせず、
その為ウェーハ基板のコストを減少することである。
【０００８】この発明の別の技術的な利点は、メモリ・
セルが埋込み横方向接点を必要としないことである。こ
の発明並びにその利点が更に完全に理解される様に、次
に図面について説明する。
【０００９】
【実施例】この発明の好ましい実施例並びにその利点は
図１乃至図２９を参照すれば最もよく理解されよう。図
面全体に亘り、同様な部分には同じ参照数字を用いてい
る。
【００１０】この詳しい説明では、ピラー・トランジス
タ・ダイナミック・ランダムアクセス・メモリ（ＤＲＡ
Ｍ）セルの２つの実施例を説明する。各々の実施例は、
トランジスタ１個／キャパシタ１個のメモリ・セルのア
レイである。
【００１１】図１は米国特許第４，８３０，９７８号に
記載されたトレンチ構成トランジスタ（ＣＴＴ）メモリ
・セル１の側面図である。図２は、図のメモリ・セル１
の種々の部分がどの様に振舞うかを示す回路図である。
【００１２】図１について説明する。多結晶シリコン５
４がトレンチに入り込んで、チャンネル５２のチャンネ
ル電流を制御するトランジスタ・ゲートとして作用す
る。ｎ＋形領域２４が、メモリ・セル１の通過トランジ
スタに対するドレイン、ｎ形領域５１はそのソースとし
て作用する。ソース５１が埋込み横方向接点５０を介し
て多結晶シリコンのキャパシタ極板３４に接続される。
埋込み横方向接点５０は多結晶シリコン領域である。メ
モリ・セル・キャパシタの他方の極板が基板２０によっ
て構成される。基板２０は強くドープされたｐ＋形領域
であって、図２に示す様に、アースに接続されている。
【００１３】メモリ・セル・キャパシタの一方の極板と
して作用する基板２０がアースに接続されているから、
キャパシタの基板側の電荷分布は、誘電体から遠去かっ
て、アース節に向って、基板２０の中へ更に深く入る様
に部分的に分散している。この様に誘電体から離れると
電荷の濃度が減少する結果、キャパシタ誘電体の実効的
な厚さを増大する。こうしてセル静電容量を小さくし、
その為に一層大きなメモリ・セル面積を必要とする。メ
モリ・セル面積が大きくなれば、集積回路メモリの密度
は一層低くなる。
【００１４】図３はこの詳しい説明で述べる一実施例の
ピラー構成トランジスタ（ＣＰＴ）メモリ・セル１００
の側面図である。図３のメモリ・セル１００が、ページ
の平面と平行に伸びていて、メモリ・アレイ内のビット
線として作用する金属層１０２を有する。この紙面に入
込む向きの多結晶シリコン（以下「ポリシリコン」と云
う）層１０４が、チャンネル１０６のチャンネル電流を
制御するワード線として作用する。ピラー１１２は、ｐ
−形基板材料で構成されていて、全体的に梯形角錐の形
をしている。ｎ＋形領域１０８が、メモリ・セル１００
の通過トランジスタのソースとして作用し、ピラー１１
２の下側周面全体の周りに形成されたｎ＋形反転層１１
０がそのドレインとして作用する。反転層１１０は、多
結晶シリコンのｎ＋形導体１１４がピラー１１２に対し
てＶDDにバイアスされる結果として、ピラー１１２の下
側周面全体の周りに形成される。
【００１５】メモリ・セル・キャパシタが、ピラー１１
２の反転層１１０とポリシリコン領域１１４とによって
形成される。記憶用ゲート酸化物１１６がメモリ・セル
・キャパシタに対する誘電体絶縁体として作用し、ピラ
ー１１２の下側周面全体の周りに存在する。
【００１６】メモリ・セルを動作をさせるには、ピラー
１１２に反転電荷層１１０を保つ為に、領域１１４を正
の電圧ＶDDに保つ。
【００１７】図４はＣＰＴメモリ・セルの電気的な作用
を示す等価回路図であり、メモリ・セル・キャパシタの
一方の極板を構成する基板が、アースではなくＶDDに接
続されている。基板をＶDDに接続することにより、キャ
パシタの基板側の電荷分布は誘電体の近くに集中し、こ
うしてキャパシタ誘電体の実効的な厚さを減少して、セ
ル静電容量を増加する。セル静電容量が増加することに
より、メモリ・セルを一層小さくし、集積回路メモリの
密度を一層高くすることが可能になる。
【００１８】図５乃至図２０は、図３のメモリ・セル１
００を製造する為の処理工程を示す。図５について説明
すると、製造方法の最初の段階は、ｐ−形基板１２２の
表面の上に、約９００℃の温度で、約６００Åの厚さを
持つパッド酸化物層１２０を成長させ、パッド酸化物層
１２０の上に約１，４００Åの厚さを持つ窒化シリコン
（「窒化物」）ＬＰＣＶＤ層１２４をデポジットし、窒
化シリコン層１２４の上に約１１，０００Åの厚さを持
つ随意選択のハードマスク酸化物層１２６をデポジット
することを含む。
【００１９】ハードマスク酸化物層１２６をパターンぎ
めして、ピラー１１２（図７及び図８に示す）を限定す
る区域の上にマスクを作る。図６に示す様に、層１２
０，１２４及び１２６をエッチする。層１２０、１２４
及び１２６をエッチングした後、図７に示す様に、基板
１２２内に８ミクロンの深さまでトレンチ１３０をエッ
チし、ハードマスク酸化物層１２６を剥す。ハードマス
ク酸化物層１２６を剥した時、窒化物層１２４が酸化物
層１２０の外側の縁を保護しない為に、切欠き区域１３
２が窒化物層１２４の下に形成される。
【００２０】図８は図７に対応する３次元の斜視図を示
す。図８に示す様に、ピラー１１２がエッチング過程に
よって形成される。ピラー１１２の側面が勾配を持つこ
とにより、各々のピラー１１２の表面積が増加し、各々
のピラー１１２の反転層１１０によって形成されるキャ
パシタ極板の表面積が増加し、こうしてメモリ・セルの
静電容量が増加する。
【００２１】図９では、ピラー１１２の側壁の上に約９
００℃の温度で約３５０Åの厚さに側壁酸化物層１３６
を成長させて、メモリ・セル・アレイ全体に亘り、隣合
ったピラーの間で、各々のピラー１１２の全周を完全に
取囲む。側壁酸化物層１３６が基板１２２を窒化シリコ
ンＬＰＣＶＤ層１３８から隔離する。このＬＰＣＶＤ層
は、側壁酸化物層１３６の上並びに窒化物層１２４の上
に約４００Åの厚さにデポジットされる。その後、図１
０に示す様に、窒化物層１３８を異方性エッチングにか
けて、トレンチ１３０の底の酸化物層１３６を露出す
る。
【００２２】図１１について説明すると、フィールド酸
化物領域１４０を１０気圧の圧力の下に約９００℃の温
度で、約３，０００Åの厚さまで成長させて、各々のピ
ラー１１２の底の全周を完全に取巻く。フィールド酸化
物領域１４０を形成した後、窒化物層１３８を剥す。
【００２３】図１２で、酸化物層１３６を剥し、約９０
０℃の温度で約７０Åの厚さに成長させた記憶用ゲート
酸化物層に置換える。記憶用ゲート酸化物層に重ねて、
約１２０Åの厚さにデポジットした記憶用窒化物ＬＰＣ
ＶＤ層があり、次にこれを酸化する。図１２では、記憶
用ゲート酸化物層及び酸化した窒化物層を併せて誘電体
層１１６として示してある。
【００２４】図１２で、約８，０００Åの厚さを持つそ
の場所でドープしたＬＰＣＶＤポリシリコン層１１４を
デポジットして、トレンチ１３０を埋める。その後ポリ
シリコン層１１４をアニール（随意選択）し、約１１，
０００Åの厚さにエッチングする。
【００２５】更に図１２について説明すると、ＴＥＯＳ
酸化物層をデポジットし、その後異方性エッチングにか
けて、約４００Åの厚さにして、各々のピラー１１２の
上側周囲全体を完全に取囲む側壁酸化物層１４６を形成
する。
【００２６】図１３は図１２に対応する３次元の斜視図
である。図１３に示す様に、ポリシリコン層１１４が各
々のピラー１１２の周囲全体を完全に取囲んでいて、ｐ
形材料１２２が、やはり各々のピラー１１２の周囲全体
を完全に取囲む窒化物／酸化物層１１６によってポリシ
リコン層１１４から絶縁されている。
【００２７】図１４に示す様に、ＬＰＣＶＤ窒化シリコ
ン層１４８を、約８００Åの厚さにデポジットする。次
にフォトレジスト層１５０をデポジットし、パターンぎ
めして、アレイの各々のメモリ・セルの通過ゲートを限
定する。図１５はメモリ・セル・アレイ１７４の上部の
斜視図である。フォトレジスト層１５０がアレイ１７４
の各々のピラー１１２の通過ゲート１５１に重なってい
る。
【００２８】図１６で、窒化シリコン層１４８，１２４
の覆われていない部分を除去し、ポリシリコン層１１４
の覆われていない部分を約１５，０００Åの深さまでエ
ッチングする。
【００２９】図１７で、フォトレジスト層１５０を除去
し、ＬＰＣＶＤ酸化物層１５２を約１１，０００Åの厚
さにデポジットして、ポリシリコン１１４をエッチング
した時にできた空間を再び埋める。酸化物層１５２を図
１７に示す様にエッチングすると、酸化物層１２０，１
４６及び１１６の一部分も除去される。
【００３０】図１８で、各々のピラー１１２の上に、約
９００℃の温度で、アレイ・フィールド酸化物１５３を
約８００Åの厚さに成長させ、図１７で酸化物層１５２
をエッチングした時に覆われなかった、各々のピラー１
１２の頂部の区域を覆う。図１５は、アレイのフィール
ド酸化物１５３によって覆われた各々のピラー１１２の
頂部の区域を示している。
【００３１】図１８で、アレイのフィールド酸化物１５
３を成長させた後、窒化物層１２４及び１４８を除去
し、ｎ＋形領域１０８をパターンぎめして、１８０ｋｅ
Ｖで、３．５ｅ１５／cm2 で、各々のピラー１１２の頂
部に打込む。１４０ｋｅＶで２．０ｅ１２／cm2 で、ポ
リシリコン１１４に硼素打込み部１５６を設けて、（図
１５に示す）メモリ・セル・アレイ１７４全体に入込む
様にする。硼素打込み部１５６の部分１５８が、各々の
ピラー１１２の領域１２２にも入る。硼素打込み部１５
６及び部分１５８が、各々のメモリ・セルで、チャンネ
ル区域１０６の閾値電圧を高める。
【００３２】その後ポリシリコン１１４を図１９に示す
様に、約１．５ミクロンの深さまでエッチングし、窒化
物／酸化物層１１６の露出部分を酸化物層１５３，１２
０及び１４６と共に除去する。図２０は、メモリ・セル
・アレイ１７４の斜視図であるが、チャンネル１６２の
平面図である。
【００３３】図３について説明すると、ゲート酸化物１
６４は差別酸化方法を用いて、空間１６２（図１９及び
図２０に示す）内の各々のピラー１１２の側面に、約９
００℃の温度で成長させる。ゲート酸化物１６４がｎ＋
形領域１０８の頂部に部分的に重なり、こうしてワード
線１０４がｎ＋形領域１０８に部分的に重なることがで
きる様にして、隣合ったメモリ・セルの間の場所を減ら
すと共に、寄生静電容量を減らすことができる様にす
る。ゲート酸化物１６４を成長させる為に使われる差別
酸化方法では、ゲート酸化物１６４の内、ｎ＋形領域１
０８に重なる部分は、ゲート酸化物１６４の内、チャン
ネル領域１０６の横方向に隣接する部分１５０Åよりも
約１０倍も厚手（１，５００Å）である。チャンネル酸
化物１６４を形成する差別酸化方法では、酸化物領域１
６５，１６６も形成され、切欠き領域１６０（図１９に
示す）が埋められる。酸化物領域１６５，１６６の厚さ
は約１，５００Åである。
【００３４】図４で、酸化物領域１６４，１６５及び１
６６を成長させた後、その場所でドープしたＬＰＣＶＤ
ゲート・ポリシリコン１０４をデポジットし、約４，５
００Åの厚さにエッチングする。酸化物１５２の横方向
に隣接しているポリシリコン１０４の下側部分が、空間
１６２（図２０に示す）にある。酸化物１５２より一層
高い所にあるポリシリコン１０４の上側部分が、メモリ
・セル・アレイのワード線領域１６８（図２０に示す）
に亘って伸びる。
【００３５】図３で、ポリシリコン１０４をデポジット
してエッチングした後、随意選択の側壁酸化物１７０
が、ワード線１６８（図２０に示す）の全長に沿って形
成される。その後、レベル間酸化物１７２を形成して、
ポリシリコン１０４を金属ビット線１０２から隔離す
る。金属ビット線領域１０２が図２０に示す金属接点１
７５で、ピラー１１２の頂部にあるｎ＋形領域１０８に
接続される。
【００３６】更に図２０について説明すると、区域１７
８及び１７４では、ポリシリコン１１４が図１９に示す
酸化物層１５２（図２０には示してない）によって覆わ
れる。酸化物層１５２は、フィールド・プレート接点領
域１７６ではポリシリコン１１４の上まで伸びない。更
に、ポリシリコン１１４は、フィールド・プレート接点
領域１７６では区域１７８及び１７４に於けるよりも一
層厚手であるが、これは領域１７６のポリシリコン１１
４が、図１６及び１９について前に述べたポリシリコン
のエッチングの間、保護されているからである。シリコ
ン１８０は、製造区域の縁を示す。図２０で、区域１７
６，１７８，１７４のポリシリコン領域１１４が空間１
６２の下方並びに酸化物層１５２の下方（図１９に示さ
れている）で連続的に接続されている。従って、フィー
ルド・プレート接点領域１７６に亘って金属のフィール
ド・プレート接点１８２と接触する様に金属層を形成す
ることにより、メモリ・セル・アレイ１７４の全体に亘
って、ポリシリコン１１４をＶDDにバイアスすることが
できる。
【００３７】別の実施例のピラー・メモリ・セルが、図
２１のポリーシート・ピラー・トランジスタ（ＰＳＰ）
セルに示されている。図３に示したＣＰＴメモリ・セル
と同様に、ＰＳＰメモリ・セルのポリシリコン層２００
がメモリ・セル・アレイ全体に亘って伸び、金属ビット
線層２０２が各々のピラーのｎ＋形領域２０４と接触
し、ポリシリコン層２０６がチャンネル２０８のワード
線制御になる。レベル間酸化物２１０がビット線２０２
をワード線２０６から隔離している。ゲート酸化物２１
２が各々のピラーのｎ＋形領域２０４に部分的に重なっ
て、ワード線２０６がｎ＋形領域２０４とも部分的に重
なって、こうして隣合ったメモリ・セルの間の場所を減
ずると共に、寄生静電容量を減少することができる様に
している。
【００３８】ＣＰＴ及びＰＳＰメモリ・セルの間の主な
違いは、ポリシリコン２１６に横方向に接触する拡散ｎ
＋形領域２１４が存在することである。ポリシリコン２
１６が、各々のピラー２２２のｐ−形領域２１８の下側
周囲全体の周りに形成され、メモリ・セル・キャパシタ
の一方の極板を形成する。メモリ・セル・キャパシタの
他方の極板がポリシリコン２００によって構成され、こ
れはアレイの各々のメモリ・セルが共有する。従って、
ＣＰＴメモリ・セルとは異なり、ＰＳＰメモリ・セルの
ピラー領域２１８の周面にはｎ＋形反転層を必要としな
い。これは、基板の不動状態を招く様な、電子の移動に
よる流れを支援するのに十分な導電性の正孔なしには、
領域２１８の下側部分が空乏領域になるかもしれない惧
れを小さくする。
【００３９】図３のメモリ・セルとは異なるもう１つの
点として、図２１のメモリ・セルはフィールド酸化物領
域を持っていない。この事実は、ｎ＋形反転層が存在し
ないことと組合せると、１つのピラーの反転層が、フィ
ールド酸化物領域の下を通って、隣のピラーの反転層へ
洩れるかもしれないという惧れを無くする。
【００４０】図３のＣＰＴメモリ・セルの反転層１１０
を除いたことにより、図２１のＰＳＰメモリ・セルは、
キャパシタ極板２００，２１６が両方とも一層強くドー
プされたポリシリコンで構成されたことにより、セル静
電容量が一層大きくなる。ＰＳＰメモリ・セルのポリシ
リコン２００がアースに接続され、従って、ＰＳＰメモ
リ・セル・キャパシタは、図３のＣＰＴメモリ・セル・
キャパシタの様に、反転モードでは動作しない。
【００４１】図２２は図２１のメモリ・セル１９８の種
々の構成部分が電気的にどの様に振舞うかを示す等価回
路図である。
【００４２】前に図５乃至図８のＣＰＴメモリ・セルに
ついて述べた処理工程が、図２１のＰＳＰメモリ・セル
を製造する場合にも該当するが、次の点が異なる。 (1) 埋込みｎ＋形領域２０４（図２１に示す）は、パッ
ド酸化物１２０を成長させる前に、パターンぎめして打
込まれる。 (2) パッド酸化物１２０は３５０Åの厚さまで成長させ
る。 (3) ＬＰＣＶＤ窒化物１２４は２，４００Åの厚さにデ
ポジットする。
【００４３】図２３で、側壁酸化物層２２０をピラー２
２２の側壁の上に約１，０００Åの厚さで成長させて、
メモリ・セル・アレイ全体を通じて、隣合ったピラーの
間で、各々のピラー２２２の周囲全体を完全に取囲む。
ドープしたＬＰＣＶＤポリシリコン層２１６を、約１，
０００Åの厚さで、側壁酸化物層２２０の上並びに窒化
物層１２４の上にデポジットする。
【００４４】図２４で、ポリシリコン層２１６を約１．
５ミクロンの深さまで異方性エッチングにかける。別の
実施例では、ポリシリコン層２１６は約１，０００Åの
深さまで異方性エッチングにかけ、フォトレジスト又は
ポリイミドをデポジットして、基板２１８の上面より約
１．４ミクロン下方の深さまでエッチングし、その後ポ
リシリコン層２１６を等方性エッチングにかけて、ポリ
シリコン２１６の内、フォトレジスト又はポリイミド層
より上方に伸びる側壁部分を除去する。図２４に示した
この２つの実施例の製造方法の何れでも、同じピラー２
２２に隣接して残るポリシリコン２１６の部分は接続さ
れる。これは、ポリシリコン層２１６が各々のピラー２
２２の周囲全体の周りを伸びているからである。
【００４５】図２５で、記憶用酸化物層２２４をポリシ
リコン層２１６の上に約１５０Åの厚さに形成する。そ
の後、ドープしたＬＰＣＶＤポリシリコン２００の約
８，０００Åをデポジットし、約９，０００Åの深さま
でエッチングする。図１３のＣＰＴメモリ・セル・アレ
イの場合と同じく、ポリシリコン２００がメモリ・セル
・アレイ全体に亘って伸び、各々のピラー２２２に共通
である。
【００４６】図２６及び図２７で、通過ゲート区域２２
６がフォトレジスト層２２８によってパターンぎめさ
れ、各々の通過ゲート区域２２６の下方にある露出した
ポリシリコン２０１（図２６）が約１．５ミクロンの深
さまでエッチングされる。
【００４７】図２８で、通過ゲート区域２２６にある酸
化物層１２０，２２０及び２２４の露出部分が、約２，
０００Åの深さまで湿式エッチングにかけられる。その
後、フォトレジスト層２２８を剥す。約１５０Åの厚さ
を持つＬＰＣＶＤ酸化物をデポジットし、その後、ポリ
シリコン層２１６及び２００の間の酸化物層２２４にす
き間ができた場合に、それを埋める為に、約１５０Åの
深さまで湿式エッチングにかけられる。約７５０Åの厚
さを持つドープされたＬＰＣＶＤポリシリコン層を通過
ゲート区域２２６にデポジットし、その後、ポリシリコ
ン層２１６に取付けた横方向接点２３０を作る為に、約
７５０Åの深さまで等方性エッチングにかける。窒化物
層１２４を剥し、酸化物層１２０，２２０を湿式エッチ
ングにかけると、図２８に示す構成になる。
【００４８】図２９で、差別酸化方法を用いて、ゲート
酸化物２１２を成長させて、ゲート酸化物２１２の内、
チャンネル領域２０８に横方向に隣接する部分が、約１
５０Åの厚さを持つ様にすると共に、ゲート酸化物２１
２の残りの部分が約１，５０００Åの厚さを持つ様にす
る。
【００４９】図２９で、ドープされたＬＰＣＶＤポリシ
リコン２０６を約４，５００Åの厚さにデポジットし、
ワード線領域２３２（図２６に示す）に従ってパターン
ぎめし、図２９に示す様に、約４，５００Åの深さまで
エッチングする。横方向接点２３０を介してポリシリコ
ン２１６からのイオンの移動により、拡散ｎ＋形領域２
１４が形成される。
【００５０】図２１に示す様に、レベル間酸化物２１０
をデポジットし、金属ビット線接点２３４（図２６に示
す）をパターンぎめすると共にエッチングし、図２１及
び図２６に示す様に金属ビット線２０２をデポジット
し、パターン決めし、エッチングすることにより、メモ
リ・セル・アレイ１９８の製造が完了する。ＣＰＴ及び
ＰＳＰトランジスタ・メモリ・セルの何れでも、セルの
ピッチは２ミクロン×２．５ミクロンである。配置は
０．８ミクロンの設計規則に従って描く。ＣＰＴ及びＰ
ＳＰメモリ・セルの何れも、セル静電容量が大きく、ビ
ット線抵抗が小さい。更に、ＣＰＴメモリ・セルもＰＳ
Ｐメモリ・セルも、エピタキシャル材料を必要とせず、
こうしてウェーハ基板のコストを下げる。
【００５１】計算によるセル静電容量、ワード線及びビ
ット線の漂遊静電容量及び抵抗が、下記の表１に示され
ている。
【００５２】
【表１】
【００５３】この発明並びにその利点を詳しく説明した
が、特許請求の範囲によって定められたこの発明の範囲
を逸脱せずに、種々の変更を加えることができることは
云うまでもない。
【００５４】以上の開示に関連して、この発明は下記の
実施態様を有する。 (1) その側壁の上に反転層を有する半導体ピラーと、
該反転層によって形成された第１の電極を有する導電キ
ャパシタと、前記ピラーの中に形成されていて、第１の
ソース／ドレイン領域、ゲート及び前記反転層で構成さ
れた第２のソース／ドレイン領域で構成されたトランジ
スタとを有し、前記ゲートが前記ピラーの上端に部分的
に重なる制御線に結合されているメモリ・セル。
【００５５】(2) (1) 項に記載したメモリ・セルに於
て、ピラーが梯形の角錐であるメモリ・セル。
【００５６】(3) (1) 項に記載したメモリ・セルに於
て、ピラーの導電型がｐ形であるメモリ・セル。
【００５７】(4) (1) 項に記載したメモリ・セルに於
て、ピラーの上端がピラーの下端よりも小さいメモリ・
セル。
【００５８】(5) (1) 項に記載したメモリ・セルに於
て、第１のソース／ドレイン領域が拡散領域であるメモ
リ・セル。
【００５９】(6) (5) 項に記載したメモリ・セルに於
て、拡散領域がピラーの上端の上に形成されるメモリ・
セル。
【００６０】(7) (5) 項に記載したメモリ・セルに於
て、拡散領域の導電型がｎ形であるメモリ・セル。
【００６１】(8) (1) 項に記載したメモリ・セルに於
て、第１のソース／ドレイン領域が給電線に結合される
メモリ・セル。
【００６２】(9) (8) 項に記載したメモリ・セルに於
て、給電線がピラーの上端に結合されているメモリ・セ
ル。
【００６３】(10) (8) 項に記載したメモリ・セルに於
て、給電線が金属材料で構成されるメモリ・セル。
【００６４】(11) (1) 項に記載したメモリ・セルに於
て、ゲートがピラーの側壁に接近しているメモリ・セ
ル。
【００６５】(12) (1) 項に記載したメモリ・セルに於
て、制御線が厚手の領域及び薄手の領域を持ち、厚手の
領域がゲートに一層近いメモリ・セル。
【００６６】(13) (1) 項に記載したメモリ・セルに於
て、制御線が多結晶シリコン材料で構成されるメモリ・
セル。
【００６７】(14) (1) 項に記載したメモリ・セルに於
て、反転層の導電型がｎ形であるメモリ・セル。
【００６８】(15) (1) 項に記載したメモリ・セルに於
て、前記反転層に隣接して、ピラーの側壁の上に絶縁体
が形成されているメモリ・セル。
【００６９】(16) (15)項に記載したメモリ・セルに於
て、絶縁体が酸化物材料で構成されるメモリ・セル。
【００７０】(17) (15)項に記載したメモリ・セルに於
て、導電キャパシタには絶縁体に隣接して第２の電極が
構成されているメモリ・セル。
【００７１】(18) (17)項に記載したメモリ・セルに於
て、第２の電極が多結晶シリコン材料で構成されるメモ
リ・セル。
【００７２】(19) (17)項に記載したメモリ・セルに於
て、第２の電極を予定の電圧に結合する回路を有するメ
モリ・セル。
【００７３】(20) (19)項に記載したメモリ・セルに於
て、第２の電極を予定の電圧に結合することによって反
転層が形成されるメモリ・セル。
【００７４】(21) (1) に記載したメモリ・セルに於
て、導電キャパシタが反転モードで動作するメモリ・セ
ル。
【００７５】(22) 何れもピラーの側壁の上に形成され
た反転層を有する複数個の半導体ピラーと、何れも対応
する１つのピラーの反転層によって形成された第１の電
極を有する複数個の導電キャパシタと、対応する１つの
ピラーに形成されていて、何れも第１のソース／ドレイ
ン領域、ゲート、及び対応するピラーの前記反転層によ
って構成された第２のソース／ドレイン領域を有する複
数個のトランジスタとを有し、ゲートが前記ピラーの上
端に部分的に重なる制御線に結合されているメモリ・セ
ル・アレイ。
【００７６】(23) (22)項に記載したメモリ・セル・ア
レイに於て、各々の制御線が厚手の領域及び薄手の領域
を持ち、厚手の領域が対応するピラーのゲートに一層接
近しているメモリ・セル・アレイ。
【００７７】(24) (22)項に記載したメモリ・セル・ア
レイに於て、各々のピラーは、前記反転層に隣接したピ
ラーの側壁の上に形成された絶縁体を有するメモリ・セ
ル・アレイ。
【００７８】(25) (24)項に記載したメモリ・セル・ア
レイに於て、各々の絶縁体が酸化物材料で構成されるメ
モリ・セル・アレイ。
【００７９】(26) (24)項に記載したメモリ・セル・ア
レイに於て、複数個の導電キャパシタが、メモリ・セル
・アレイ全体を通じて、各々の絶縁体に隣接して形成さ
れた共通の第２の電極を有するメモリ・セル・アレイ。
【００８０】(27) (26)項に記載したメモリ・セル・ア
レイに於て、共通の第２の電極が多結晶シリコン材料で
構成されるメモリ・セル・アレイ。
【００８１】(28) (26)項に記載したメモリ・セル・ア
レイに於て、共通の第２の電極を予定の電圧に結合する
回路を有するメモリ・セル・アレイ。
【００８２】(29) (28)項に記載したメモリ・セル・ア
レイに於て、共通の第２の電極を予定の電圧に結合する
ことによって、各々の反転層が形成されるメモリ・セル
・アレイ。
【００８３】(30) (22)項に記載したメモリ・セル・ア
レイに於て、各々の導電キャパシタが反転モードで動作
するメモリ・セル・アレイ。
【００８４】(31) メモリ・セルを形成する方法に於
て、当該ピラーの側壁の上に反転層が形成された半導体
ピラーを形成し、該反転層によって形成された第１の電
極を有する導電キャパシタを形成し、前記ピラーの中
に、第１のソース／ドレイン領域、ゲート及び前記反転
層で構成された第２のソース／ドレイン領域で構成され
るトランジスタを形成して、前記ゲートが前記ピラーの
上端に部分的に重なる制御線に結合される様にする工程
を含む方法。
【００８５】(32) (31)項に記載した方法に於て、ピラ
ーを形成する工程が、梯形角錐形を持つピラーを形成す
る工程である方法。
【００８６】(33) (31)項に記載した方法に於て、ピラ
ーを形成する工程が、ｐ形の導電型を持つピラーを形成
する工程である方法。
【００８７】(34) (31)項に記載した方法に於て、ピラ
ーを形成する工程が、ピラーの下端よりも小さい上端を
持つピラーを形成する工程である方法。
【００８８】(35) (31)項に記載した方法に於て、トラ
ンジスタを形成する工程が、第１のソース／ドレイン領
域を拡散領域として形成する工程である方法。
【００８９】(36) (35)項に記載した方法に於て、第１
のソース／ドレイン領域を形成する工程が、ピラーの上
端の上に拡散領域を形成する工程である方法。
【００９０】(37) (35)項に記載した方法に於て、第１
のソース／ドレイン領域を形成する工程が、ｎ形の導電
型を持つ拡散領域を形成する工程である方法。
【００９１】(38) (31)項に記載した方法に於て、第１
のソース／ドレイン領域を給電線に結合する工程を含む
方法。
【００９２】(39) (38)項に記載した方法に於て、結合
する工程が、給電線をピラーの上端に結合する工程であ
る方法。
【００９３】(40) (38)項に記載した方法に於て、結合
する工程が第１のソース／ドレイン領域を金属材料で構
成された給電線に結合する工程である方法。
【００９４】(41) (31)項に記載した方法に於て、トラ
ンジスタを形成する工程が、ピラーの側壁に接近してゲ
ートを形成する工程である方法。
【００９５】(42) (31)項に記載した方法に於て、トラ
ンジスタを形成する工程が、制御線を厚手の領域及び薄
手の領域を持つ様に形成する工程で構成され、厚手の領
域がゲートに一層近い方法。
【００９６】(43) (31)項に記載した方法に於て、トラ
ンジスタを形成する工程が、多結晶シリコン材料で構成
されるものとして制御線を形成する工程である方法。
【００９７】(44) (31)項に記載した方法に於て、ピラ
ーを形成する工程が、ｎ形の導電型を持つ反転層で構成
されるものとしてピラーを形成する工程である方法。
【００９８】(45) (31)項に記載した方法に於て、反転
層に隣接してピラーの側壁上に絶縁体を形成する工程を
含む方法。
【００９９】(46) (45)項に記載した方法に於て、絶縁
体を形成する工程が、酸化物の材料で構成された絶縁体
を形成する工程である方法。
【０１００】(47) (45)項に記載した方法に於て、導電
キャパシタを形成する工程が、絶縁体に隣接して形成さ
れた第２の電極を持つ導電キャパシタを形成する工程で
ある方法。
【０１０１】(48) (47)項に記載した方法に於て、導電
キャパシタを形成する工程が、多結晶シリコン材料で構
成された第２の電極を形成する工程を含む方法。
【０１０２】(49) (47)項に記載した方法に於て、第２
の電極を予定の電圧に結合する工程を含む方法。
【０１０３】(50) (49)項に記載した方法に於て、ピラ
ーを形成する工程が、第２の電極を予定の電圧に結合す
ることによって、前記反転層を形成する工程である方
法。
【０１０４】(51) (31)項に記載した方法に於て、導電
キャパシタを反転モードで動作させる工程を含む方法。
【０１０５】(52) メモリ・セル・アレイを形成する方
法に於て、何れもピラーの側壁の上に形成された反転層
を有する複数個の半導体ピラーを形成し、何れも対応す
る１つのピラーの反転層によって形成された第１の電極
を有する複数個の導電キャパシタを形成し、何れも対応
する１つのピラーにあって、夫々第１のソース／ドレイ
ン領域、ゲート及び対応するピラーの反転層で構成され
た第２のソース／ドレイン領域を有する複数個のトラン
ジスタを形成する工程を含み、前記ゲートが前記ピラー
の上端に部分的に重なる制御線に結合される様にした方
法。
【０１０６】(53) (52)項に記載した方法に於て、トラ
ンジスタを形成する工程が、各々の前記制御線を厚手の
領域及び薄手の領域を持つものとして形成する工程を含
み、該厚手の領域が対応するピラーのゲートに一層接近
している方法。
【０１０７】(54) (52)項に記載した方法に於て、前記
反転層に隣接して各々のピラーの側壁の上に絶縁体を形
成する工程を含む方法。
【０１０８】(55) (54)項に記載した方法に於て、絶縁
体を形成する工程が、酸化物材料で構成された各々の絶
縁体を形成する工程である方法。
【０１０９】(56) (54)項に記載した方法に於て、導電
キャパシタを形成する工程が、メモリ・セル・アレイ全
体を通じて、各々の絶縁体に隣接して形成された共通の
第２の電極を有する複数個の導電キャパシタを形成する
工程である方法。
【０１１０】(57) (56)項に記載した方法に於て、導電
キャパシタを形成する工程が、多結晶シリコン材料で構
成された共通の第２の電極を形成する工程を含む方法。
【０１１１】(58) (56)項に記載した方法に於て、共通
の第２の電極を予定の電圧に結合する工程を含む方法。
【０１１２】(59) (58)項に記載した方法に於て、ピラ
ーを形成する工程が、共通の第２の電極を予定の電圧に
結合することによって、各々の反転層を形成する工程で
ある方法。
【０１１３】(60) (52)項に記載した方法に於て、各々
の導電キャパシタを反転モードで動作させる工程を含む
方法。
【０１１４】(61) メモリ・セルが、ピラーの側壁の上
に形成された反転層を有する半導体ピラーで構成され
る。メモリ・セルの導電キャパシタが反転層によって形
成された第１の電極を有する。メモリ・セルのトランジ
スタがピラーの中に形成されていて、第１のソース／ド
レイン領域、ゲート、及び反転層で構成された第２のソ
ース／ドレイン領域を有する。ゲートがピラーの上端に
部分的に重なる制御線に結合される。
【図面の簡単な説明】
【図１】トレンチ構成トランジスタ（ＣＴＴ）メモリ・
セルの側面図。
【図２】ＣＴＴメモリ・セルの電気的な機能を示す等価
回路図。
【図３】詳しい説明に述べた第１の実施例によるピラー
構成トランジスタ（ＣＰＴ）メモリ・セルの側面図。
【図４】ＣＰＴメモリ・セルの電気的な機能を示す等価
回路図。
【図５】ＣＰＴメモリ・セルを製造する為の処理工程を
示す図。
【図６】ＣＰＴメモリ・セルを製造する為の処理工程を
示す図。
【図７】ＣＰＴメモリ・セルを製造する為の処理工程を
示す図。
【図８】ＣＰＴメモリ・セルを製造する為の処理工程を
示す図。
【図９】ＣＰＴメモリ・セルを製造する為の処理工程を
示す図。
【図１０】ＣＰＴメモリ・セルを製造する為の処理工程
を示す図。
【図１１】ＣＰＴメモリ・セルを製造する為の処理工程
を示す図。
【図１２】ＣＰＴメモリ・セルを製造する為の処理工程
を示す図。
【図１３】ＣＰＴメモリ・セルを製造する為の処理工程
を示す図。
【図１４】ＣＰＴメモリ・セルを製造する為の処理工程
を示す図。
【図１５】ＣＰＴメモリ・セルを製造する為の処理工程
を示す図。
【図１６】ＣＰＴメモリ・セルを製造する為の処理工程
を示す図。
【図１７】ＣＰＴメモリ・セルを製造する為の処理工程
を示す図。
【図１８】ＣＰＴメモリ・セルを製造する為の処理工程
を示す図。
【図１９】ＣＰＴメモリ・セルを製造する為の処理工程
を示す図。
【図２０】ＣＰＴメモリ・セルを製造する為の処理工程
を示す図。
【図２１】詳しい説明に述べた第２の実施例によるポリ
−シート・ピラー・トランジスタ（ＰＳＰ）メモリ・セ
ルの側面図。
【図２２】ＰＳＰメモリ・セルの電気的な機能を示す等
価回路図。
【図２３】ＰＳＰメモリ・セルを製造する処理工程を示
す図。
【図２４】ＰＳＰメモリ・セルを製造する処理工程を示
す図。
【図２５】ＰＳＰメモリ・セルを製造する処理工程を示
す図。
【図２６】ＰＳＰメモリ・セルを製造する処理工程を示
す図。
【図２７】ＰＳＰメモリ・セルを製造する処理工程を示
す図。
【図２８】ＰＳＰメモリ・セルを製造する処理工程を示
す図。
【図２９】ＰＳＰメモリ・セルを製造する処理工程を示
す図。
【符号の説明】
１０４ ワード線 １０８ ソース １１０ 反転層（ドレイン） １１２ ピラー １１４ ポリシリコン領域 １１６ ゲート酸化物

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 その側壁の上に反転層を有する半導体ピ
    ラーと、該反転層によって形成された第１の電極を有す
    る導電キャパシタと、前記ピラーの中に形成されてい
    て、第１のソース／ドレイン領域、ゲート及び前記反転
    層で構成された第２のソース／ドレイン領域で構成され
    たトランジスタとを有し、前記ゲートが前記ピラーの上
    端に部分的に重なる制御線に結合されているメモリ・セ
    ル。
  2. 【請求項２】 メモリ・セルを形成する方法に於て、当
    該ピラーの側壁の上に反転層が形成された半導体ピラー
    を形成し、該反転層によって形成された第１の電極を有
    する導電キャパシタを形成し、前記ピラーの中に、第１
    のソース／ドレイン領域、ゲート及び前記反転層で構成
    された第２のソース／ドレイン領域で構成されるトラン
    ジスタを形成して、前記ゲートが前記ピラーの上端に部
    分的に重なる制御線に結合される様にする工程を含む方
    法。
JP4167474A 1991-06-25 1992-06-25 メモリ・セルとその製法 Pending JPH05190794A (ja)

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