JPH02188956A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置の製造方法に係り、特にＭＯＳＦ
ＥＴやＤＲＡＭ等におけるコンタクトの形成方法に関す
る。

（従来の技術） 近年、半導体技術の進歩、特に微細加工技術の進歩によ
り、ダイナミック型ＲＡＭ　（ＤＲＡＭ）の高集積化、
大容量化が急速に進められている。

この高集積化に伴い、情報（電荷）を蓄積するキャパシ
タの面積は減少し、この結果メモリ内容が誤って読み出
されたり、あるいはα線等によりメモリ内容が破壊され
るソフトエラーなどが問題になっている。さらにトラン
ジスタのゲート長が短くなり、トランジスタの信頼性も
問題となっている。

このような問題を解決し、高集積化、人容量化をはかる
べく、いろいろなり　ＲＡ　Ｍ　Ｍ４造が提案されてい
る。

このようなりＲＡＭＩ造の１つに、半導体基板に縦横に
満を形成し、この溝によって分離される半導体柱状突起
を配列形成し、その各柱状突起の側面に〜１０Ｓキセバ
シタとＭＯＳＦＥＴとを縦積みするものが提案されてい
る。

このようなり　ＲＡ　Ｍゼ４造の１例を第５図（ａ）お
よび第５図（ｂ）に示づ−０ 第５図（ａ）はこのＤＲＡＭの１ビット分を示す平面図
である。第５図（ｂ）は第５図（ａ）のＡ−Ａ’　断面
図である。

このＤＲＡＭは、異方性エツチングによりシリコン基板
１の表面を縦横に走るように形成した溝２によって分離
され、ＭＯＳトランジスタおよびＭＯＳキャパシタを形
成してなる柱状突起３を１巾位メモリセルとして複数の
メモリセルが配列されてなるものである。すなわち、こ
のメモリセルｔよ、溝の上部側壁にＭＯＳトランジスタ
を形成すると共に、下部側壁にＭＯＳキャパシタを形成
しており、さらに、この溝の底には素子分離用絶縁膜４
およびヂャネルストップとなるｐ１拡散層５が埋込み形
成されている。

各柱状突起３の下部側面には、ＭＯＳ　ｌ−ランジスタ
のソースまたはドレインとなるｎ−型層６が形成され、
さらにこの表面に第１のキャパシタ電極７が形成され、
キャパシタ絶縁膜８を介して、この溝内にはプレート電
極となる第２のキャパシタ電極９を埋込み、該第１のキ
ャパシタ電極７と第２のキャパシタ電極９とによってキ
ャパシタ絶縁膜８挾むことによりＭＯＳキャパシタが形
成される。

さらに、柱状突起３の上部側面には、ゲート絶縁膜１０
を介してゲート電極１１１．１１２・・・・・・が形成
されている。このゲート電極１１１．１１２・・・・・
・と第１及び第２のキャパシタ電極７．９との間は！に
！！縁ｔＥ１１０ａにより分離されている。そして柱状
突起３の上端面にはＭＯＳＦＥＴのソースまたはドレイ
ンとなるｎ型層１２が形成され、全面が絶縁膜１３によ
り平坦化され、ｎ型層１２に対してコンタク１−孔を介
してＡｉ膜からなるビットＩＪ１４１．１４２・・・・
・・が配設されている。ゲート電（１１１１，１１２・
・・・・・は第５図（ａ）から明らかなように、柱状突
起３の周囲を取囲みかつ、方向に連続するように配設さ
れて、これがワード線となる。

このようなりＲＡＭＩ造では、溝の底部を素子分離領域
としてこの溝内にＭＯＳキャパシタおよびＭＯＳＦＥＴ
が１積みされて集積形成されるため、メモリセルの占有
面積が小さくて済み、高集や化が可能である。

ところで、この様なセルにおいては、より微細化のため
にビット線のコンタクトを柱状突起の上端面のわずかな
スペースに形成しなければならない。

すなわち、素子の微細化が進むにつれて、ビット線がダ
イレクトコンタクトを形成する部分に当たるｎ型拡散層
１２の面積が微細になっていくため、ビット線コンタク
ト１５をリソグラフィ技術によって、この微細なｎ型拡
散層１２上に形成することは非常に困難となる。つまり
、コンタクト１５のサイズが大きくなったり、加工時の
合わせ精度が悪く、コンタクト１５がｎ型拡散層１２上
から溝部にズレ落ちることにより、ビット線１４とゲー
ト電極１１がショートをおこし易いという問題があった
。この問題を防ぐため、あらかじめコンタクト・サイズ
を充分小さくしておく必要があるが、コンタクト・サイ
ズを小さくすると抵抗が増加したり、穴が聞かなかった
りといった問題を引きおこすことになる。

そこで、ビット線コンタクト１５を狭いｎ型拡散層１２
上に、自己整合的に形成する要求が強くなっているが、
これは工程上極めて困難であった。

（発明が解決しようとする課題） 以上の様に従来提案されている、キャパシタおよびＭＯ
Ｓトランジスタを柱状突起の側面に形成するトレンチ型
ＤＲＡＭのメモリセルでは、柱状突起上端面の狭い領域
にビット線コンタクトを信頼性良く自己整合的に形成で
きないという問題があった。

また、上述したように、従来のＭＯＳトランジスタのソ
ース・ドレインへのコンタクトの形成方法で１よ、コン
タクトホール形成時の位置ずれにより集子分離絶縁膜を
露？せしめ、ダメージを与えるおそれがあることから、
素子分離領域に対して自己整合的にコンタクトを形成す
るのは困難である上、また、ゲート電極側壁の絶縁膜へ
のダメージにより、この絶縁膜の耐圧が悪化し、ゲート
電極とコンタクトへの配線との間でショートが起こり易
いという問題があった。

本光明は、前記実情に鑑みてなされたもので、ビット線
コンタクトをゲート電極の端縁に対して自己整合的に行
うことを可能にし、微細で信頼性の高いＤＲＡＭを提供
することを目的とする。

（発明の構成） （課題を解決するための手段） そこで本発明では、キャパシタとＭ　ＯＳ　ｔ’ランジ
スタとが、溝の側壁を利用して形成されたメモリセル構
造において、キャパシタとＭＯＳトランジスタとを形成
したのち、ビット線コンタクトを形成するに際し、ゲー
ト電極の周りを絶縁膜で被覆した後、各柱状突起の上端
面に形成されたソース・ドレイン領域に選択的にエピタ
キシセル成長層を形成し、このエピタキシャル成長層表
面に配線層を形成するようにしている。

（作用） 上記方法によれば、各柱状突起の上端面に形成されたソ
ース・ドレイン領域に選択的に形成されるエピタキシャ
ル成長層は、コンタクト形成領域から横方向にも成長す
るため、この分コンタクト領域が４方に増大することに
なる。また、コンタクトホールに位置ずれが生じてもゲ
ート電極の周りは絶縁膜で被覆されているため、ｕｌｆ
ｌｌのおそれもない。

このため、狭い領域に確実に低抵抗のビット線コンタク
トを形成することが可能となる。

（実施例） 以下、本発明の実施例について、図面を参照しつつ詳細
に説明する。

第１図（ａ）および第１図（ｂ）は、一実施例のＤＲＡ
Ｍの４ビット分を示す平面図およびそのＡ−Ａ′断面図
である。

また、第２図（ａ）および第２図（ｂ）は、上から見た
ときのキャパシタ電極およびゲート電極の加工形状を示
す図である。

このＤＲＡＭは、第５図（ａ）および第５図（ｂ）に示
した従来例のＤＲＡＭの構造にビット線コンタクトの形
成に先立ち、ゲート電極の周りを絶縁膜で被覆したのち
、柱状突起上端面に露呈するシリコン基板つ表面にエピ
タキシャル成長法により選択的にシリコン層を成長させ
、この上層に、ビット線コンタクトを形成するようにし
たことを特徴とするものであり、他部については従来例
のＤＲＡＭと同様である。

すなわち、ｐ−型シリコン基板１の表面に縦、横に走る
素子分離溝２が形成され、これにより複数の柱状突起３
がマトリックス状に配列形成されており、素子分離溝２
の底部には、分離用絶縁膜４およびチャネルストップと
なるｐ＋型層５が形成され、これらによって柱状突起３
を一単位とする各セル間の分離がなされている。

素子分離溝２は２段階になっており、その下部に第１層
多結晶シリコン膜からなる第１のキャパシタ電極７が側
壁面に直接接触して配設されると共に、側壁面にはこの
第１のキャパシタ電極７からの不純物拡散によるｎ−型
層６が形成されている。そして、この第１のキャパシタ
電極７の表面にはキャパシタ絶縁膜８が形成されており
、このキャパシタ絶縁膜８を介して第１のキャパシタ電
極７に対向するように満２内の下部に第２層多結晶シリ
コン膜からなる第２のキャパシタ電極９が埋込み形成さ
れている。この第１のキャパシタ電極７は第２図（ａ）
に示すように各柱状突起３を取囲むように配設されてい
る。そしてこの第２のキャパシタ電極９は、分離溝２に
沿って連続的に配設されて、共通電極となる。

さらに、素子分離溝の上段部側壁面にはゲート絶縁膜１
０を介して第３層多結晶シリコン膜によるゲート電極１
１　（１１１，１１２，・・・）が形成され、ソースま
たはドレインとなる各柱状突起３表面に形成されたｎ型
層１２と前記素子分Ｍ溝の下段部側壁面に形成されたｎ
　型層６とによって、ＭＯＳ　トランジスタが構成され
ている。そしてゲート電極１１は、第２図（ｂ）に示す
ように各柱状突起３ではその周囲を取り囲み、′且つ一
方向に連続的に配設されて、ワード線を構成するように
なっている。

そして、各島領域３には選択的エピタキシャル成長技術
により、シリコン層３１が形成されており、ビット線コ
ンタクト１４はこのシリコン層３１上に形成され、アル
ミニウムＩＷからなるビット腺１５がパターニングされ
ている。

次に、このＤＲＡＭのＶ　Ｂ方法について説明する。こ
こで、第３図ｆａ）〜（ｊ）は、このＤＲＡＭの製造工
程を示す図であって、第１図（ｂ）に対応する断面図で
ある。

先ず、比抵抗５Ω・ｃｍ程度のｐ型シリコン基板１を用
い、熱酸化法により酸化シリコン膜２１１を形成した後
、ＣＶＤ法により窒化シリコン膜２２、ＣＶＤ法により
酸化シリコン膜２３を順次堆積し、これを島状にパター
ン形成する。残されたこの３層構造の絶縁膜パターンを
マスクとし、反応性イオンエツチングにより前記シリコ
ン基板１をエツチングし、第１の溝２ａを形成する。そ
して、第３図（ａ）に示すように、酸化シリコン膜２１
２を形成した俊、窒化シリコン膜を堆積しこれを反応性
イオンエツチングにより溝側壁にのみ窒化シリコンｖ、
２４を残す。このとき、ややオバーエツチングとなるよ
うにして溝底部に露呈する酸化シリコン膜の２１２を除
去するようにする。

次に、第３図（ｂ）に示すように、この窒化シリコン膜
２４、酸化シリコン膜２１１、窒化シリコン膜２２およ
び酸化シリコン膜２３をマスクどして、反応性イオンエ
ツチングにより、第１の溝２ａより狭い第２の満２ｂを
形成した後、イオン注入を行なって溝底部にチャネルス
トッパとなるｐ＋型層５を形成し、さらに全面にＣＶＤ
法によりシリコン酸化膜２５を堆積し、フォトレジスト
２６を塗布する。

次に、反応性イオンエツチングによりフォトレジストを
溝底部にのみ残しくフォトレジスト２７）、これをマス
クとして酸化膜２５をエツチングして溝側壁面を露出さ
せ、第３図（Ｃ）に示すように、酸化ｖ！２５の一部を
溝底部にのみ素子分離用絶縁膜４として残す。

その後、第３図（ｄ）に示すように、全面に第１層多結
晶シリコン膜２８を堆積し、これにＡｓをイオン注入す
る。ＡＳの濃度は、溝の底および上部で高く、垂直側面
では低い。しかし、多結晶シリコン膜中のＡＳの拡散係
数は大きく、この俊の工程を経ることによって、多結晶
シリコン膜２８全体に十分にＡｓが拡散し、更に溝２の
側壁にも拡散してｎ−型層６が形成される。

次に、第３図（ｅ）に示すように、反応性イオンエツチ
ングにより第１層多結晶シリコン膜２８を全面エツチン
グして、これを溝側壁にのみ第１のキャパシタ電極７と
して残し、さらにこのキャパシタ電極７の表面に熱酸化
によりキャパシタ絶縁膜８を形成した後、全面に第２層
多結晶シリコン膜２９を堆積する。

さらに、この第２層多結晶シリコン膜２９を反応性イオ
ンエツチングにより全面エツチングして、第１のキャパ
シタ電極７に対向するように溝２の下部に残し、その後
等方性エツチングにより窒化シリコン膜２２．２４を除
去した債、各柱状突起表面の酸化シリコン膜２１を一旦
除去し、第３図（ｆ）に示すように、熱酸化によりゲー
ト酸化膜１０を形成する。

続いて、第３図（ｇ）に示すように、リンドープされた
第３層多結晶シリコン膜１１を堆積した後、これをフォ
トリソ法によって形成したフォトレジスト・パターンを
マスクとして反応性イオンエツチングによりパターン形
成してワード線となるゲート電極１１を形成する。この
ときゲート電極１１は、溝２の側壁にはマスクなしで自
動的に残されるから、フォトレジスト・マスクは、第２
図（ｂ）に示した揉にワード線として連続させるために
必要な素子分離領域上にのみ設ければよい。

また、このときややオーバーエツチング気味になるよう
にエツチング時間を長くし、ゲート電極１１の上端は柱
状突起の上端よりもやや下になるようにする。

その後、必要とあればＡＳのイオン注入によりＭＯＳト
ランジスタのソースまたはドレインとなるｎ型拡散層１
２を形成しておく。

こうして、溝によって形成された柱状突起３に、キャパ
シタと、ＭＯＳトランジスタとが形成されたことになる
。

ここまでの工程は従来例の場合と全く同様であり、本発
明は、こののち狭い柱状突起上端面のソースまたはドレ
インとなるｎ型拡散層１２に、いかにビット線コンタク
ト１５を形成するかを示すもので、この後の工程が重要
となる。

すなわち、この後、第３図（ｈ）に示すように、減圧Ｃ
ＶＤ　（ＬＰＣＶＤ）法により、酸化シリコンＷｊ！３
０を全面に堆積したのち、異方性エツチングによりこの
酸化シリコン膜をエッチバックし柱体突起の側壁にのみ
残すようにする。このときもややオーバーエツチング気
味になるようにエツチング時間を長くし、ゲート電極１
１を習う酸化シリコン膜３０の上端番よ柱状突起の上端
よりもやや下になるようにする。また、このとき、第２
図（ｂ）に示した様にワード線として連続させるために
必要な領域上はフォトレジスト・マスクで被覆しておく
ようにする。

このようにして、第３図（ｉ）に示すように、島領域表
面のシリコン基板が露出した状態で、選択的エピタキシ
ャル成長技術（ＳＥＧ）により、シリコン層３１を該島
領域表面に形成する。ここで必要であれば、リンやヒ素
等のｎ型不純物をイオン注入して、シリコン層をｎ型に
するようにしてもよい。この場合、イオン注入後の熱処
理によって、シリコン基板内にも不純物を拡散させるよ
うにすれば、エピタキシャル成′長層の低抵抗化とＭＯ
Ｓトランジスタのｎ型拡散層１２すなわちソース・ドレ
イン領域の形成とが同時に行われ、工程数の増大を招く
ことなく容易に形成可能である。

なお、このシリコン層の結晶性は悪く、ファセットが形
成されたり、シリコン層内にＭｌｌ欠陥が形成されたり
多結晶になったりする場合もあるがそれでもよい。

さらにこの上層に、層間絶縁１ｔ！Ｊ１３を、形成する
。

この層間絶縁膜としては、例えば、ＢＰＳＧ膜を用い、
堆積後、熱工程を加えることにより、はぼ完全に平坦化
を行なうことができる。

その後、レジストパターンを形成し、異方性エツチング
により、柱状突起に整合するように、ビット線コンタク
ト１４を間口し、第３図（ｊ＞に示すように、多結晶シ
リコン膜とシリサイド膜との複合膜またはアルミニウム
層からなるビット線１５を形成し、第１図に示したよう
なりＲＡＭが完成する。

このようにして形成されたＤＲＡＭによれば、各柱状突
起の上端面に形成されたソース・ドレイン領域に選択的
に形成されるエピタキシャル成長層は、コンタクト形成
領域から横方向にも成長するため、この分コンタクト領
域が４方に増大することになり、狭い領域に確実に低抵
抗のビット線コンタクトを形成することが可能となる。

なお、前記実施例では、ゲート電極のまわりの絶縁膜と
して酸化シリコン膜を用いたが、これは窒化シリコン膜
など他のＣＶＤ膜でもよい。

また、前記実施例では、ゲート電極１１およびこのゲー
ト電極を稜う酸化シリコン膜３０の上端は柱状突起の上
端よりもやや下になるように形成したが、必ずしもその
必要はなく、次に示すような方法をとるようにしてもよ
い。

すなわち、第３図（ｆ）までは、前記実施例と全く同様
に形成し、続いて第４図（ｑ）に示すように、ゲート電
極１１の上端は柱状突起の上端とほぼ一致するように形
成する。

この後、８５０℃の水蒸気雰囲気中で酸化をおこなう。

このとき、リンドープされた多結晶シリコン層からなる
ゲート電極１１表面の酸化シリコン膜３０１の膜厚が単
結晶シリコンからなる島領域表面の酸化シリコン膜３０
２の膜厚の数倍になるように、条件設定を行うようにす
る。

この後、第４図（ｈ）に示すように、フッ化アンモニウ
ムに８４　Ｆをエッチャントとして用いた等方性エツチ
ングによりエツチングし、膜厚の差により島領域表面を
露？せしめ、この状態で選択的エピタキシャル成長法に
より、前記実施例と同様にシリコン層３１を島領域表面
に成長せしめる。

後は、前記実施例と同様にして形成すればよい。

すなわち、第４図（１）に示すように、島領域表面のシ
リコン基板が露出した状態で、選択的エピタキシ↑？ル
成艮技術（ＳＥＧ）により、シリコン層３１を該島領域
表面に形成する。

さらにこの上層に、層間絶縁膜１３を形成し、その後、
レジストパターンを形成し、箕り性エツチングにより、
柱状突起に整合するように、ビット線コンタクト１４を
間口し、第４図（」）に示すように、多結晶シリコン膜
とシリサイド膜との複合悦またはアルミニウム層からな
るビットａ１５を形成し、ＤＲＡＭが完成する。

この方法によっても、前記実施例と同様特性が良好で信
頼性の高いＤＲＡＭを形成することが可能となる。

なお、前記両実施例において、配線としては、多結晶シ
リコンとシリサイドとの複合躾であるポリサイドＭ４造
１１ｍの他、ＡＩ等を用いるようにしても良い。

（発明の効果） 以上説明してきたように、オ発明によれば、キャパシタ
とＭＯＳトランジスタとが、溝の側壁を利用して形成さ
れたメモリセル構造において、キャパシタとＭＯＳトラ
ンジスタとを形成したのち、ビット線コンタクトを形成
するに際し、各柱状突起の上端面に形成されたソース・
ドレイン領域に選択的にエピタキシャル成長層を形成し
、このエピタキシャル成長層表面に配線層を形成するよ
うにしているため、エピタキシャル成長層が、コンタク
ト形成領域から横方向にも成長する分だ【ノコンタクト
領域が４方に増大することになり、狭い領域に確実に低
抵抗のビット、腺コンタクトを形成することが可能とな
る。

【図面の簡単な説明】

第１図（ａ）および第１図（ｂ）は本発明実施例のＤＲ
ＡＭを示す図、第２図（ａ）および第２図（ｂ）は同Ｄ
ＲＡＭのキャパシタ電極おにびゲト電極の配線パターン
を示す図、第３図（ａ）乃至第３図（」）は同ＤＲＡＭ
の製造工程図、第４図（ｑ）乃至第４図（」）は本光明
の第２の実施例のＤＲＡＭの製造工程の一部を示す図、
第５図（ａ）および第５図（ｂ）は従来例のＤＲＡＭを
示す図である。 １・・・ｐ　型シリコン基板、２・・・素子分離面、３
・・・柱状突起、４・・・分離用絶縁膜、５・・・ヂャ
ネルストップ（ｐ＋型層）、６・・・ｎ−型層、７・・
・第１のキャパシタ電極、８・・・キャパシタ絶縁膜、
９・・・第２のキャパシタ電極、１０・・・ゲート絶縁
膜、１１（１１１，１１２，・・・）・・・ゲート電極
、１２・・・ｎ型層、１３・・・絶縁膜、１５・・・ビ
ット線、１４・・・ビット線コンタクト、３０・・・酸
化シリコン膜、３０１・・・酸化シリコン膜、３０２・
・・酸化シリコン膜、３１・・・シリコン層（エピタキ
シャル成長層）。 第２図 （Ｇ） （ｂ） 第３図（だの１） （ｄ） 第３図（ゼの２） （ｅ） （ｆ） 第３図 （ぞの３） す） 第３図（その５） （ｈ） 第３図（量の４） （ｈ） 第４因（ぞの１） く

Claims (1)

1. 【特許請求の範囲】 基板上を縦横に走る溝を配設し、この溝により分離され
   る複数の半導体柱状突起をマトリックス状に配列し、各
   柱状突起の下部側壁にＭＯＳキャパシタ、上部側壁にＭ
   ＯＳＦＥＴを形成すると共に、各柱状突起の上端面に形
   成されたソース・ドレイン領域にビット線コンタクトを
   形成するように構成される半導体記憶装置の製造方法で
   あって、 ＭＯＳＦＥＴのゲート電極の形成後、層間絶縁膜を介し
   て、ソース・ドレイン領域にビット線コンタクトを形成
   する工程が、 各柱状突起の上端面に形成されたソース・ドレイン領域
   に選択的にエピタキシャル成長層を形成するエピタキシ
   ャル成長工程と、 前記エピタキシャル成長層表面に配線層を形成する配線
   層形成工程とを含むことを特徴とする半導体記憶装置の
   製造方法。