JP4014873B2 - 基板浮遊効果のないsoi・dram - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 73
- 230000000694 effects Effects 0.000 title description 10
- 239000010410 layer Substances 0.000 claims description 69
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 66
- 229910052710 silicon Inorganic materials 0.000 claims description 66
- 239000010703 silicon Substances 0.000 claims description 66
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 35
- 125000006850 spacer group Chemical group 0.000 claims description 33
- 239000003990 capacitor Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 14
- 239000011810 insulating material Substances 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 7
- 239000011241 protective layer Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 230000001681 protective effect Effects 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 5
- 238000005498 polishing Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000002800 charge carrier Substances 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000003672 processing method Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000001015 X-ray lithography Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Description
(基板及びその加工方法)
本発明は、単結晶シリコン層と、その下方に設けたSiO2層と、更にその下方に設けたシリコン基板とを有する基板に関し、また、その加工方法に関する。
【0002】
当該技術分野では、そのような基板をSOI基板と称する。集積半導体素子の基板として、従来のシリコン基板の代わりにSOI基板を使用することは、多くの利点を提供する。例えば、単結晶シリコン層の厚さは通常、50nm〜200nmと小さいため、半導体素子の活性領域が絶縁性構造物によって完全に包囲され得る。そのため、SOI基板の表面を起点にSiO2層まで延伸する設置溝を設ける。活性領域の完全な絶縁は、互いに隣接する半導体素子の間に存在する漏れ電流を回避する。同絶縁は、トランジスタ内の短チャンネル効果を回避することも可能にする。SOI基板の使用による更なる利点は、空間電荷領域がpn接合の下側において形成されないため、pn接合における電気容量が非常に小さく、半導体のスイッチング速度が大幅に増加し、半導体素子で消費される電力がかなり低減されることである。SOI基板にDRAMセル構造を形成する場合には、同じ理由によりあらゆるビット線の容量も低減され得る。
【0003】
しかし、活性領域の完全な絶縁は、基板浮遊効果として公知の悪影響も引き起こす。これらの効果は、活性領域において形成される電荷キャリアが分散されないために起こる。これは、MOSトランジスタのチャネル領域において形成される電荷キャリアに特に関係する。
【0004】
基板浮遊効果を回避するSOI基板は、クオン T.ニューエン(Cuong T.Nguyen)等の「Quasi−SOI MOSFETs Using Selective Epitaxy and Polishing」、1992年国際電子デバイス会議(IEDM)、341ページにより説明される。SiO2層は連続的ではなく、柱状シリコンにより遮断される。シリコン層も連続的ではなく、SiO2層の上部に埋め込まれている。柱状シリコンはシリコン基板をシリコン層に接続させる。MOSトランジスタは、MOSトランジスタのチャネル領域が柱状シリコンに接続するような方式に、シリコン層内に設けられる。従って、MOSトランジスタのチャネル領域は柱状シリコンを介してシリコン基板に接続され、チャネル領域内で形成される電荷キャリアを分散させることができ、基板浮遊効果が回避される。SOI基板を形成するために、SiO2層がシリコン基板上に形成され、二枚マスクエッチングプロセスによりパターンニングされる。その間、一方では、後で柱状シリコンが形成される凹部がシリコン基板まで形成される。他方では、SiO2は、凹部の近傍において、凹部の深さより実質的に浅い深さまでエッチングされる。選択エピキタシーとそれに続くSiO2層の表面が露出するまでの化学機械研磨により、柱状シリコンと、凹部の近傍のシリコン層とが形成される。
【0005】
Y.ニシオカ等の「Giga−Bit Scale DRAM Cell with New Simple Ru/(Ba,Sr)TiO3/Ru Stacked Capacitors Using X−ray Lithography」 1995年国際電子デバイス会議(IEDM) 903ページは、メモリセルがトランジスタとキャパシタから成るDRAMセル構造を記載している。トランジスタはプレーナ型トランジスタであり、そのゲート電極は、DRAMセル構造を設けた基板の表面に沿って延伸するワード線の一部である。二つのメモリセルの二つのトランジスタは、ビット線に接続した共通ソース/ドレイン領域をそれぞれ共有する。トランジスタは、コンタクトを通してキャパシタに接続した更なるソース/ドレイン領域を有する。共通ソース/ドレイン領域は第一部分と第二部分を有し、それらはワード線とその隣接するワード線との間にそれぞれ設けられ、互いに隣接している。共通ソース/ドレイン領域の第二部分、トランジスタの更なるソース/ドレイン領域及び隣接するトランジスタの更なるソース/ドレイン領域を通して伸線した接続線は直線状である。ビット線は共通ソース/ドレイン領域の第一部分に接続される。絶縁構造は、ワード線に沿って互いに隣接するメモリセルのトランジスタのソース/ドレイン領域を横方向に互いに分離する。絶縁構造は更に、ビット線に沿って互いに隣接するメモリセルのキャパシタに接続される、更なるソース/ドレイン領域を互いに横方向に分離する。
【0006】
用語「シリンダ」は、二つの平行な面と、空間曲線(例えば、「マイヤーズ・レキシコン」(Meyers Lexikon)を参照)に沿って直線的な平行移動により形成される表面とにより区画される物体を示す。空間曲線が円形の場合、「円形シリンダ」の用語が用いられる。詳細には、直方体もシリンダである。用語「シリンダ」は、数学的に厳密なシリンダからわずかに相異する物体又は形状を表すためにも用いられる。上記の相異は、例えば、エッチングプロセス中
の不規則性のためであったり、端部の近傍で凹部が完全に充填されない堆積方法のためであったり、加工方法に有利であるがシリンダの一部を狭め得る補助構造物を設けるためであったりする場合がある。
【0007】
本発明の目的は、単結晶層がシリコン層に接続され、基板浮遊効果を回避する集積半導体素子に適合する、さらなるSOI基板を提供することにある。また、そのようなSOI基板を製造する方法を提供することも目的とする。
【0008】
上記の目的は、シリコン層及び下方に設けたSiO2層を穿通する凹部を設けたSOI基板により達成される。凹部の上部は、シリコン層に対応して設けられ、水平の第一断面を備えたシリンダ形状を有する。凹部の下部は、SiO2層に対応して設けられ、第一断面よりも広い水平の第二断面を備えたシリンダ形状を有するように、凹部の上部と相対的に拡張している。絶縁材料より成るシリンダは第一断面に対応する水平断面を有する。シリンダの下部は凹部の下部に設けられる。拡張部は、シリンダの下部の側面を包囲するように形成される。シリコン層と、上部にSiO2層が設けられるシリコン基板とを接続する導電構造は拡張部に設けられる。
【0009】
シリコン層は導電構造を通してシリコン基板に接続される。
更に、上記の目的は、シリコン層と下方に設けたSiO2層を穿通する凹部が異方性エッチングによりSOI基板に形成される方法により達成される。SiO2層に対応して設けた凹部の下部は、シリコン層に対応して設けた凹部の上部に相対して拡張部を有するように、シリコンに対して選択的なSiO2の等方性エッチングにより拡張される。次に、導電材料がほぼ等方的に堆積され、凹部の底が露出するまでエッチバックされるため、シリコン層及びシリコン基板に隣接する導電構造が拡張部に形成される。次に、絶縁材料がシリンダを形成するように凹部内に案内され、シリンダの下部は凹部の下部に設けられ、導電構造により側面を包囲される。
【0010】
導電構造が続いて形成される上記の方法は、市販のSOI基板を基に実行されてもよい。導電構造の形成には、選択エピタクシー等のいかなる煩雑な処理工程の必要もない。
導電構造に適した導電材料の例には、金属、金属ケイ化物又は半導体材料が含まれる。
【0011】
好ましくは、導電構造はドープされたシリコンから成り、ドープされたシリコンの導電型はシリコン基板及びシリコン層の導電型に対応する。このようにして、導電構造とシリコン基板又はシリコン層との間の接触抵抗は特に小さくなる。
【0012】
導電構造がシリコン層に下方から接しているため、導電構造の導電材料は、シリコン層に設けた半導体素子に非常にわずかな影響しか及ぼさない。また、この態様は導電構造に適した導電材料の選択に多くの自由度を提供する。
【0013】
半導体素子は、例えば、MOSトランジスタである。この場合、導電構造はMOSトランジスタのチャネル領域をシリコン基板に接続する。
好適なシリコン層の厚さが、50nm〜200nmの間であるため、MOSトランジスタは、一般的に、プレーナ型トランジスタとして設計される。
【0014】
MOSトランジスタが属する集積回路構造の集積密度を高めるために、凹部がMOSトランジスタのソース/ドレイン領域を穿通することが有利である。この場合、ソース/ドレイン領域と接続するコンタクトが凹部に追加的に形成することが可能である。
【0015】
そのようなコンタクトを形成するために、まずシリンダは、例えば、絶縁材料を堆積させ、凹部の上部が完全に充填されないような方法で堆積部をエッチバックすることにより形成される。次に、導電材料は、コンタクトがシリンダ上に形成されるような方法で堆積される。
【0016】
代替手段として、凹部はソース/ドレイン領域の近傍に設けられる。
MOSトランジスタはDRAMセル構造のメモリセルの一部であることが可能である。MOSトランジスタに接続されたキャパシタは、メモリセルの更なる部分として設けられる。MOSトランジスタのゲート電極は、基板の表面に沿って延伸するワード線の一部であってもよい。
【0017】
DRAMセル構造の集積密度を高めるため、即ち、メモリセル毎に必要とされる面積を縮小するためには、ソース/ドレイン領域(以下、「共通ソース/ドレイン領域」という)は同時に、更なるメモリセルに属し、そのゲート電極はワード線に隣接するワード線の一部であり、更なるMOSトランジスタのソース/ドレイン領域である。MOSトランジスタの更なるソース/ドレイン領域はキャパシタに接続される。共通ソース/ドレイン領域に隣接するコンタクトは、基板上に延伸するビット線に接続される。
【0018】
集積密度を高めるために、ワード線の側面には絶縁スペーサが設けられ、コンタクトがワード線のスペーサのうちの1つ及び隣接するワード線のスペーサのうちの1つに隣接することが有利である。この構造は、セルフアラインのエッチングプロセス、即ちマスクを位置合わせする必要のない工程から成る方法により形成されることができる。そのため、ワード線は保護層により被覆される。凹部の形成中に、シリコンは保護層及びスペーサに対して選択的にエッチングされるため、下部が凹部内に形成されるコンタクトは、ワード線のスペーサ、間隔をおいて隣り合うワード線のスペーサ及び共通ソース/ドレイン領域に接する。このエッチングプロセス中は、マスクを使用することが便宜である。しかし、保護層及びスペーサによるマスクのアライメント許容範囲が非常に広いため、これはセルフアラインのエッチングプロセスと見なされ得る。
【0019】
DRAMセル構造のレイアウトは、Y.ニシオカ等(同書記載)のものと合致してもよい。従って、ワード線に沿って位置するメモリセルのMOSトランジスタのソース/ドレイン領域を互いに分離する絶縁構造を設けることが可能である。絶縁構造は、更に、ビット線に沿って位置するメモリセルのキャパシタに接続された更なるソース/ドレイン領域を互いに分離する。共通ソース/ドレイン領域は第一部分及び第二部分を有し、それらの部分はワード線とそのワード線と間隔をおいて隣り合う更なるワード線との間にそれぞれ設けられる。ビット線とのコンタクトは共通ソース/ドレイン領域の第一部分に設けられる。MOSトランジスタの更なるソース/ドレイン領域、共通ソース/ドレイン領域の第二部分、及び更なるトランジスタの更なるソース/ドレイン領域を通して伸線した接続線は直線状である。漏れ電流を回避するために、絶縁構造が基板の表面及びシリコン基板にそれぞれ隣接することが有利である。
【0020】
本発明の効果はDRAMセル構造のレイアウトに依存しない。
SiO2層の厚さは100nm〜500nmの間であることが有利である。
本発明の実施例は、図面を参照することにより詳細に説明される。
図面における寸法は実寸ではない。
実施例では、厚さが約150nmの単結晶シリコン層Sと、その下方に設けた厚さが約200nmのSiO2層Oと、更にその下方に設けたシリコン基板1とから成るSOI基板が用いられる(図1A及び図1Bを参照)。
【0021】
MOSトランジスタの活性領域の側面を包囲する絶縁構造I1は、従来技術において公知の工程を用いて形成される。絶縁構造I1はSOI基板の表面FからSiO2層Oまで延伸している。
【0022】
二つのMOSトランジスタは、絶縁構造I1により包囲される各々の活性領域内に形成される。二つのMOSトランジスタの共通ソース/ドレイン領域S/DGは、活性領域の中心に設けられる(図1A,1B,1Cを参照)。共通ソース/ドレイン領域S/DGは、互いに隣接し、基本的に互いに平行して延伸し、ゲート電極GDによりSOI基板の表面Fから分離されている二つのワード線Wの間に設けられている。
【0023】
ワード線Wの厚さは約200nmであり、ドープポリシリコン及びその上部に設けられたタングステンシリサイドを含む。ワード線Wの幅は、約150nmである。互いに隣接するワード線Wは、約150nmの間隔を有する。
【0024】
二つのMOSトランジスタは、同様な方式に活性領域に設けられる更なるソース/ドレイン領域S/DGをそれぞれ有する(図1A及び図1Cを参照)。共通ソース/ドレイン領域S/DGは第一部分及び第二部分を有し、それらはワード線Wの間にそれぞれ設けられ、互いに隣接する。一方のMOSトランジスタの更なるソース/ドレイン領域S/DW、共通ソース/ドレイン領域S/DGの第二部分、及び他方のMOSトランジスタの更なるソース/ドレイン領域S/DWを通して伸線した接続線は直線状である。従って、共通ソース/ドレイン領域S/DGの第一部分及び第二部分は、ワード線の方向に沿って互いに隣接して設けられる。
【0025】
ワード線Wの側面は絶縁性窒化シリコンスペーサSPにより被覆され、同スペーサSPの厚さは約20nmである(図1A及び図1Bを参照)。更に、ワード線Wは、厚さが約50nmの窒化シリコンの保護層Hにより被覆される(図1A及び図1Bを参照)。
【0026】
更なる絶縁構造I2は、SiO2を約200nmの厚さまで堆積し、化学機械研磨により保護層Hが露出するまで平坦化することにより形成される(図2を参照)。
【0027】
補助層Gを形成するためには、窒化シリコンが約50nmの厚さまで堆積される(図2を参照)。
ワード線の方向にある一辺が約150nmであり、ワード線の直交方向にある一辺が約300nmである長方形の領域を覆わないフォトレジストマスクが形成される。その領域は共通ソース/ドレイン領域S/DGの第一部分と重なる。フォトレジストマスクを使用して、更なる絶縁構造I2の部分が露出するまで、窒化シリコンがエッチングされる(図2を参照)。次に、更なる絶縁構造I2の露出部分が除去されるまで、SiO2は、C2F6,C3F8を用いて窒化シリコンに対して選択的にエッチングされる(図2を参照)。
【0028】
凹部Vを形成するには、SiO2層Oが露出するまで、例えば、シリコンをHBr,He,O2,NF3を用いて窒化シリコンに対して選択的にエッチングする。凹部Vは共通ソース/ドレイン領域S/DGの第一部分を穿通する。
【0029】
フォトレジストマスクは除去される。
補助スペーサSHを形成するためには、窒化シリコンが約10nmの厚さに堆積され、凹部Vの底部において窒化シリコンが除去されるまでエッチバックされる。補助スペーサSHは凹部Vの側面を覆う(図2を参照)。
【0030】
次に、シリコン基板1が露出するまで、例えばC2F6,C3F8を用いて窒化シリコンに対して選択的にSiO2をエッチングすることにより、凹部Vはさらに深められる。
【0031】
次に、窒化シリコンに対して選択的にSiO2を等方性エッチングすることにより、凹部Vの幅はSiO2層の近傍において拡張される。凹部Vは、シリコン層Sの近傍に設けられ、水平の第一断面を有するシリンダ状の形状を有する上部と、SiO2層Oの近傍に設けられ、第一断面より広い水平の第二断面を有するシリンダ形状を有するように、上部と相対的に拡張されている下部とをそれぞれ有する。第一断面は、110nmの辺と150nmの辺から成る長方形である。第二断面は、210nmの辺と250nmの辺から成る長方形である。凹部Vの幅を広げる間、補助スペーサSHが更なる絶縁構造I2を保護し、妥当な場合は絶縁構造I1も保護する。
【0032】
補助スペーサSHは、例えば、リン酸等を用いた等方性エッチングにより除去される。
シリコン層Sをシリコン基板1に電気接続する導電構造Lを形成するため、in−situ p型ドープポリシリコンが約50nmの厚さに堆積され、シリコン基板1が露出するまでエッチバックされる(図3を参照)。それにより、導電構造Lは凹部Vの拡張部に形成される。
【0033】
次に、SiO2は約100nmの厚さに堆積され、SOI基板の表面Fの下方に約50nmまでエッチバックされて、絶縁材料より成るシリンダZは凹部V内にそれぞれ形成される。シリンダZの水平断面は、凹部Vの第一断面に相応する(図3を参照)。除去された補助スペーサSHのため、シリンダZは数学的に厳密なシリンダ形状を有していない。シリンダZの水平断面は凹部Vの上部において若干大きい。
【0034】
導電構造LはシリンダZの側面を包囲する。
コンタクトKを形成するためには、n型ドープポリシリコンが約100nmの厚さに堆積され、補助層Gが露出されるまでエッチバックされる。次に、ポリシリコン及び窒化シリコンは、補助層Gが除去されて補助層Hが露出するまで、化学機械研磨により摩滅される(図4を参照)。凹部V内部に延伸するコンタクトKは、共通ソース/ドレイン領域S/DGと接続され、ワード線WのスペーサSP及びそれに隣接するワード線WのスペーサSPにそれぞれ隣接し、それにより凹部Vに形成される(図4を参照)。
【0035】
コンタクトKに隣接し、ワード線Wに対して直交方向に延伸する(図5を参照)ビット線Bが形成される。更なるソース/ドレイン領域S/DWに隣接し、ストレージ容量(図示略)が形成される更なるコンタクトK′も形成される。
【0036】
形成されるメモリセルのDRAMセル構造のそれぞれは、互いに接続されたMOSトランジスタとストレージ容量とから成る。
本発明の範囲内でもある、実施例による多数の変形例が想到される。例えば、層、領域、構造及び配線の寸法は特定の必要条件に適合され得る。
【図面の簡単な説明】
【図1A】 絶縁構造、メモリセルのMOSトランジスタ、ワード線、スペーサ及び保護層が形成された後のSOI基板を示す断面図。
【図1B】 図1Aの断面と平行する面における、SOI基板を示す断面図。
【図1C】 MOSトランジスタのソース/ドレイン領域、絶縁構造及びワード線を示す、SOI基板を示す平面図。
【図2】 更なる絶縁構造、絶縁層、凹部及び保護スペーサを形成した後の図1Bにおける断面を示す断面図。
【図3】 凹部の拡張後、導電構造形成、保護スペーサ除去、絶縁材料柱状体形成後の図2の断面を示す断面図。
【図4】 コンタクト形成、及び絶縁層除去後の図3の断面を示す断面図。
【図5】 ストレージ容量、ソース/ドレイン領域及びビット線の間のコンタクトを示す、SOI基板を示す平面図。
Claims (12)
- 単結晶シリコン層(S)と、その下方に設けたSiO2層(O)と、更にその下方に設けたシリコン基板(1)とを有し、
前記シリコン層(S)及び前記SiO2層(O)を穿通する凹部(V)を設け、
シリコン層(S)に対応する前記凹部(V)の上部は水平の第一断面を備えたシリンダ形状を有し、
SiO2層(O)に対応する前記凹部(V)の下部は、第一断面より広い水平の第二断面を備えたシリンダ形状を有するように、凹部(V)の上部に対して相対的に拡張する拡張部を形成し、
絶縁材料より成るシリンダ(Z)が設けられ、前記シリンダ(Z)の水平の断面は第一断面に対応し、前記シリンダ(Z)の下部は凹部(V)の下部に設けられ、
前記拡張部はシリンダ(Z)の下部を包囲し、
導電構造(L)は、シリコン層(S)及びシリコン基板(1)の間において、前記拡張部内に設けられるSOI基板。 - MOSトランジスタがシリコン層(S)内に設けられ、
導電構造(L)がMOSトランジスタのチャネル領域をシリコン基板(1)に電気的に接続する請求項1に記載のSOI基板。 - MOSトランジスタのソース/ドレイン領域(S/DG)は前記SOI基板の表面(F)に位置し、
凹部(V)はソース/ドレイン領域(S/DG)を穿通し、
凹部(V)内に部分的に設けられ、ソース/ドレイン領域(S/DG)と接続されるコンタクト(K)はシリンダ(Z)の真上に設けられる請求項2に記載のSOI基板。 - MOSトランジスタ及びキャパシタはDRAMセル構造のメモリセルを形成し、
プレーナ型であるMOSトランジスタのゲート電極は、SOI基板の表面(F)に沿って延伸するワード線(W)の一部であり、前記ワード線の側面に設けた絶縁スペーサ(SP)を有し、
ソース/ドレイン領域(S/DG)及び更なるMOSトランジスタのソース/ドレイン領域(S/DG)は共通ソース/ドレイン領域(S/DG)を形成し、前記更なるMOSトランジスタは更なるメモリセルに属し、前記更なるMOSトランジスタのゲート電極は前記ワード線(W)に対して間隔をおいて隣り合う更なるワード線(W)の一部であり、
MOSトランジスタはキャパシタに接続される更なるソース/ドレイン領域(S/DW)を有し、
コンタクト(K)は、SOI基板上に延伸するビット線に接続され、ワード線(W)のスペーサ(SP)のうちの一つ及び前記更なるワード線(W)のスペーサ(SP)のうちの一つに接する請求項3に記載のSOI基板。 - SOI基板の表面(F)からSiO2層(O)にまでそれぞれに延伸する複数の絶縁構造(I1)が設けられ、
前記絶縁構造(I1)は、ワード線(W)に沿って位置するメモリセルのMOSトランジスタのソース/ドレイン領域(S/DG,S/DW)を互いに分離し、
前記絶縁構造(I1)は、更なるソース/ドレイン領域(S/DW)を互いに分離し、更なるソース/ドレイン領域(S/DW)はビット線(B)に沿って位置するメモリセルのキャパシタに接続され、
共通ソース/ドレイン領域(S/DG)は第一部分と第二部分を有し、前記第一部分と前記第二部分は、ワード線(W)と、そのワード線(W)に対して間隔をおいて隣り合う更なるワード線(W)との間に設けられ、
凹部(V)はソース/ドレイン領域(S/DG)の第一部分に設けられ、
MOSトランジスタの更なるソース/ドレイン領域(S/DW)、ソース/ドレイン領域(S/DG)の第二部分、及び更なるMOSトランジスタの更なるソース/ドレイン領域(S/DW)を経て伸線した接続線は直線状である請求項4に記載のSOI基板。 - シリコン層(S)の厚さが50nm〜200nmであり、SiO2層(O)の厚さが100nm〜500nmである請求項1乃至請求項5のいずれか一項に記載のSOI基板。
- 単結晶シリコン層(S)と、その下方に設けたSiO2層(O)と、更にその下方に設けたシリコン基板とを備えたSOI基板に、前記シリコン層(S)及び前記SiO2層(O)を穿通する凹部(V)を異方性エッチングにより形成することと、
SiO2層(O)に対応する凹部(V)の下部は、シリコン層(S)に対応する凹部(V)の上部に対して、相対的に拡張された拡張部を有するように、SiO2の等方性エッチングにより、シリコンに関して選択的に拡張されることと、
シリコン層(S)及びシリコン基板(1)に接する導電構造(L)が前記拡張部に形成されるように、導電材料は等方的に堆積され、凹部(V)の底部にて前記シリコン基板が露出するまでエッチバックされることと、
シリンダ(Z)を形成するように絶縁材料が凹部(V)の内部に案内され、シリンダ(Z)の断面は凹部(V)の上部の水平な断面に対応し、シリンダ(Z)の下部は、凹部(V)の下部に配置されて、導電構造(L)により包囲されることとからなる、SOI基板を加工する方法。 - MOSトランジスタはシリコン層(S)内に形成され、
凹部(V)及びMOSトランジスタは、導電構造(L)がMOSトランジスタのチャネル領域をシリコン基板(1)に電気的に接続するように形成される請求項7に記載の方法。 - MOSトランジスタのソース/ドレイン領域(S/DG)は、前記ソース/ドレイン領域がSOI基板の表面(F)に位置するように埋設されて形成され、
凹部(V)は、前記凹部がソース/ドレイン領域(S/DG)を穿通するように形成され、
前記凹部(V)内に絶縁材料を堆積し、エッチバックしてシリンダを形成し、
コンタクト(K)は、導電材料を堆積することにより、凹部(V)に部分的に設けられ、ソース/ドレイン領域(S/DG)と接続され、シリンダ(Z)の真上に形成される請求項8に記載の方法。 - MOSトランジスタと共に、DRAMセル構造のメモリセルを形成するキャパシタが形成され、
MOSトランジスタがプレーナ型トランジスタとして形成され、
MOSトランジスタのゲート電極が、SOI基板の表面(F)に沿って延伸するワード線(W)の一部として形成され、
絶縁スペーサ(SP)がワード線(W)の側面上に形成され、
前記ワード線(W)の上面は保護膜(H)により被覆され、
MOSトランジスタのソース/ドレイン領域(S/DG)と更なるMOSトランジスタのソース/ドレイン領域(S/DG)は共通ソース/ドレイン領域(S/DG)を形成し、前記MOSトランジスタは更なるメモリセルに属し、前記MOSトランジスタのゲート電極が前記ワード線(W)に対して間隔をおいて隣り合う更なるワード線(W)の一部であるようにメモリセルのMOSトランジスタが形成され、
前記MOSトランジスタの更なるソース/ドレイン領域(S/DW)が形成され、前記更なるソース/ドレイン領域(S/DW)の領域がキャパシタに接続され、
凹部(V)はエッチングにより形成され、エッチングは、凹部(V)に部分的に形成されるコンタクト(K)がワード線(W)のスペーサ(SP)のうちの一つ及び前記更なるワード線(W)のスペーサ(SP)のうちの一つに接するように、保護層(H)及びスペーサ(SP)に対して選択的に行われ、
SOI基板上を延伸し、コンタクト(K)に接続されるビット線(B)が形成される、請求項9に記載の方法。 - SOI基板の表面(F)からSiO2層(O)までそれぞれに延伸する複数の絶縁構造(I1)が形成され、前記絶縁構造(I1)は、ワード線(W)に沿って位置するメモリセルのMOSトランジスタのソース/ドレイン領域(S/DG,S/DW)を互いに分離し、更なるソース/ドレイン領域(S/DW)を互いに分離し、ビット線(B)に沿って位置するメモリセルのキャパシタに接続され、
共通ソース/ドレイン領域(S/DG)は、ワード線(W)と、そのワード線と間隔をおいて隣り合う更なるワード線(W)との間にそれぞれに設けた第一部分及び第二部分を有し、前記第一部分及び前記第二部分が互いに接するような方法で、共通ソース/ドレイン領域(S/DG)が形成され、
凹部(V)は共通ソース/ドレイン領域(S/DG)の第一部分に形成され、
MOSトランジスタの更なるソース/ドレイン領域(S/DW)、共通ソース/ドレイン領域(S/DG)の第二部分、及び更なるMOSトランジスタの更なるソース/ドレイン領域(S/DW)を通過して伸線した接続線は直線状である、請求項10に記載の方法。 - シリコン層(S)の厚さは50nm乃至200nmの間であり、SiO2層(O)の厚さは100nm乃至500nmの間である、請求項7乃至請求項11のいずれか一項に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19929210.8 | 1999-06-25 | ||
DE19929210A DE19929210C1 (de) | 1999-06-25 | 1999-06-25 | SOI-Substrat und Verfahren zu dessen Herstellung |
PCT/DE2000/001733 WO2001001490A1 (de) | 1999-06-25 | 2000-05-29 | Soi dram ohne floating body effekt |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003503856A JP2003503856A (ja) | 2003-01-28 |
JP4014873B2 true JP4014873B2 (ja) | 2007-11-28 |
Family
ID=7912563
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001506616A Expired - Fee Related JP4014873B2 (ja) | 1999-06-25 | 2000-05-29 | 基板浮遊効果のないsoi・dram |
Country Status (7)
Country | Link |
---|---|
US (1) | US6599797B1 (ja) |
EP (1) | EP1192661A1 (ja) |
JP (1) | JP4014873B2 (ja) |
KR (1) | KR100466688B1 (ja) |
DE (1) | DE19929210C1 (ja) |
TW (1) | TW525233B (ja) |
WO (1) | WO2001001490A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6593192B2 (en) * | 2001-04-27 | 2003-07-15 | Micron Technology, Inc. | Method of forming a dual-gated semiconductor-on-insulator device |
US6869837B1 (en) | 2004-01-15 | 2005-03-22 | Taiwan Semiconductor Manufacturing Company | Methods of fabricating a word-line spacer for wide over-etching window on outside diameter (OD) and strong fence |
US20090184357A1 (en) * | 2008-01-18 | 2009-07-23 | Qimonda Ag | Soi based integrated circuit and method for manufacturing |
JP2010055696A (ja) | 2008-08-28 | 2010-03-11 | Elpida Memory Inc | 半導体記憶装置 |
WO2020121415A1 (ja) * | 2018-12-11 | 2020-06-18 | ウルトラメモリ株式会社 | 半導体モジュールの製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0333426B1 (en) * | 1988-03-15 | 1996-07-10 | Kabushiki Kaisha Toshiba | Dynamic RAM |
JPH06125055A (ja) * | 1992-10-09 | 1994-05-06 | Toshiba Corp | 半導体記憶装置の製造方法 |
JPH07161936A (ja) * | 1993-12-07 | 1995-06-23 | Toshiba Corp | 半導体記憶装置とその製造方法 |
KR0135803B1 (ko) | 1994-05-13 | 1998-04-24 | 김광호 | 상.하로 분리된 커패시터를 갖는 반도체 메모리장치 및 그 제조방법 |
JP3316091B2 (ja) | 1994-08-29 | 2002-08-19 | 三菱電機株式会社 | 半導体装置 |
JPH08204146A (ja) | 1995-01-25 | 1996-08-09 | Toshiba Corp | 半導体装置 |
JPH09260602A (ja) | 1996-03-19 | 1997-10-03 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
US5811283A (en) * | 1996-08-13 | 1998-09-22 | United Microelectronics Corporation | Silicon on insulator (SOI) dram cell structure and process |
-
1999
- 1999-06-25 DE DE19929210A patent/DE19929210C1/de not_active Expired - Fee Related
-
2000
- 2000-05-29 EP EP00947770A patent/EP1192661A1/de not_active Withdrawn
- 2000-05-29 WO PCT/DE2000/001733 patent/WO2001001490A1/de active IP Right Grant
- 2000-05-29 JP JP2001506616A patent/JP4014873B2/ja not_active Expired - Fee Related
- 2000-05-29 KR KR10-2001-7015937A patent/KR100466688B1/ko not_active IP Right Cessation
- 2000-05-29 US US09/980,811 patent/US6599797B1/en not_active Expired - Lifetime
- 2000-06-23 TW TW089112433A patent/TW525233B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP2003503856A (ja) | 2003-01-28 |
EP1192661A1 (de) | 2002-04-03 |
US6599797B1 (en) | 2003-07-29 |
DE19929210C1 (de) | 2000-10-26 |
WO2001001490A1 (de) | 2001-01-04 |
KR20020025893A (ko) | 2002-04-04 |
TW525233B (en) | 2003-03-21 |
KR100466688B1 (ko) | 2005-01-24 |
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