JPH0982664A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0982664A JPH0982664A JP7240000A JP24000095A JPH0982664A JP H0982664 A JPH0982664 A JP H0982664A JP 7240000 A JP7240000 A JP 7240000A JP 24000095 A JP24000095 A JP 24000095A JP H0982664 A JPH0982664 A JP H0982664A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- forming
- manufacturing
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 43
- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000000034 method Methods 0.000 claims abstract description 29
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 24
- 239000011229 interlayer Substances 0.000 claims description 60
- 238000003860 storage Methods 0.000 claims description 18
- 239000010410 layer Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 239000002344 surface layer Substances 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 239000005368 silicate glass Substances 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract description 40
- 239000005380 borophosphosilicate glass Substances 0.000 abstract 3
- 238000009792 diffusion process Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 238000009417 prefabrication Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】微細コンタクトホールとその近傍の配線等との
パターン合わせ余裕を確保し、低い製造コスト、高い製
造歩留りで微細コンタクトホールを形成する。 【解決手段】半導体領域５０上に第１絶縁膜１１、第２
絶縁膜１２および第３絶縁膜１３を順に形成する工程
と、第３絶縁膜上にフォトレジスト膜１５を形成し、所
定のコンタクトホールパターン１５ａを転写する工程
と、フォトレジスト膜をマスクとして第３絶縁膜をテー
パエッチングして第３絶縁膜にコンタクトホール１３ａ
を形成する工程と、第３絶縁膜をマスクとして第２絶縁
膜をエッチングして第２絶縁膜にコンタクトホール１２
ａを形成する工程と、第２絶縁膜に対して高い選択比を
有する条件で第１絶縁膜をエッチングして第１絶縁膜に
コンタクトホール１１ａを形成する工程とを具備する。
パターン合わせ余裕を確保し、低い製造コスト、高い製
造歩留りで微細コンタクトホールを形成する。 【解決手段】半導体領域５０上に第１絶縁膜１１、第２
絶縁膜１２および第３絶縁膜１３を順に形成する工程
と、第３絶縁膜上にフォトレジスト膜１５を形成し、所
定のコンタクトホールパターン１５ａを転写する工程
と、フォトレジスト膜をマスクとして第３絶縁膜をテー
パエッチングして第３絶縁膜にコンタクトホール１３ａ
を形成する工程と、第３絶縁膜をマスクとして第２絶縁
膜をエッチングして第２絶縁膜にコンタクトホール１２
ａを形成する工程と、第２絶縁膜に対して高い選択比を
有する条件で第１絶縁膜をエッチングして第１絶縁膜に
コンタクトホール１１ａを形成する工程とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に絶縁膜に対する微細コンタクトホール
の形成方法に関するものであり、例えばダイナミック型
メモリ（ＤＲＡＭ）のスタックキャパシタ型セルにおけ
るストレージノード用のコンタクトホールの形成に適用
される。
方法に係り、特に絶縁膜に対する微細コンタクトホール
の形成方法に関するものであり、例えばダイナミック型
メモリ（ＤＲＡＭ）のスタックキャパシタ型セルにおけ
るストレージノード用のコンタクトホールの形成に適用
される。
【０００２】
【従来の技術】半導体集積回路の集積化が進むにつれ、
その製造に際して、絶縁膜に開孔されるコンタクトホー
ルとその近傍の素子や配線などとのパターン合わせ余裕
を確保することが困難になってきている。
その製造に際して、絶縁膜に開孔されるコンタクトホー
ルとその近傍の素子や配線などとのパターン合わせ余裕
を確保することが困難になってきている。
【０００３】上記パターン合わせ余裕を確保することが
困難な代表的な例として、ＤＲＡＭにスタックキャパシ
タ型セルを採用するとともにスタックキャパシタより先
にビット線を形成するビット線先作り方式を採用した場
合におけるストレージノードコンタクトとビット線との
関係が挙げられる。
困難な代表的な例として、ＤＲＡＭにスタックキャパシ
タ型セルを採用するとともにスタックキャパシタより先
にビット線を形成するビット線先作り方式を採用した場
合におけるストレージノードコンタクトとビット線との
関係が挙げられる。
【０００４】図５（ａ）は、スタックキャパシタ型セル
とビット線先作り方式を採用した従来の大容量ＤＲＡＭ
におけるメモリセルアレイの平面パターンの一部を概略
的に示している。
とビット線先作り方式を採用した従来の大容量ＤＲＡＭ
におけるメモリセルアレイの平面パターンの一部を概略
的に示している。
【０００５】図５（ｂ）、（ｃ）は、それぞれ対応して
同図（ａ）中のＢ−Ｂ線に沿う素子領域（ＳＤＧ領域）
を含む断面構造の一部、Ｃ−Ｃ線に沿うセルキャパシタ
を含む断面構造の一部を概略的に示している。
同図（ａ）中のＢ−Ｂ線に沿う素子領域（ＳＤＧ領域）
を含む断面構造の一部、Ｃ−Ｃ線に沿うセルキャパシタ
を含む断面構造の一部を概略的に示している。
【０００６】図５（ａ）乃至（ｃ）において、半導体基
板（例えばシリコン基板）５０の表層部あるいは半導体
層上に形成された複数個の素子領域は、ビット線形成方
向に対して斜めに交差する方向および平行な方向に所定
の長さおよび幅を持ち、平面的にみて行列状の配置で形
成されている。なお、５１は素子分離領域である。
板（例えばシリコン基板）５０の表層部あるいは半導体
層上に形成された複数個の素子領域は、ビット線形成方
向に対して斜めに交差する方向および平行な方向に所定
の長さおよび幅を持ち、平面的にみて行列状の配置で形
成されている。なお、５１は素子分離領域である。
【０００７】上記各素子領域は、中央部から一端側の領
域に１個のセルのＭＯＳトランジスタ用の第１のドレイ
ン・チャネル・ソース領域が形成されており、上記中央
部から他端側の領域に別の１個のセルのＭＯＳトランジ
スタ用の第２のドレイン・チャネル・ソース領域が形成
されており、上記中央部は上記２個のＭＯＳトランジス
タに共通のドレイン領域５４となっている。
域に１個のセルのＭＯＳトランジスタ用の第１のドレイ
ン・チャネル・ソース領域が形成されており、上記中央
部から他端側の領域に別の１個のセルのＭＯＳトランジ
スタ用の第２のドレイン・チャネル・ソース領域が形成
されており、上記中央部は上記２個のＭＯＳトランジス
タに共通のドレイン領域５４となっている。
【０００８】そして、同一行の複数個のＭＯＳトランジ
スタの各中央部（チャネル領域）上にゲート絶縁膜５２
を介して、かつ、上記各中央部上を通るようにワード線
ＷＬ（図中、ＭＯＳトランジスタのゲート電極部を記号
Ｇで示す。）が形成されている。この場合、ワード線Ｗ
Ｌ群は、等間隔でほぼ平行に形成されている。
スタの各中央部（チャネル領域）上にゲート絶縁膜５２
を介して、かつ、上記各中央部上を通るようにワード線
ＷＬ（図中、ＭＯＳトランジスタのゲート電極部を記号
Ｇで示す。）が形成されている。この場合、ワード線Ｗ
Ｌ群は、等間隔でほぼ平行に形成されている。
【０００９】上記ワード線ＷＬ群上に第１層間絶縁膜５
３を介してワード線ＷＬ群の形成方向とは直交する方向
にそれぞれビット線ＢＬ群が形成されており、各ビット
線ＢＬはそれぞれ同一列の複数個の素子領域の各中央部
の不純物拡散領域（ドレイン領域）５４にコンタクトす
るように形成されている。この場合、１つのビット線コ
ンタクト部ＢＣに対して２個のセルが接続されておる。
３を介してワード線ＷＬ群の形成方向とは直交する方向
にそれぞれビット線ＢＬ群が形成されており、各ビット
線ＢＬはそれぞれ同一列の複数個の素子領域の各中央部
の不純物拡散領域（ドレイン領域）５４にコンタクトす
るように形成されている。この場合、１つのビット線コ
ンタクト部ＢＣに対して２個のセルが接続されておる。
【００１０】さらに、前記素子領域の両端部（ソース領
域５５）には、セル毎にスタック構造のセルキャパシタ
のキャパシタ電極５６（電荷蓄積部、ストレージノー
ド）がコンタクトされている。このキャパシタ電極５６
は、セルのゲート電極Ｇ上方を覆うように、かつ、隣接
するビット線ＢＬ相互間に形成されている。
域５５）には、セル毎にスタック構造のセルキャパシタ
のキャパシタ電極５６（電荷蓄積部、ストレージノー
ド）がコンタクトされている。このキャパシタ電極５６
は、セルのゲート電極Ｇ上方を覆うように、かつ、隣接
するビット線ＢＬ相互間に形成されている。
【００１１】この場合、上記ビット線ＢＬ群上には第２
層間絶縁膜５７が形成されており、この第２層間絶縁膜
５７には前記セルトランジスタの一端側の不純物拡散領
域（ソース領域）５５上に対応してストレージノード用
のコンタクトホールが開孔されている。そして、上記コ
ンタクトホールにストレージノード用の導電性プラグが
埋め込まれ、前記第２層間絶縁膜５７上に導電膜が形成
された後に上記導電膜がセルのゲート電極Ｇ上方を覆う
ように所定の方形にパターニングされてキャパシタ電極
５６となっている。そして、上記キャパシタ電極５６上
にキャパシタ絶縁膜５８を介してキャパシタプレート電
極５９が形成されている。
層間絶縁膜５７が形成されており、この第２層間絶縁膜
５７には前記セルトランジスタの一端側の不純物拡散領
域（ソース領域）５５上に対応してストレージノード用
のコンタクトホールが開孔されている。そして、上記コ
ンタクトホールにストレージノード用の導電性プラグが
埋め込まれ、前記第２層間絶縁膜５７上に導電膜が形成
された後に上記導電膜がセルのゲート電極Ｇ上方を覆う
ように所定の方形にパターニングされてキャパシタ電極
５６となっている。そして、上記キャパシタ電極５６上
にキャパシタ絶縁膜５８を介してキャパシタプレート電
極５９が形成されている。
【００１２】従来、上記したようなスタックキャパシタ
型セルとビット線先作り方式を採用したＤＲＡＭの製造
に際して、ストレージノードコンタクトＳＣとビット線
とのパターン合わせ余裕を確保するためにコンタクトを
ビット線に対して自己整合的に形成する方法の一例が、
M.Fukumoto et.al.,ESSDER 90,1990,pp.461-464,"Stack
ed capacitor cell technology for 16M DRAM using do
uble self-aligned contacts " のFig.4 に開示されて
いる。
型セルとビット線先作り方式を採用したＤＲＡＭの製造
に際して、ストレージノードコンタクトＳＣとビット線
とのパターン合わせ余裕を確保するためにコンタクトを
ビット線に対して自己整合的に形成する方法の一例が、
M.Fukumoto et.al.,ESSDER 90,1990,pp.461-464,"Stack
ed capacitor cell technology for 16M DRAM using do
uble self-aligned contacts " のFig.4 に開示されて
いる。
【００１３】この方法は、図６（ａ）乃至（ｃ）に示す
ように、ビット線形成後に堆積されたＢＰＳＧ（ボロン
・リン・シリケートガラス）膜５７に対して、隣接ビッ
ト線相互間にストレージノード用のコンタクトホール６
１を開孔した後、ＨＴＯ絶縁膜６２を薄く堆積し、この
ＨＴＯ絶縁膜６２の一部（ビット線側壁部）を残すよう
にエッチバックする。しかし、上記従来の方法は、製造
工程が長く複雑であり、製造コストが高くなり、製造歩
留りが低いという問題が指摘されている。
ように、ビット線形成後に堆積されたＢＰＳＧ（ボロン
・リン・シリケートガラス）膜５７に対して、隣接ビッ
ト線相互間にストレージノード用のコンタクトホール６
１を開孔した後、ＨＴＯ絶縁膜６２を薄く堆積し、この
ＨＴＯ絶縁膜６２の一部（ビット線側壁部）を残すよう
にエッチバックする。しかし、上記従来の方法は、製造
工程が長く複雑であり、製造コストが高くなり、製造歩
留りが低いという問題が指摘されている。
【００１４】
【発明が解決しようとする課題】上記したようにＤＲＡ
Ｍの製造に際してストレージノードコンタクトをビット
線に対して自己整合的に形成する従来の方法は、製造工
程が長く複雑であり、製造コストが高くなり、製造歩留
りが低いという問題があった。
Ｍの製造に際してストレージノードコンタクトをビット
線に対して自己整合的に形成する従来の方法は、製造工
程が長く複雑であり、製造コストが高くなり、製造歩留
りが低いという問題があった。
【００１５】本発明は上記の問題点を解決すべくなされ
たもので、微細コンタクトホールとその近傍の素子や配
線などとのパターン合わせ余裕を確保することが容易に
なり、低い製造コスト、高い製造歩留りで微細コンタク
トホールを形成でき、ＤＲＡＭの製造に適用した場合に
はストレージノードコンタクトとビット線とのパターン
合わせ余裕を十分に確保でき、上記パターン合わせ余裕
を必要以上に持たせる必要がなくなり、セルキャパシタ
の高集積化が可能になる半導体装置の製造方法を提供す
ることを目的とする。
たもので、微細コンタクトホールとその近傍の素子や配
線などとのパターン合わせ余裕を確保することが容易に
なり、低い製造コスト、高い製造歩留りで微細コンタク
トホールを形成でき、ＤＲＡＭの製造に適用した場合に
はストレージノードコンタクトとビット線とのパターン
合わせ余裕を十分に確保でき、上記パターン合わせ余裕
を必要以上に持たせる必要がなくなり、セルキャパシタ
の高集積化が可能になる半導体装置の製造方法を提供す
ることを目的とする。
【００１６】
【課題を解決するための手段】第１の発明の半導体装置
の製造方法は、半導体領域上に第１絶縁膜を形成する工
程と、前記第１絶縁膜上に第２絶縁膜を形成する工程
と、前記第２絶縁膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上にフォトレジスト膜を形成し、前記フ
ォトレジスト膜に所定のコンタクトホールパターンを転
写する工程と、前記フォトレジスト膜をマスクとして前
記第３絶縁膜をテーパエッチングする工程と、前記第３
絶縁膜をマスクとして前記第２絶縁膜をエッチングする
工程と、前記第２絶縁膜に対して高い選択比を有する条
件で前記第１絶縁膜をエッチングして第１絶縁膜にコン
タクトホールを形成する工程とを具備することを特徴と
する。
の製造方法は、半導体領域上に第１絶縁膜を形成する工
程と、前記第１絶縁膜上に第２絶縁膜を形成する工程
と、前記第２絶縁膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上にフォトレジスト膜を形成し、前記フ
ォトレジスト膜に所定のコンタクトホールパターンを転
写する工程と、前記フォトレジスト膜をマスクとして前
記第３絶縁膜をテーパエッチングする工程と、前記第３
絶縁膜をマスクとして前記第２絶縁膜をエッチングする
工程と、前記第２絶縁膜に対して高い選択比を有する条
件で前記第１絶縁膜をエッチングして第１絶縁膜にコン
タクトホールを形成する工程とを具備することを特徴と
する。
【００１７】第２の発明の半導体装置の製造方法は、第
１の発明の半導体装置の製造方法において、前記第１絶
縁膜を形成した後で前記第２絶縁膜を形成する前に、前
記第１絶縁膜に所定の間隔で隣接した複数本の配線層を
埋め込み形成する工程をさらに具備することを特徴とす
る。
１の発明の半導体装置の製造方法において、前記第１絶
縁膜を形成した後で前記第２絶縁膜を形成する前に、前
記第１絶縁膜に所定の間隔で隣接した複数本の配線層を
埋め込み形成する工程をさらに具備することを特徴とす
る。
【００１８】第３の発明の半導体装置の製造方法は、半
導体基板の表層部あるいは半導体層において平面的にみ
てビット線形成方向に対して斜めに交差する方向および
平行な方向にそれぞれＭＯＳトランジスタを構成する２
個のドレイン・チャネル・ソース領域が直線状に形成さ
れるとともに中央部に共通のドレイン領域を有する複数
個の活性領域を行列状に配置形成してセルアレイ領域を
形成する工程と、前記セルアレイ領域のそれぞれ同一行
の複数個の活性領域における各ＭＯＳトランジスタのチ
ャネル領域上にゲート絶縁膜を介して形成されたゲート
電極部を有する複数本のワード線を互いに平行な方向に
形成する工程と、前記ワード線上に第１の層間絶縁膜を
形成する工程と、前記セルアレイ領域のそれぞれ同一列
の複数個の活性領域における共通のドレイン領域にコン
タクトする複数本のビット線を互いに平行な方向で前記
第１の層間絶縁膜に埋め込み形成する工程と、前記ビッ
ト線上および前記第１の層間絶縁膜上に第２の層間絶縁
膜を形成する工程と、前記第２の層間絶縁膜上に第３の
層間絶縁膜を形成する工程と、前記第３の層間絶縁膜上
にフォトレジスト膜を形成し、前記フォトレジスト膜に
所定のコンタクトホールパターンを転写する工程と、前
記フォトレジスト膜をマスクとして前記第３の層間絶縁
膜をテーパエッチングする工程と、前記第３の層間絶縁
膜をマスクとして前記第２の層間絶縁膜をエッチングす
る工程と、前記第２の層間絶縁膜に対して高い選択比を
有する条件で前記第１の層間絶縁膜をエッチングして第
１の層間絶縁膜の前記ソース領域上に対応する部分にス
トレージノード用のコンタクトホールを開孔する工程と
を具備することを特徴とする。
導体基板の表層部あるいは半導体層において平面的にみ
てビット線形成方向に対して斜めに交差する方向および
平行な方向にそれぞれＭＯＳトランジスタを構成する２
個のドレイン・チャネル・ソース領域が直線状に形成さ
れるとともに中央部に共通のドレイン領域を有する複数
個の活性領域を行列状に配置形成してセルアレイ領域を
形成する工程と、前記セルアレイ領域のそれぞれ同一行
の複数個の活性領域における各ＭＯＳトランジスタのチ
ャネル領域上にゲート絶縁膜を介して形成されたゲート
電極部を有する複数本のワード線を互いに平行な方向に
形成する工程と、前記ワード線上に第１の層間絶縁膜を
形成する工程と、前記セルアレイ領域のそれぞれ同一列
の複数個の活性領域における共通のドレイン領域にコン
タクトする複数本のビット線を互いに平行な方向で前記
第１の層間絶縁膜に埋め込み形成する工程と、前記ビッ
ト線上および前記第１の層間絶縁膜上に第２の層間絶縁
膜を形成する工程と、前記第２の層間絶縁膜上に第３の
層間絶縁膜を形成する工程と、前記第３の層間絶縁膜上
にフォトレジスト膜を形成し、前記フォトレジスト膜に
所定のコンタクトホールパターンを転写する工程と、前
記フォトレジスト膜をマスクとして前記第３の層間絶縁
膜をテーパエッチングする工程と、前記第３の層間絶縁
膜をマスクとして前記第２の層間絶縁膜をエッチングす
る工程と、前記第２の層間絶縁膜に対して高い選択比を
有する条件で前記第１の層間絶縁膜をエッチングして第
１の層間絶縁膜の前記ソース領域上に対応する部分にス
トレージノード用のコンタクトホールを開孔する工程と
を具備することを特徴とする。
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１（ａ）は、本発明の第
１の実施の形態に係るスタックキャパシタ型セルとビッ
ト線先作り方式を採用した大容量ＤＲＡＭのセルアレイ
の平面パターンの一部を概略的に示している。
施の形態を詳細に説明する。図１（ａ）は、本発明の第
１の実施の形態に係るスタックキャパシタ型セルとビッ
ト線先作り方式を採用した大容量ＤＲＡＭのセルアレイ
の平面パターンの一部を概略的に示している。
【００２０】図１（ｂ）、（ｃ）は、それぞれ対応して
同図（ａ）中のＢ−Ｂ線に沿う素子領域（ＳＤＧ領域）
を含む断面構造の一部、Ｃ−Ｃ線に沿うセルキャパシタ
を含む断面構造の一部を概略的に示している。
同図（ａ）中のＢ−Ｂ線に沿う素子領域（ＳＤＧ領域）
を含む断面構造の一部、Ｃ−Ｃ線に沿うセルキャパシタ
を含む断面構造の一部を概略的に示している。
【００２１】図１（ａ）乃至（ｃ）に示す構造は、図５
（ａ）乃至（ｃ）に示した構造と比べて、（１）ビット
線ＢＬが第１の層間絶縁膜１１に埋め込み形成されてい
る点、（２）第１の層間絶縁膜１１上に二層の層間絶縁
膜（第２の層間絶縁膜１２および第３の層間絶縁膜１
３）が形成されている、つまり、セルトランジスタのソ
ース領域５５上に三層の層間絶縁膜（第１の層間絶縁膜
１１、第２の層間絶縁膜１２および第３の層間絶縁膜１
３）が形成されており、上記三層の層間絶縁膜を通して
コンタクトホールが開孔されている点、（３）第２の層
間絶縁膜１２には下方が狭くなるテーパ状のコンタクト
ホールが形成されている点が異なり、その他は同じであ
るので図５（ａ）乃至（ｃ）中と同一符号を付してい
る。
（ａ）乃至（ｃ）に示した構造と比べて、（１）ビット
線ＢＬが第１の層間絶縁膜１１に埋め込み形成されてい
る点、（２）第１の層間絶縁膜１１上に二層の層間絶縁
膜（第２の層間絶縁膜１２および第３の層間絶縁膜１
３）が形成されている、つまり、セルトランジスタのソ
ース領域５５上に三層の層間絶縁膜（第１の層間絶縁膜
１１、第２の層間絶縁膜１２および第３の層間絶縁膜１
３）が形成されており、上記三層の層間絶縁膜を通して
コンタクトホールが開孔されている点、（３）第２の層
間絶縁膜１２には下方が狭くなるテーパ状のコンタクト
ホールが形成されている点が異なり、その他は同じであ
るので図５（ａ）乃至（ｃ）中と同一符号を付してい
る。
【００２２】なお、前記第１の層間絶縁膜１１および第
３の層間絶縁膜１３は、第２の層間絶縁膜１２に対して
高選択比ＲＩＥエッチングが可能な材料が用いられてい
る。例えば第１の層間絶縁膜１１および第３の層間絶縁
膜１３として、酸化シリコン膜あるいはシリケートガラ
ス膜が用いられており、第２の層間絶縁膜１２として窒
化シリコン膜が用いられている。
３の層間絶縁膜１３は、第２の層間絶縁膜１２に対して
高選択比ＲＩＥエッチングが可能な材料が用いられてい
る。例えば第１の層間絶縁膜１１および第３の層間絶縁
膜１３として、酸化シリコン膜あるいはシリケートガラ
ス膜が用いられており、第２の層間絶縁膜１２として窒
化シリコン膜が用いられている。
【００２３】即ち、図１（ａ）乃至（ｃ）において、半
導体基板（例えばシリコン基板）５０の表層部あるいは
半導体層上に形成された複数個の素子領域は、それぞれ
ビット線形成方向に対して斜めに交差する方向および平
行な方向に所定の長さおよび幅を持ち、平面的にみて行
列状の配置で形成されている。なお、５１は素子分離領
域である。
導体基板（例えばシリコン基板）５０の表層部あるいは
半導体層上に形成された複数個の素子領域は、それぞれ
ビット線形成方向に対して斜めに交差する方向および平
行な方向に所定の長さおよび幅を持ち、平面的にみて行
列状の配置で形成されている。なお、５１は素子分離領
域である。
【００２４】上記各素子領域は、中央部から一端側の領
域に１個のセルのＭＯＳトランジスタを構成する第１の
ドレイン・チャネル・ソース領域が形成されており、上
記中央部から他端側の領域に別の１個のセルのＭＯＳト
ランジスタを構成する第２のドレイン・チャネル・ソー
ス領域が形成されており、上記中央部は上記２個のＭＯ
Ｓトランジスタに共通のドレイン領域５４となってい
る。
域に１個のセルのＭＯＳトランジスタを構成する第１の
ドレイン・チャネル・ソース領域が形成されており、上
記中央部から他端側の領域に別の１個のセルのＭＯＳト
ランジスタを構成する第２のドレイン・チャネル・ソー
ス領域が形成されており、上記中央部は上記２個のＭＯ
Ｓトランジスタに共通のドレイン領域５４となってい
る。
【００２５】そして、同一行の複数個のＭＯＳトランジ
スタの各中央部（チャネル領域５４）上にゲート絶縁膜
５２を介して、かつ、上記各中央部上を通るようにワー
ド線ＷＬ（図中、ＭＯＳトランジスタのゲート電極部を
記号Ｇで示す。）が形成されている。この場合、ワード
線ＷＬ群は、等間隔でほぼ平行に形成されている。
スタの各中央部（チャネル領域５４）上にゲート絶縁膜
５２を介して、かつ、上記各中央部上を通るようにワー
ド線ＷＬ（図中、ＭＯＳトランジスタのゲート電極部を
記号Ｇで示す。）が形成されている。この場合、ワード
線ＷＬ群は、等間隔でほぼ平行に形成されている。
【００２６】さらに、上記ワード線ＷＬ群上に第１の層
間絶縁膜１１が形成されており、上記第１の層間絶縁膜
１１には前記ワード線ＷＬ群の形成方向とは直交する方
向にビット線ＢＬ群が埋め込み形成されており、各ビッ
ト線ＢＬはそれぞれ同一列の複数個の素子領域の各中央
部の不純物拡散領域（ドレイン領域）５４にコンタクト
するように形成されている。
間絶縁膜１１が形成されており、上記第１の層間絶縁膜
１１には前記ワード線ＷＬ群の形成方向とは直交する方
向にビット線ＢＬ群が埋め込み形成されており、各ビッ
ト線ＢＬはそれぞれ同一列の複数個の素子領域の各中央
部の不純物拡散領域（ドレイン領域）５４にコンタクト
するように形成されている。
【００２７】さらに、上記第１の層間絶縁膜１１上に第
２の層間絶縁膜１２および第３の層間絶縁膜１３が順に
堆積形成されており、上記第１の層間絶縁膜１１〜第３
の層間絶縁膜１３には、前記素子領域の両端部の不純物
拡散領域（セルトランジスタのソース領域）５５上に対
応してストレージノード用のコンタクトホールが開孔さ
れている。
２の層間絶縁膜１２および第３の層間絶縁膜１３が順に
堆積形成されており、上記第１の層間絶縁膜１１〜第３
の層間絶縁膜１３には、前記素子領域の両端部の不純物
拡散領域（セルトランジスタのソース領域）５５上に対
応してストレージノード用のコンタクトホールが開孔さ
れている。
【００２８】そして、このようにセル毎に開孔されたス
トレージノード用のコンタクトホールを通してスタック
構造のセルキャパシタのキャパシタ電極５６（電荷蓄積
部、セルのストレージノード）がソース領域５５にコン
タクトされており、キャパシタ電極５６はセルのゲート
電極Ｇ上方を覆うように、かつ、隣接するビット線ＢＬ
相互間に形成されている。そして、上記セル毎のキャパ
シタ電極５６上にキャパシタ絶縁膜５８を介してキャパ
シタプレート電極５９が形成されている。
トレージノード用のコンタクトホールを通してスタック
構造のセルキャパシタのキャパシタ電極５６（電荷蓄積
部、セルのストレージノード）がソース領域５５にコン
タクトされており、キャパシタ電極５６はセルのゲート
電極Ｇ上方を覆うように、かつ、隣接するビット線ＢＬ
相互間に形成されている。そして、上記セル毎のキャパ
シタ電極５６上にキャパシタ絶縁膜５８を介してキャパ
シタプレート電極５９が形成されている。
【００２９】図２乃至図４は、図１（ａ）乃至（ｃ）に
示したセルの製造工程の一例におけるウエハー断面の一
部を示している。次に、図１乃至図４を参照しながらセ
ルの製造工程を説明する。
示したセルの製造工程の一例におけるウエハー断面の一
部を示している。次に、図１乃至図４を参照しながらセ
ルの製造工程を説明する。
【００３０】まず、図１（ｂ）、（ｃ）に示したよう
に、通常のＤＲＡＭセルの形成工程と同様な工程によ
り、半導体基板（例えばシリコン基板）５０上にセルの
ＭＯＳトランジスタのアレイを形成する。ここで、５１
は基板表層部に選択的に形成された素子分離領域、５４
および５５は選択的に基板表層部の素子形成領域に形成
された基板とは逆導電型の不純物拡散層からなるドレイ
ン領域およびソース領域、５２はドレイン・ソース間の
チャネル領域上の基板表面に形成されたＭＯＳトランジ
スタ用のゲート絶縁膜、Ｇはゲート絶縁膜５２上に形成
されたＭＯＳトランジスタ用のゲート電極（ワード線Ｗ
Ｌの一部）である。
に、通常のＤＲＡＭセルの形成工程と同様な工程によ
り、半導体基板（例えばシリコン基板）５０上にセルの
ＭＯＳトランジスタのアレイを形成する。ここで、５１
は基板表層部に選択的に形成された素子分離領域、５４
および５５は選択的に基板表層部の素子形成領域に形成
された基板とは逆導電型の不純物拡散層からなるドレイ
ン領域およびソース領域、５２はドレイン・ソース間の
チャネル領域上の基板表面に形成されたＭＯＳトランジ
スタ用のゲート絶縁膜、Ｇはゲート絶縁膜５２上に形成
されたＭＯＳトランジスタ用のゲート電極（ワード線Ｗ
Ｌの一部）である。
【００３１】次に、ゲート電極Ｇ上を含む基板上に第１
層間絶縁膜（例えばＢＰＳＧ膜）１１を堆積形成し、上
記ＢＰＳＧ膜１１にフォトレジスト（図示せず）を塗布
し、リソグラフィ法を用いて上記ＢＰＳＧ膜１１にビッ
ト線用の複数本の溝１１ａを所定の間隔で形成する。そ
して、前記ドレイン領域２７上に対応して前記ＢＰＳＧ
膜１１にビット線用のコンタクトホール（図示せず）を
形成する。
層間絶縁膜（例えばＢＰＳＧ膜）１１を堆積形成し、上
記ＢＰＳＧ膜１１にフォトレジスト（図示せず）を塗布
し、リソグラフィ法を用いて上記ＢＰＳＧ膜１１にビッ
ト線用の複数本の溝１１ａを所定の間隔で形成する。そ
して、前記ドレイン領域２７上に対応して前記ＢＰＳＧ
膜１１にビット線用のコンタクトホール（図示せず）を
形成する。
【００３２】次に、図２（ａ）に示すように、前記ＢＰ
ＳＧ膜１１上に導電膜（例えばＷ）１４を堆積形成する
ことにより、前記複数本の溝１１ａおよびビット線用の
コンタクトホールに導電膜１４を埋め込み充填する。
ＳＧ膜１１上に導電膜（例えばＷ）１４を堆積形成する
ことにより、前記複数本の溝１１ａおよびビット線用の
コンタクトホールに導電膜１４を埋め込み充填する。
【００３３】次に、図２（ｂ）に示すように、前記ＢＰ
ＳＧ膜１１上の導電膜１４を化学機械研磨（ＣＭＰ）法
により削り、表面を平坦化する。これにより、前記ＢＰ
ＳＧ膜１１に所定の間隔で隣接した複数本のビット線Ｂ
Ｌが埋め込み形成される。
ＳＧ膜１１上の導電膜１４を化学機械研磨（ＣＭＰ）法
により削り、表面を平坦化する。これにより、前記ＢＰ
ＳＧ膜１１に所定の間隔で隣接した複数本のビット線Ｂ
Ｌが埋め込み形成される。
【００３４】次に、図２（ｃ）に示すように、上記ビッ
ト線ＢＬ上を含むＢＰＳＧ膜１１上に第２層間絶縁膜
（例えば窒化シリコン膜；ＳｉＮ膜）１２および第３層
間絶縁膜（例えばＢＰＳＧ膜）１３を順次堆積形成す
る。
ト線ＢＬ上を含むＢＰＳＧ膜１１上に第２層間絶縁膜
（例えば窒化シリコン膜；ＳｉＮ膜）１２および第３層
間絶縁膜（例えばＢＰＳＧ膜）１３を順次堆積形成す
る。
【００３５】次に、図３（ａ）に示すように、上層側の
ＢＰＳＧ膜１３上にフォトレジスト１５を塗布し、リソ
グラフィ法を用いて上記フォトレジスト１５にキャパシ
タプラグ用のコンタクトホールパターン１５ａを転写形
成する。
ＢＰＳＧ膜１３上にフォトレジスト１５を塗布し、リソ
グラフィ法を用いて上記フォトレジスト１５にキャパシ
タプラグ用のコンタクトホールパターン１５ａを転写形
成する。
【００３６】次に、図３（ｂ）に示すように、テーパＲ
ＩＥ（反応性イオンエッチング）法を用いて、前記フォ
トレジスト１５をマスクとして前記ＢＰＳＧ膜１３をテ
ーパエッチングし、前記ＢＰＳＧ膜１３にテーパ状のコ
ンタクトホール（縦断面の側壁傾斜が７５°程度で下方
が狭くなるコンタクトホール）１３ａを形成する。
ＩＥ（反応性イオンエッチング）法を用いて、前記フォ
トレジスト１５をマスクとして前記ＢＰＳＧ膜１３をテ
ーパエッチングし、前記ＢＰＳＧ膜１３にテーパ状のコ
ンタクトホール（縦断面の側壁傾斜が７５°程度で下方
が狭くなるコンタクトホール）１３ａを形成する。
【００３７】次に、図４（ａ）に示すように、ＲＩＥ法
を用いて、前記ＢＰＳＧ膜１３をマスクとして前記Ｓｉ
Ｎ膜１２をエッチングし、前記ＳｉＮ膜１２にストレー
ト状のコンタクトホール１２ａを形成する。
を用いて、前記ＢＰＳＧ膜１３をマスクとして前記Ｓｉ
Ｎ膜１２をエッチングし、前記ＳｉＮ膜１２にストレー
ト状のコンタクトホール１２ａを形成する。
【００３８】次に、図４（ｂ）に示すように、高選択比
ＲＩＥ法を用いて、前記ＳｉＮ膜１２に対して選択比が
高い条件で下層側のＢＰＳＧ膜１１をエッチングし、上
記ＢＰＳＧ膜１１に前記ソース領域５５上に対応してス
トレート状のコンタクトホール１１ａを形成する。この
場合、上層のＢＰＳＧ膜１３のコンタクトホール１３ａ
の側壁面はストレート状になり、前記ＳｉＮ膜１２のコ
ンタクトホール１２ａの側壁面は下方が狭くなるテーパ
状になる。
ＲＩＥ法を用いて、前記ＳｉＮ膜１２に対して選択比が
高い条件で下層側のＢＰＳＧ膜１１をエッチングし、上
記ＢＰＳＧ膜１１に前記ソース領域５５上に対応してス
トレート状のコンタクトホール１１ａを形成する。この
場合、上層のＢＰＳＧ膜１３のコンタクトホール１３ａ
の側壁面はストレート状になり、前記ＳｉＮ膜１２のコ
ンタクトホール１２ａの側壁面は下方が狭くなるテーパ
状になる。
【００３９】次に、前記上層側のＢＰＳＧ膜１３上のフ
ォトレジスト１５を除去した後、前記キャパシタプラグ
用のコンタクトホールに導電性プラグ（タングステンあ
るいは導電性ポリシリコン）５を埋め込む。この際、上
記導電性プラグ５からソース領域用の不純物拡散層２７
への拡散を防止するために、予めコンタクトホール内壁
にバリアメタルとしてＴｉ／ＴｉＮ積層膜を形成してお
くようにしてもよい。
ォトレジスト１５を除去した後、前記キャパシタプラグ
用のコンタクトホールに導電性プラグ（タングステンあ
るいは導電性ポリシリコン）５を埋め込む。この際、上
記導電性プラグ５からソース領域用の不純物拡散層２７
への拡散を防止するために、予めコンタクトホール内壁
にバリアメタルとしてＴｉ／ＴｉＮ積層膜を形成してお
くようにしてもよい。
【００４０】次にキャパシタ電極形成用の導電膜を形成
し、この導電膜上にフォトレジスト（図示せず）を形成
した後、通常のフォト・リソグラフィ技術を使用し、前
記導電膜を図１（ｂ）、（ｃ）に示したようにキャパシ
タ電極５６の形状（方形）にパターニングする。
し、この導電膜上にフォトレジスト（図示せず）を形成
した後、通常のフォト・リソグラフィ技術を使用し、前
記導電膜を図１（ｂ）、（ｃ）に示したようにキャパシ
タ電極５６の形状（方形）にパターニングする。
【００４１】次に、キャパシタ絶縁膜形成用の絶縁膜
（例えばＳｉＯ2 膜、ＳｉＯ2 ／ＳｉＮ積層膜、ＴａＯ
5 膜）５８、キャパシタプレート電極形成用の第２導電
膜を順次形成した後、通常のフォト・リソグラフィ技術
を使用し、前記導電膜をキャパシタプレート電極５９の
形状にパターニングする。
（例えばＳｉＯ2 膜、ＳｉＯ2 ／ＳｉＮ積層膜、ＴａＯ
5 膜）５８、キャパシタプレート電極形成用の第２導電
膜を順次形成した後、通常のフォト・リソグラフィ技術
を使用し、前記導電膜をキャパシタプレート電極５９の
形状にパターニングする。
【００４２】上記したような実施の形態によれば、スト
レージノード用の微細なコンタクトホールを開孔する
際、三層の絶縁膜の最上層の絶縁膜１３に下方が狭くな
るテーパ状のコンタクトホール１３ａを開孔した後、中
層の絶縁膜１２および下層の絶縁膜１１には上記テーパ
状のコンタクトホール１３ａの底部に連なるコンタクト
ホール１２ａ、１１ａを開孔するので、ストレート状の
コンタクトホール１２ａ、１１ａと隣接するビット線Ｂ
Ｌとの間の寸法（ａ1 またはａ2 ）分だけパターン合わ
せ余裕を確保することが容易になる。
レージノード用の微細なコンタクトホールを開孔する
際、三層の絶縁膜の最上層の絶縁膜１３に下方が狭くな
るテーパ状のコンタクトホール１３ａを開孔した後、中
層の絶縁膜１２および下層の絶縁膜１１には上記テーパ
状のコンタクトホール１３ａの底部に連なるコンタクト
ホール１２ａ、１１ａを開孔するので、ストレート状の
コンタクトホール１２ａ、１１ａと隣接するビット線Ｂ
Ｌとの間の寸法（ａ1 またはａ2 ）分だけパターン合わ
せ余裕を確保することが容易になる。
【００４３】従って、従来の製造方法と比べて特殊な工
程を追加することなく、最小間隔で配置されたビット線
間にコンタクトホールを形成することができるので、ス
トレージノードコンタクトとビット線とのパターン合わ
せ余裕を必要以上に持たせる必要がなくなり、低い製造
コスト、高い製造歩留りで微細コンタクトホールを形成
でき、セルキャパシタの高集積化が可能になるので、単
位セル当りの面積の縮小化（セルの微細化）が可能にな
る。
程を追加することなく、最小間隔で配置されたビット線
間にコンタクトホールを形成することができるので、ス
トレージノードコンタクトとビット線とのパターン合わ
せ余裕を必要以上に持たせる必要がなくなり、低い製造
コスト、高い製造歩留りで微細コンタクトホールを形成
でき、セルキャパシタの高集積化が可能になるので、単
位セル当りの面積の縮小化（セルの微細化）が可能にな
る。
【００４４】なお、前記セルの素子領域は、上記実施例
のような半導体基板上に直接に形成される場合に限ら
ず、ＳＯＩ（シリコン・オン・インシュレータ）基板上
の半導体層上に形成してもよい。
のような半導体基板上に直接に形成される場合に限ら
ず、ＳＯＩ（シリコン・オン・インシュレータ）基板上
の半導体層上に形成してもよい。
【００４５】
【発明の効果】上述したように本発明の半導体装置の製
造方法によれば、微細コンタクトホールとその近傍の素
子や配線などとのパターン合わせ余裕を確保することが
容易になり、低い製造コスト、高い製造歩留りで微細コ
ンタクトホールを形成できる。そして、ＤＲＡＭの製造
に適用した場合には、ストレージノードコンタクトとビ
ット線とのパターン合わせ余裕を十分に確保でき、上記
パターン合わせ余裕を必要以上に持たせる必要がなくな
り、セルキャパシタの高集積化が可能になる。
造方法によれば、微細コンタクトホールとその近傍の素
子や配線などとのパターン合わせ余裕を確保することが
容易になり、低い製造コスト、高い製造歩留りで微細コ
ンタクトホールを形成できる。そして、ＤＲＡＭの製造
に適用した場合には、ストレージノードコンタクトとビ
ット線とのパターン合わせ余裕を十分に確保でき、上記
パターン合わせ余裕を必要以上に持たせる必要がなくな
り、セルキャパシタの高集積化が可能になる。
【図１】 本発明の第１の実施の形態に係るＤＲＡＭに
おけるセルアレイの一部の平面パターンおよび断面構造
の一部を示す図。
おけるセルアレイの一部の平面パターンおよび断面構造
の一部を示す図。
【図２】 図１に示したセルの製造方法の一例に係る製
造工程におけるウエハー断面の一部を示す断面図。
造工程におけるウエハー断面の一部を示す断面図。
【図３】 図２の工程に続く工程の断面図。
【図４】 図３の工程に続く工程の断面図。
【図５】 スタックキャパシタ型セルとビット線先作り
方式を採用した従来の大容量ＤＲＡＭにおけるメモリセ
ルアレイの平面パターンの一部の平面パターンおよび断
面構造の一部を示す図。
方式を採用した従来の大容量ＤＲＡＭにおけるメモリセ
ルアレイの平面パターンの一部の平面パターンおよび断
面構造の一部を示す図。
【図６】 スタックキャパシタ型セルとビット線先作り
方式を採用したＤＲＡＭの製造に際してストレージノー
ドコンタクトをビット線に対して自己整合的に形成する
方法の一例を示す断面図。
方式を採用したＤＲＡＭの製造に際してストレージノー
ドコンタクトをビット線に対して自己整合的に形成する
方法の一例を示す断面図。
１１…第１の層間絶縁膜、１１ａ…コンタクトホール、
１２…第２の層間絶縁膜、１２ａ…コンタクトホール、
１３…第３の層間絶縁膜、１３ａ…コンタクトホール、
１４…導電膜、１５…フォトレジスト膜、１５ａ…コン
タクトホールパターン、５０…半導体基板、５１…素子
分離領域、５２…ゲート絶縁膜、５６…キャパシタ電
極、５８…キャパシタ絶縁膜、５９…キャパシタプレー
ト電極、ＳＤＧ…活性領域、ＢＬ…ビット線、ＷＬ…ワ
ード線、Ｇ…ゲート電極部、ＢＣ…ビット線コンタクト
領域、ＳＣ…ストレージノードコンタクト領域。
１２…第２の層間絶縁膜、１２ａ…コンタクトホール、
１３…第３の層間絶縁膜、１３ａ…コンタクトホール、
１４…導電膜、１５…フォトレジスト膜、１５ａ…コン
タクトホールパターン、５０…半導体基板、５１…素子
分離領域、５２…ゲート絶縁膜、５６…キャパシタ電
極、５８…キャパシタ絶縁膜、５９…キャパシタプレー
ト電極、ＳＤＧ…活性領域、ＢＬ…ビット線、ＷＬ…ワ
ード線、Ｇ…ゲート電極部、ＢＣ…ビット線コンタクト
領域、ＳＣ…ストレージノードコンタクト領域。
Claims (7)
- 【請求項１】 半導体領域上に第１絶縁膜を形成する工
程と、前記第１絶縁膜上に第２絶縁膜を形成する工程
と、前記第２絶縁膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上にフォトレジスト膜を形成し、前記フ
ォトレジスト膜に所定のコンタクトホールパターンを転
写する工程と、前記フォトレジスト膜をマスクとして前
記第３絶縁膜をテーパエッチングする工程と、前記第３
絶縁膜をマスクとして前記第２絶縁膜をエッチングする
工程と、前記第２絶縁膜に対して高い選択比を有する条
件で前記第１絶縁膜をエッチングして第１絶縁膜にコン
タクトホールを形成する工程とを具備することを特徴と
する半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、前記第１絶縁膜を形成した後で前記第２絶縁膜
を形成する前に、前記第１絶縁膜に所定の間隔で隣接し
た複数本の配線層を埋め込み形成する工程をさらに具備
することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項３記載の半導体装置の製造方法に
おいて、前記第２絶縁膜を形成する前に、前記配線層を
埋め込み後の第１絶縁膜の表面を平坦化する工程をさら
に具備することを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、前記複数本の配線層を埋め込み形成する工程
は、前記第１絶縁膜に複数本の溝を所定の間隔で形成す
る工程と、前記第１絶縁膜上に導電膜を堆積し、前記溝
内を充填する工程と、前記導電膜を化学機械研磨法によ
り削る工程とを具備することを特徴とする半導体装置の
製造方法。 - 【請求項５】 請求項３記載の半導体装置の製造方法に
おいて、前記複数本の配線層は、配線パターン設計基準
の最小間隔に設定された配線間隔で隣接しており、前記
フォトレジスト膜に転写されたコンタクトホールパター
ンは前記配線間隔の上方部に位置することを特徴とする
半導体装置の製造方法。 - 【請求項６】 請求項１乃至５のいずれか１項に記載の
半導体装置の製造方法において、前記第１絶縁膜および
第３絶縁膜は酸化シリコン膜あるいはシリケートガラス
膜であり、前記第２絶縁膜は窒化シリコン膜であること
を特徴とする半導体装置の製造方法。 - 【請求項７】 半導体基板の表層部あるいは半導体層に
おいて平面的にみてビット線形成方向に対して斜めに交
差する方向および平行な方向にそれぞれＭＯＳトランジ
スタを構成する２個のドレイン・チャネル・ソース領域
が直線状に形成されるとともに中央部に共通のドレイン
領域を有する複数個の活性領域を行列状に配置形成して
セルアレイ領域を形成する工程と、前記セルアレイ領域
のそれぞれ同一行の複数個の活性領域における各ＭＯＳ
トランジスタのチャネル領域上にゲート絶縁膜を介して
形成されたゲート電極部を有する複数本のワード線を互
いに平行な方向に形成する工程と、前記ワード線上に第
１の層間絶縁膜を形成する工程と、前記セルアレイ領域
のそれぞれ同一列の複数個の活性領域における共通のド
レイン領域にコンタクトする複数本のビット線を互いに
平行な方向で前記第１の層間絶縁膜に埋め込み形成する
工程と、前記ビット線上および前記第１の層間絶縁膜上
に第２の層間絶縁膜を形成する工程と、前記第２の層間
絶縁膜上に第３の層間絶縁膜を形成する工程と、前記第
３の層間絶縁膜上にフォトレジスト膜を形成し、前記フ
ォトレジスト膜に所定のコンタクトホールパターンを転
写する工程と、前記フォトレジスト膜をマスクとして前
記第３の層間絶縁膜をテーパエッチングする工程と、前
記第３の層間絶縁膜をマスクとして前記第２の層間絶縁
膜をエッチングする工程と、前記第２の層間絶縁膜に対
して高い選択比を有する条件で前記第１の層間絶縁膜を
エッチングして第１の層間絶縁膜の前記ソース領域上に
対応する部分にストレージノード用のコンタクトホール
を開孔する工程とを具備することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24000095A JP3305932B2 (ja) | 1995-09-19 | 1995-09-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24000095A JP3305932B2 (ja) | 1995-09-19 | 1995-09-19 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982664A true JPH0982664A (ja) | 1997-03-28 |
| JP3305932B2 JP3305932B2 (ja) | 2002-07-24 |
Family
ID=17052979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24000095A Expired - Fee Related JP3305932B2 (ja) | 1995-09-19 | 1995-09-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3305932B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403357B1 (ko) * | 1997-12-16 | 2003-12-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2005079576A (ja) * | 2003-09-01 | 2005-03-24 | Samsung Electronics Co Ltd | 半導体装置及びこれの製造方法 |
| WO2006029957A1 (de) * | 2004-09-15 | 2006-03-23 | Infineon Technologies Ag | Integrierte schaltungsanordnung mit vias, die zwei abschnitte haben, und herstellungsverfahren |
| KR100620710B1 (ko) * | 2004-12-24 | 2006-09-13 | 동부일렉트로닉스 주식회사 | 내벽이 경사 구조를 갖는 접속 구멍 및 그 제조 방법 |
| JP2016510515A (ja) * | 2013-02-08 | 2016-04-07 | 日本テキサス・インスツルメンツ株式会社 | 金属コンタクト開口を形成する方法 |
-
1995
- 1995-09-19 JP JP24000095A patent/JP3305932B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403357B1 (ko) * | 1997-12-16 | 2003-12-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2005079576A (ja) * | 2003-09-01 | 2005-03-24 | Samsung Electronics Co Ltd | 半導体装置及びこれの製造方法 |
| WO2006029957A1 (de) * | 2004-09-15 | 2006-03-23 | Infineon Technologies Ag | Integrierte schaltungsanordnung mit vias, die zwei abschnitte haben, und herstellungsverfahren |
| US8273658B2 (en) | 2004-09-15 | 2012-09-25 | Infineon Technologies Ag | Integrated circuit arrangement including vias having two sections, and method for producing the same |
| KR100620710B1 (ko) * | 2004-12-24 | 2006-09-13 | 동부일렉트로닉스 주식회사 | 내벽이 경사 구조를 갖는 접속 구멍 및 그 제조 방법 |
| JP2016510515A (ja) * | 2013-02-08 | 2016-04-07 | 日本テキサス・インスツルメンツ株式会社 | 金属コンタクト開口を形成する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3305932B2 (ja) | 2002-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5571730A (en) | Semiconductor device having vertical metal oxide semiconductors and a method for manufacturing the same | |
| US7183603B2 (en) | Semiconductor device including square type storage node and method of manufacturing the same | |
| KR100375428B1 (ko) | 반도체기억장치 및 그 제조방법 | |
| US7042040B2 (en) | Semiconductor device and method for manufacturing the same | |
| US8283714B2 (en) | Semiconductor memory device having vertical channel transistor and method for fabricating the same | |
| JP3532325B2 (ja) | 半導体記憶装置 | |
| JP3810863B2 (ja) | 高集積ｄｒａｍ素子及びその製造方法 | |
| US8164129B2 (en) | Semiconductor device enabling further microfabrication | |
| US6573545B2 (en) | Semiconductor memory device for eliminating floating body effect and method of fabricating the same | |
| US6573551B1 (en) | Semiconductor memory device having self-aligned contact and fabricating method thereof | |
| US20050224895A1 (en) | Semiconductor memory device and manufacturing method thereof | |
| US6268243B1 (en) | Method for fabricating dynamic random access memory cells | |
| CN111199975A (zh) | 半导体装置 | |
| WO1998028795A1 (fr) | Dispositif memoire a semi-conducteur et procede de fabrication associe | |
| US20140030865A1 (en) | Method of manufacturing semiconductor device having cylindrical lower capacitor electrode | |
| US8999827B2 (en) | Semiconductor device manufacturing method | |
| US5914510A (en) | Semiconductor memory device and method of manufacturing the same | |
| US20010041404A1 (en) | Semiconductor memory device and method of fabricating the same | |
| JPH10163452A (ja) | 半導体記憶装置及びその製造方法 | |
| KR100195214B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| KR100246692B1 (ko) | 매립 배선층을 갖는 반도체 장치 및 그 제조 방법 | |
| JP3305932B2 (ja) | 半導体装置およびその製造方法 | |
| US5953247A (en) | Dram with dummy word lines | |
| JP3420522B2 (ja) | 半導体装置およびその製造方法 | |
| JP3204215B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090510 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090510 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100510 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |