WO2006029957A1 - Integrierte schaltungsanordnung mit vias, die zwei abschnitte haben, und herstellungsverfahren - Google Patents

Integrierte schaltungsanordnung mit vias, die zwei abschnitte haben, und herstellungsverfahren Download PDF

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WO2006029957A1
WO2006029957A1 PCT/EP2005/054184 EP2005054184W WO2006029957A1 WO 2006029957 A1 WO2006029957 A1 WO 2006029957A1 EP 2005054184 W EP2005054184 W EP 2005054184W WO 2006029957 A1 WO2006029957 A1 WO 2006029957A1
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conductive structure
integrated circuit
vertical
circuit arrangement
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PCT/EP2005/054184
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Klaus Goller
Jakob Kriz
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Infineon Technologies Ag
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Definitions

  • the invention relates to an integrated circuit arrangement which contains a component layer in which a plurality of electronic components are arranged.
  • active electronic components are arranged in a semiconductor substrate.
  • the active components are arranged, for example, on an SOI substrate (Silicon On Insulator).
  • the integrated circuit also includes one of the component layers near the first conductive pattern.
  • This guide structure is, for example, part of a trackway layer in which many tracks are arranged. If the interconnects are produced by a damascene method, the baffles of a interconnect layer lie between the planar polishing surfaces of successive polishing steps. However, also produced by other manufacturing processes track layers are used.
  • the integrated circuit arrangement also includes a second conductive structure located farther away from the component layer than the first conductive pattern. Also, the second conductive structure is usually part of a track layer in which a plurality of interconnects is arranged, which has been produced simultaneously.
  • the integrated circuit arrangement also contains a vertical conductive structure, one end of which is arranged on the first conductive structure and whose other end is arranged on the second conductive structure.
  • the vertical conductive structures are referred to as contact, if the first conductive structure is arranged in a semiconductor substrate or consists of polycrystalline silicon. Passes the first lead structure whereas it is made of a metal, the vertical conductive structure is called a via.
  • the vertical conductive structure contains a first section, which is close to the first conductive structure, and a second section, which is near the second conductive structure, wherein the respective other section is referred to in the illustration of removal.
  • the first section of the vertical conductive structure is thus closer to the first conductive structure than the second section of the vertical conductive structure.
  • the invention is based on the consideration that due to the decreasing minimum structure width measures must be taken to enable a reliable filling of the vertical guide structure. In the invention, this is
  • the second section tapers with decreasing distance to the component layer and that the first section of the vertical guide structure does not taper or diminish with decreasing distance to the component layer than the second section of the vertical guide structure.
  • a small minimum structure width at the bottom of the vertical guide structure can be taken into account.
  • the vertical guide structure is widened so that filling, for example with a metal, is facilitated.
  • the guide structure can be filled with the aid of two metal deposits, wherein only the first metal deposition has a comparatively high deposition temperature.
  • the second deposition can be carried out at considerably lower deposition temperatures than the first deposition temperature.
  • the temperature required for filling the vertical conductive structure decreases. turbudget.
  • metal deposition at comparatively moderate temperatures offers the advantage that the grain size of the forming grains is comparatively small, so that structural edges are mapped in a conforming manner. This makes it possible, for example, to recognize alignment marks well.
  • the region there is an intermediate region, for example an edge, between the first section of the vertical guide structure and the second section of the vertical guide structure.
  • the region preferably lies at the boundary between the first section and the second section of the vertical conductive structure.
  • a dielectric layer which is referred to below as Hartmasken ⁇ layer.
  • the hard mask layer has another material composition as a dielectric layer that encloses the second portion of the vertical conductive structure.
  • the hard mask layer makes it possible to precisely define the position or length of the first section and the second section in the vertical direction.
  • the integrated circuit arrangement can fulfill narrow specifications, for example with regard to the transit time for the signal transmission in the conductive structures.
  • the hard mask layer makes it possible to produce the inventive vertical conductive structure with only one lithographic step.
  • the two sections are formed by using at least two different etching processes in a different manner, in particular with respect to the angle of inclination of the side walls.
  • the hard mask layer has a different material composition than a dielectric layer, which is arranged at a location of the vertical conductive structure which has the same distance to the region as to a side of the first conductive structure facing away from the component layer. This makes it possible to thinly extend the hard mask layer in comparison to the depth of the vertical conductive structure. After breaking the hard mask layer leaves Create a recess for the first portion of the vertical guide structure in a simple manner.
  • the upper, second section is seen in the vertical direction longer than the lower, first section, so that the lower section well with a "hot” deposition process and the upper section due to its long sloping sidewalls well with a " cold "deposition process can be filled.
  • the vertical guide structure has no further sections except for the first section and the second section. In spite of its division into two sections, the vertical guide structure is thus simple in construction and easy to manufacture.
  • the outline of all cross sections through the vertical guide structure in Ebe ⁇ NEN, which are parallel to the component layer, apart from the size of the outline is the same.
  • the outlines are along circles or squares.
  • the radius of the circles or the side length of the squares increases with increasing distance to the component layer, see, for example, FIG. 1, reference numeral 12.
  • the identical contour curves, apart from the size, are based on the use of only one lithograph ⁇ process for producing the vertical guide structure protest ⁇ out.
  • the first conductive structure has been produced using a different lithographic method than the vertical conductive structure. For this reason, the contours of both conductive structures also differ, and not only in terms of size. Also, the second conductive structure was made by a different lithographic process than the vertical guiding structure, so that here too the outlines do not differ only in terms of size.
  • the first guide structure contains at least 80 atomic percent copper. Copper offers a high current carrying capacity even with small minimum structural dimensions.
  • the vertical conductive structure and the second conductive structure contain at least 80 atomic percent aluminum. Aluminum has the advantage that it is easy to bond and therefore very well suited for the top metallization layer.
  • the first guide structure and the second guide structure are interconnects which serve for lateral current transport.
  • the vertical conductive structure is a via, which essentially serves for vertical current transport.
  • the invention also relates to a method for producing an integrated circuit arrangement, in particular the circuit arrangement according to the invention or one of its developments.
  • the above-mentioned technical effects also apply to the process.
  • FIG. 1 to 4 show production steps in the production of an integrated circuit arrangement.
  • FIGS. 1 to 4 show cross sections through the longitudinal axis of a vias to be produced in an integrated circuit arrangement 10.
  • a component layer 12 has already been produced, in which a multiplicity of active electronic semiconductor components are arranged, for example bipolar transistors, field effect transistors and / or diodes.
  • active electronic semiconductor components for example bipolar transistors, field effect transistors and / or diodes.
  • semiconductor material for example, single-crystal silicon is used.
  • the cross-sectional Level of the cross sections shown in Figures 1 to 4 is at an angle of 90 degrees to the component layer 12th
  • the interconnect layer 20 is the first metallization layer.
  • the interconnect layer 20 contains a plurality of interconnects, of which in FIG. 1 a interconnect 22 is shown.
  • the Leit ⁇ tracks of the interconnect layer 20 lie in a plane and are made of copper, which istientbet ⁇ tet in a sheath or liner layer, for example in a titanium nitride layer or a tantalum nitride layer.
  • a dielectric 24 is arranged, for example, silicon dioxide or a dielectric having a relative dielectric constant of less than 3.9.
  • the Leit ⁇ web layer 20 is prepared for example with a dual or with a single Damascene process.
  • a via layer 30 Adjacent to the interconnect layer 20, a via layer 30 is produced, the following layers being deposited in the following sequence: a barrier layer 32 having a layer thickness in the range of 50 nm to 100 nm, in the exemplary embodiment having a layer thickness of 50 nm,
  • the barrier layer 32 is made of an electrically non-conductive material, the one
  • Diffusion barrier for copper atoms is, for example, from Silizium ⁇ nitride.
  • the dielectric layer 34 consists, for example, of silicon dioxide or a metal oxide. material with a relative dielectric constant smaller than 3.9.
  • the layer thickness of the hard mask layer 36 is 100 nm.
  • the hard mask layer 36 consists of silicon nitride.
  • the hard mask layer 36 is made of silicon carbide or other non-conductive material.
  • the layer thickness of the dielectric layer 38 is, for example, 500 nm.
  • the dielectric layer 38 consists of silicon dioxide or a material having a relative dielectric constant of less than 3 , the ninth
  • the dielectric layer 34 is as thin as possible istschie ⁇ . However, the thickness of the dielectric layer 34 should be greater than the thickness of the hard mask layer 36, so that the dielectric layer 34 can be structured well with the aid of the hard mask layer 36.
  • a resist layer 40 which is patterned using a photolithographic process, is applied to this layer stack.
  • a recess 42 under which the via is to be generated.
  • the via to be generated becomes part of the via layer 30, in which there is a multiplicity of vias, all of which have the same structure.
  • an etch process 52 creates a recess 46 in the dielectric layer 38 having sloped sidewalls 48, 50.
  • the inclination of the side walls 48, 50 relative to, for example, the normal direction of the hardmask layer 36 is, for example, in the range between 10 degrees and 30 degrees.
  • the etching process 52 becomes performed so that the predetermined inclination angle W adjust.
  • the process parameters of the etching process are selected accordingly, in particular the plasma power, additional gases and the gas flows.
  • polymers are deposited on the side wall during the etching process, which minimally reduce the cross section. The equilibrium between sidewall deposition and etching propulsion into the depth ensures the angle of inclination. These polymers are removed during the paint removal residue-free in the contact hole.
  • the etching process 52 is carried out with a high selectivity to silicon nitride until the hard mask layer 36. Thereafter, for example, the hard mask layer 36 is time-etched with a second etching process, which is not shown in the figures, however.
  • the remainders of the resist layer 40 are then removed.
  • a third etching process 60 a recess 62 is produced for the lower section of the vias to be produced.
  • the third etching process 60 is strongly anisotropic, i. directed so that vertical 20 ⁇ walls 64 and 66 are generated in the recess 62 for the lower portion of the vias to be produced.
  • the hard mask layer 36 serves as a mask.
  • the dielectric layer 38 is thinned vertically.
  • the recess 46 is laterally expanded, so that side walls 48a and 50a arise, but which have the same angle of inclination W as the side walls 48 and 50, respectively.
  • portions 68 of the hardmask layer 36 are exposed.
  • the second etch process 60 is also performed with high selectivity to silicon nitride until the barrier layer 32 is reached. Subsequently, the barrier layer 32 is etched through in a time-controlled manner in a fourth etching process 70, for example
  • the dielectric layer 38 is further thinned.
  • the recess 46 is also widened further, so that side walls 48b and 50b are formed, which, however, have the same inclination angle W as the side walls 48 and 50, respectively.
  • a step 74 arises due to the etching process 70.
  • a funnel-shaped recess has been produced for the via to be produced.
  • a recess 72 for the upper via section has at its upper opening a diameter D1, which is considerably larger than a diameter D2 of the recess for the lower section 62b of the vias to be produced.
  • the diameter Dl is at least twice as large as the diameter D2.
  • a width Bl of the conductor track 22 is less than one micrometer in the embodiment.
  • a "hot" deposition process in which the lower section 62b is completely filled, is then first carried out after cleaning the via hole, on account of the funnel shape of the generated recesses.
  • a thin metal layer is deposited on the remaining surface of the circuit arrangement 10.
  • the diameter D2 is smaller than 0.5 ⁇ m.
  • a lower aluminum layer 82 is deposited, for example by means of a sputtering method.
  • the thickness of the lower aluminum layer 82 is, for example, 200 nm and is preferably in a range of less than 1 ⁇ m.
  • an aluminum-copper alloy is used, wherein the copper content is less than two atomic percent.
  • the deposition temperature ranges from 400 degrees Celsius to 440 degrees Celsius to ensure complete filling of the lower portion of the via 80.
  • the advantages of the via section with vertical sidewalls are used, ie the defined contact area, the void-free filling on a small contact area and the small aspect ratio, the is smaller than 1 in particular, so that the lower portion 62b is wider than higher.
  • the recess 72 for the upper section of the via 80 to be produced is filled completely or partially with a "cold" deposition process, wherein the alloy protrudes preferably beyond the via 80, preferably by at least 500 nanometers.
  • the same aluminum-copper alloy is used as before.
  • the deposition temperature is at least 50 degrees Celsius lower and is preferably in the range of 340 degrees Celsius to 360 degrees Celsius, especially 350 degrees Celsius.
  • the wafer supporting the integrated circuit device 10 is actively pre-cooled to the low temperature to reduce manufacturing time. Between the two
  • the thickness of the upper aluminum layer 84 is for example more than 2 micrometers, but is usually less than 5 micrometers.
  • the lower aluminum layer 82 and the upper aluminum layer 84 are then patterned by means of a further photolithographic step and an etching process, whereby a conductive track 92 is produced.
  • the interconnect 92 leads, for example, to a connection pad of the integrated circuit arrangement.
  • the connection pad is used, for example, for producing a bond connection or for producing a flip-chip connection.
  • An edge 94 is located at the location where the steeply inclined
  • FIG. 4 also shows a location Ol which lies in the center of the steeply inclined side wall 50b.
  • a location 02 lies in the middle of the vertical side wall 66.
  • the dielectric layer 38 adjoins the via 80.
  • the dielectric layer 34 adjoins the via 80.
  • the upper aluminum layer 84 is deposited with a smaller layer thickness than in the first exemplary embodiment, see dashed line 100.
  • dashed line 100 the recess 72 for the upper section of the via 80 is only partially filled.
  • dashed line 102 shows the upper limit of the vias 80. The position of the upper limit of the vias 80 coincides with the position of the component layer 12 facing side of the interconnect 92.
  • the sequence of "hot” and “cold” contact or vial filling can satisfy boundary conditions that exist with respect to the flank angle, with respect to the metal grain and with respect to the layer thickness.
  • the double profile of the contact hole or vial hole required for such a process control ie steep flanks for the hot deposition and comparatively flat flanks for the cold deposition, can be achieved without additional process steps with regard to a lithography or a plant change due to the use achieve an additional liner or an additional hard mask 36.
  • the additional hard mask layer 36 requires only one further deposition, which is carried out without effort and in the same plant but in a different chamber or even in the same chamber with modified process gases.
  • the dielectric layer 34 arranged below the hard-mask layer can be deposited with a precisely predetermined layer thickness, the layer thickness tolerance being, for example, less than ⁇ 3 percent.
  • the layer thickness of the dielectric layer 34 defines the vertical position or length of the lower portion of the vias 90 and thus indirectly the position or length of the upper portion of the vias 90 firmly.
  • narrow predetermined tolerances can be fulfilled for the process, in particular at different locations of an integrated circuit arrangement, at different locations of a wafer and also at circuit arrangements that have been produced on different wafers.
  • flank angle the lower via section must be produced with a "hot" deposition process, with values typical of aluminum being between 400 degrees Celsius and 450 degrees Celsius.
  • an angle W of the contact or via-hole flanks of less than or equal to 2 degrees results in a temperature of 440 degrees Celsius for the metal deposition in order to fill vacant space or void-free.
  • the goal is to have as steep as possible sidewalls of the contact hole in order to keep the area requirement low, i. high deposition temperatures are required.
  • Metal Grain As the temperature of the metal deposit increases, the granularity increases, which leads to an undesirable rough surface of the metal web. This in turn leads to several technical problems in the process. For example, the grain structures overlap with optical alignment marks, whose versatility is thereby limited. Lacquer residues on the aluminum layer can not be completely removed. In the subsequent etching these act
  • the aim is to keep the temperature of the metal deposition with regard to material graining low.
  • Layer thickness Another requirement is to have the lowest possible sheet resistance of the uppermost metal layer. Level to achieve, for example for Hochfrequenzanwen ⁇ applications as a coil level. Typical values for the thickness of the metal are 3 microns to 5 microns. As the layer thickness increases, the grain size of the aluminum increases sharply. For example, for a thickness of 3 micrometers, the deposition temperature must not exceed 330 degrees Celsius.
  • the upper metallization level can be produced by a process in which the vias are filled simultaneously with the deposition of conductive material, so that the via and the interconnect are made of the same material. After opening the via hole, the material deposition for the top metallization plane is used to fill these holes.
  • a small contact area D2 can be used, which is also associated with critical aspect ratios.
  • a small pitch of the lower metal level for example 280 nm, can be made.
  • the designed as a hard mask liner defines the contact surface safely. Since with the thickness of the aluminum metal, whose design rules are much more relaxed in the wiring area, the diameter of the upper opening D1 is uncritical and consequently does not restrict the minimum pitch of the upper metallization level.
  • an additional liner with the function of a hard mask is integrated. It is a combined contact or Vialoch specified that has defined adjustable flank angle. Furthermore, a "hot"
  • the procedures given are applicable to all metallizations.
  • the uppermost wiring level is connected to the underlying wiring level by means of the vias according to the invention in order to replace tungsten-filled vias.
  • the last copper plane is connected to an aluminum plane, which itself is a wiring plane.
  • the aluminum plane is electrically connected by means of the vias according to the invention to the underlying copper plane.
  • DRAM dynamic memories
  • NROM Non-Read On Memory
  • technologies for logic chips are NROM (Nitride Read On Memory) or technologies for logic chips.

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Abstract

Erläutert wird unter anderem eine integrierte Schaltungsanordnung (10), die ein Via (80) enthält. Das Via (80) hat einen oberen Abschnitt (72) mit stark geneigten Seitenwänden. Ein unterer Abschnitt (62b) des Vias (80) hat etwa vertikale Seitenwände. Eine Linerschicht (36) wird als Hartmaske bei der Herstellung des Vias (80) verwendet und legt die Lage der Abschnitte (62b, 72) des Vias (80) fest.

Description

Beschreibung
Integrierte Schaltungsanordnung mit Vias, die zwei Abschnitte haben, und Herstellungsverfahren
Die Erfindung betrifft eine integrierte Schaltungsanordnung, die eine Bauelementelage enthält, in der eine Vielzahl von elektronischen Bauelementen angeordnet sind. Beispielsweise sind aktive elektronische Bauelemente in einem Halbleitersub- strat angeordnet. Alternativ werden die aktiven Bauelemente beispielsweise auf einem SOI-Substrat (Silicon On Insulator) angeordnet.
Die integrierte Schaltungsanordnung enthält außerdem eine der Bauelementelage nahe erste Leitstruktur. Diese Leitstruktur ist beispielsweise Bestandteil einer Leitbahnlage, in der viele Leitbahnen angeordnet sind. Werden die Leitbahnen mit einem Damascene-Verfahren hergestellt, so liegen die Leitbah¬ nen einer Leitbahnlage zwischen den ebenen Polierflächen aufeinanderfolgender Polierschritte. Jedoch werden auch nach anderen Herstellungsverfahren hergestellte Leitbahnlagen eingesetzt.
Die integrierte Schaltungsanordnung enthält außerdem eine weiter weg von der Bauelementelage als die erste Leitstruktur angeordnete zweite Leitstruktur. Auch die zweite Leitstruktur ist üblicherweise Bestandteil einer Leitbahnlage, in der eine Vielzahl von Leitbahnen angeordnet ist, die gleichzeitig hergestellt worden ist.
Die integrierte Schaltungsanordnung enthält auch eine verti¬ kale Leitstruktur, deren eines Ende an der ersten Leitstruk¬ tur angeordnet ist und deren anderes Ende an der zweiten Leitstruktur angeordnet ist. Die vertikalen Leitstrukturen werden als Kontakt bezeichnet, falls die erste Leitstruktur in einem Halbleitersubstrat angeordnet ist oder aus polykri¬ stallinem Silizium besteht. Besteht die erste Leitstruktur dagegen aus einem Metall, so wird die vertikale Leitstruktur als Via bezeichnet.
Die vertikale Leitstruktur enthält einen der ersten Leit- Struktur nahen ersten Abschnitt und einen der zweiten Leit¬ struktur nahen zweiten Abschnitt, wobei sich bei der Entfer¬ nungsangabe auf den jeweils anderen Abschnitt bezogen wird. Der erste Abschnitt der vertikalen Leitstruktur liegt also näher an der ersten Leitstruktur als der zweite Abschnitt der vertikalen Leitstruktur.
Es ist Aufgabe der Erfindung, eine einfach aufgebaute integ¬ rierte Schaltungsanordnung anzugeben, die sich insbesondere einfach und zuverlässig herstellen lässt. Außerdem soll ein Herstellungsverfahren angegeben werden.
Die Erfindung geht von der Überlegung aus, dass aufgrund der abnehmenden minimalen Strukturbreite Maßnahmen getroffen werden müssen, die ein zuverlässiges Füllen der vertikalen Leitstruktur ermöglichen. Bei der Erfindung besteht diese
Maßnahme darin, dass sich der zweite Abschnitt mit abnehmen¬ dem Abstand zur Bauelementelage verjüngt und dass sich der erste Abschnitt der vertikalen Leitstruktur mit abnehmendem Abstand zur Bauelementelage nicht oder weniger stark verjüngt als der zweite Abschnitt der vertikalen Leitstruktur. Damit kann einer kleinen minimalen Strukturbreite am Boden der vertikalen Leitstruktur Rechnung getragen werden. Im oberen Teil der vertikalen Leitstruktur ist die vertikale Leitstruk¬ tur dagegen aufgeweitet, so dass das Füllen, beispielsweise mit einem Metall, erleichtert wird. Bei einer so ausgebilde¬ ten vertikalen Leitstruktur kann die Leitstruktur mit Hilfe von zwei Metallabscheidungen gefüllt werden, wobei nur die erste Metallabscheidung eine vergleichsweise hohe Abscheide¬ temperatur hat. Die zweite Abscheidung lässt sich bei erheb- lieh tieferen Abscheidetemperaturen als die erste Abscheide¬ temperatur durchführen. Durch diese Maßnahme sinkt das für das Füllen der vertikalen Leitstruktur erforderliche Tempera- turbudget. Außerdem bietet eine Metallabscheidung bei ver¬ gleichsweise moderaten Temperaturen den Vorteil, dass die Korngröße der sich ausbildenden Körner vergleichsweise klein ist, so dass Strukturkanten konform abgebildet werden. Dies ermöglicht es beispielsweise, Ausrichtmarken gut zu erkennen.
Bei einer Weiterbildung der Erfindung gibt es zwischen dem ersten Abschnitt der vertikalen Leitstruktur und dem zweiten Abschnitt der vertikalen Leitstruktur einen Zwischen-Bereich, bspw. eine Kante. Der Bereich liegt vorzugsweise an der Gren¬ ze zwischen dem ersten Abschnitt und dem zweiten Abschnitt der vertikalen Leitstruktur. An dem Bereich befindet sich eine dielektrische Schicht, die im Folgenden als Hartmasken¬ schicht bezeichnet wird. Die Hartmaskenschicht hat eine ande- re stoffliche Zusammensetzung als eine dielektrische Schicht, die den zweiten Abschnitt der vertikalen Leitstruktur um¬ schließt. Die Hartmaskenschicht erlaubt es, die Lage bzw. Länge des ersten Abschnitts und des zweiten Abschnitts in vertikaler Richtung genau zu definieren. Damit kann die in- tegrierte Schaltungsanordnung enge Spezifikationen erfüllen, beispielsweise hinsichtlich der Laufzeit für die Signalüber¬ tragung in den Leitstrukturen. Außerdem ermöglicht es die Hartmaskenschicht, mit nur einem Lithografieschritt die er¬ findungsgemäße vertikale Leitstruktur herzustellen. Die bei- den Abschnitte werden durch das Verwenden von mindestens zwei verschiedenen Ätzprozessen auf voneinander verschiedene Art geformt, insbesondere bezüglich des Neigungswinkels der Sei¬ tenwände.
Bei einer nächsten Weiterbildung hat die Hartmaskenschicht eine andere stoffliche Zusammensetzung als eine dielektrische Schicht, die an einem Ort der vertikalen Leitstruktur ange¬ ordnet ist, der zu dem Bereich den gleichen Abstand wie zu einer von der Bauelementelage abgewandten Seite der ersten Leitstruktur hat. Dies ermöglicht es, die Hartmaskenschicht im Vergleich zur Tiefe der vertikalen Leitstruktur dünn aus¬ zuführen. Nach dem Durchbrechen der Hartmaskenschicht lässt sich eine Aussparung für den ersten Abschnitt der vertikalen Leitstruktur auf einfache Art und Weise erzeugen.
Bei einer nächsten Weiterbildung ist der obere, zweite Ab- schnitt in vertikaler Richtung gesehen länger als der untere, erste Abschnitt, so dass der untere Abschnitt gut mit einem "heißen" Abscheideprozess und der obere Abschnitt auf Grund seiner langen geneigten Seitenwände gut mit einem "kalten" Abscheideprozess gefüllt werden kann.
Bei einer nächsten Weiterbildung hat die vertikale Leitstruk¬ tur außer dem ersten Abschnitt und dem zweiten Abschnitt keine weiteren Abschnitte. Damit ist die vertikale Leitstruk¬ tur trotz ihrer Unterteilung in zwei Abschnitte einfach auf- gebaut und einfach herzustellen.
Bei einer anderen Weiterbildung ist der Umrissverlauf von allen Querschnitten durch die vertikale Leitstruktur in Ebe¬ nen, die parallel zur Bauelementelage liegen, abgesehen von der Größe der Umrisse gleich. Beispielsweise verlaufen die Umrisse entlang von Kreisen oder von Quadraten. Im ersten Abschnitt sind die Umrisse bei einer Ausgestaltung gleich. Im zweiten Abschnitt vergrößert sich dagegen beispielsweise der Radius der Kreise bzw. die Seitenlänge der Quadrate mit zu- nehmendem Abstand zur Bauelementelage, siehe bspw. Figur 1, Bezugszeichen 12. Die abgesehen von der Größe gleichen Um¬ rissverläufe sind auf die Verwendung nur eines Lithografie¬ verfahrens zum Herstellen der vertikalen Leitstruktur zurück¬ zuführen.
Bei einer anderen Weiterbildung der erfindungsgemäßen Schal¬ tungsanordnung ist die erste Leitstruktur mit einem anderen lithografischen Verfahren als die vertikale Leitstruktur hergestellt worden. Deshalb unterscheiden sich auch die Um- rissverläufe beider Leitstrukturen und zwar nicht nur hin¬ sichtlich der Größe. Auch die zweite Leitstruktur wurde mit einem anderen lithografischen Verfahren hergestellt als die vertikale Leitstruktur, so dass sich auch hier die Umrisse nicht nur hinsichtlich der Größe unterscheiden.
Bei einer nächsten Weiterbildung enthält die erste Leitstruk- tur mindestens 80 Atomprozent Kupfer. Kupfer bietet auch bei kleinen minimalen Strukturabmessungen eine hohe Stromtragfä¬ higkeit. Die vertikale Leitstruktur und die zweite Leitstruk¬ tur enthalten dagegen mindestens 80 Atomprozent Aluminium. Aluminium bietet den Vorteil, dass es leicht bondbar ist und deshalb insbesondere für die oberste Metallisierungslage sehr gut geeignet ist.
Bei einer nächsten Weiterbildung des erfindungsgemäßen Ver¬ fahrens sind die erste Leitstruktur und die zweite Leitstruk- tur Leitbahnen, die zum lateralen Stromtransport dienen. Die vertikale Leitstruktur ist dagegen ein Via, das im Wesentli¬ chen zum vertikalen Stromtransport dient.
Die Erfindung betrifft außerdem ein Verfahren zum Herstellen einer integrierten Schaltungsanordnung, insbesondere der erfindungsgemäßen Schaltungsanordnung oder einer ihrer Wei¬ terbildungen. Damit gelten die oben genannten technischen Wirkungen auch für das Verfahren.
Im Folgenden werden Ausführungsbeispiele der Erfindung an Hand der beiliegenden Zeichnungen erläutert. Darin zeigen: Figuren 1 bis 4 Herstellungsstufen bei der Herstellung einer integrierten Schaltungsanordnung.
Die Figuren 1 bis 4 zeigen Querschnitte durch die Längsachse eines Vias, das in einer integrierten Schaltungsanordnung 10 hergestellt werden soll. Wie in Figur 1 dargestellt, wurde bereits eine Bauelementelage 12 gefertigt, in der eine Viel¬ zahl von aktiven elektronischen Halbleiterbauelementen ange- ordnet ist, beispielsweise von Bipolartransistoren, Feldef¬ fekttransistoren und/oder Dioden. Als Halbleitermaterial wird bspw. einkristallines Silizium verwendet. Die Querschnitts- ebene der in den Figuren 1 bis 4 gezeigten Querschnitte liegt im Winkel von 90 Grad zu der Bauelementelage 12.
Zwischen der Bauelementelage 12 und einer Leitbahnlage 20 sind im Ausführungsbeispiel mehrere nicht dargestellte Lagen der integrierten Schaltungsanordnung 10 angeordnet, bei¬ spielsweise strukturierte Lagen aus polykristallinem Silizium oder weitere Metallisierungslagen. Bei einem anderen Ausfüh¬ rungsbeispiel ist die Leitbahnlage 20 die erste Metallisie- rungslage.
Die Leitbahnlage 20 enthält eine Vielzahl von Leitbahnen, von denen in Figur 1 eine Leitbahn 22 dargestellt ist. Die Leit¬ bahnen der Leitbahnlage 20 liegen in einer Ebene und bestehen aus Kupfer, das in einer Mantel- bzw. Linerschicht eingebet¬ tet ist, beispielsweise in einer Titannitridschicht oder einer Tantalnitridschicht. Zwischen den Leitbahnen 22 der Leitbahnlage 20 ist ein Dielektrikum 24 angeordnet, bei¬ spielsweise Siliziumdioxid oder ein Dielektrikum mit einer relativen Dielektrizitätskonstante kleiner als 3,9. Die Leit¬ bahnlage 20 wird beispielsweise mit einem dualen oder mit einem Einfach-Damasceneverfahren hergestellt.
Angrenzend an die Leitbahnlage 20 wird eine Via-Lage 30 her- gestellt, wobei in der folgenden Reihenfolge die folgenden Schichten abgeschieden werden: eine Barriereschicht 32 mit einer Schichtdicke im Bereich von 50 nm bis 100 nm, im Ausführungsbeispiel mit einer Schichtdicke von 50 nm, die Barriereschicht 32 besteht aus einem elektrisch nicht leitenden Material, das eine
Diffusionssperre für Kupferatome ist, bspw. aus Silizium¬ nitrid.
Eine dielektrische Schicht 34 mit einer Schichtdicke im Bereich von beispielsweise 150 nm bis 250 nm, im Ausfüh- rungsbeispiel von 200 nm. Die dielektrische Schicht 34 besteht beispielsweise aus Siliziumdioxid oder einem Ma- terial mit einer relativen Dielektrizitätskonstante klei¬ ner als 3,9.
Eine Hartmaskenschicht 36 aus einem elektrisch isolieren¬ den Material mit einer Schichtdicke beispielsweise im Be- reich von 50 nm bis 150 nm. Im Ausführungsbeispiel be¬ trägt die Schichtdicke der Hartmaskenschicht 36 100 nm. Beispielsweise besteht die Hartmaskenschicht 36 aus Sili¬ ziumnitrid. Alternativ besteht die Hartmaskenschicht 36 aus Siliziumkarbid oder einem anderen nichtleitendem Ma- terial.
Eine dielektrische Schicht 38 mit einer Schichtdicke im Bereich von 150 nm bis 1000 nm. Im Ausführungsbeispiel beträgt die Schichtdicke der dielektrischen Schicht 38 bspw. 500 nm. Beispielsweise besteht die dielektrische Schicht 38 aus Siliziumdioxid oder einem Material mit ei¬ ner relativen Dielektrizitätskonstante kleiner als 3,9.
Die dielektrische Schicht 34 wird möglichst dünn abgeschie¬ den. Jedoch sollte die Dicke der dielektrischen Schicht 34 größer sein als die Dicke der Hartmaskenschicht 36, so dass sich die dielektrische Schicht 34 mit Hilfe der Hartmasken¬ schicht 36 gut strukturieren lässt.
Auf diesen Schichtstapel wird eine Resistschicht 40 aufge- bracht, die mit Hilfe eines fotolithografischen Verfahrens strukturiert wird. Beim Entwickeln der Resistschicht 40 ent¬ steht eine Aussparung 42, unter der das Via erzeugt werden soll. Das zu erzeugende Via wird Bestandteil der Via-Lage 30, in der sich in eine Vielzahl von Vias befindet, die alle gleich aufgebaut sind.
Wie weiter in Figur 1 dargestellt ist, wird mit Hilfe eines Ätzprozesses 52 eine Aussparung 46 in der dielektrischen Schicht 38 erzeugt, die geneigte Seitenwände 48, 50 hat. Die Neigung der Seitenwände 48, 50 bezogen beispielsweise auf die Normalenrichtung der Hartmaskenschicht 36 liegt bspw. im Bereich zwischen 10 Grad und 30 Grad. Der Ätzprozess 52 wird so durchgeführt, dass sich die vorgegebenen Neigungswinkel W einstellen. Dazu werden die Prozessparameter des Ätzprozesses entsprechend gewählt, insbesondere die Plasmaleistung, Zu¬ satzgase und die Gasflüsse. Durch die Wahl der Prozessparame- ter scheiden sich während des Ätzprozesses an der Seitenwand Polymere ab, die den Querschnitt minimal verringern. Das sich bildende Gleichgewicht zwischen Seitenwandabscheidung und Ätzvortrieb in die Tiefe stellt den Neigungswinkel sicher. Diese Polymere werden bei der Lackentfernung restefrei im Kontaktloch abgelöst.
Der Ätzprozess 52 wird mit einer hohen Selektivität zu Sili¬ ziumnitrid bis zur Hartmaskenschicht 36 durchgeführt. Danach wird die Hartmaskenschicht 36 beispielsweise zeitgesteuert mit einem zweiten Ätzprozess durchätzt, der in den Figuren jedoch nicht dargestellt ist.
Wie in Figur 2 dargestellt, werden danach die Reste der Re- sistschicht 40 entfernt. Mit einem dritten Ätzprozess 60 wird eine Aussparung 62 für den unteren Abschnitt des herzustel¬ lenden Vias erzeugt. Der dritte Ätzprozess 60 ist stark ani¬ sotrop, d.h. gerichtet, so dass in der Aussparung 62 für den unteren Abschnitt des herzustellenden Vias vertikale Seiten¬ wände 64 und 66 erzeugt werden. Beim dritten Ätzprozess 60 dient die Hartmaskenschicht 36 als Maske. Beim Durchführen des Ätzprozesses 60 wird die dielektrische Schicht 38 verti¬ kal gedünnt. Außerdem wird die Aussparung 46 lateral aufge¬ weitet, so dass Seitenwände 48a und 50a entstehen, die jedoch den gleichen Neigungswinkel W wie die Seitenwände 48 bzw. 50 haben. Am Boden der Aussparung 46 werden Teilbereiche 68 der Hartmaskenschicht 36 freigelegt. Der zweite Ätzprozess 60 wird ebenfalls mit einer hohen Selektivität zu Siliziumnitrid durchgeführt, bis die Barriereschicht 32 erreicht ist. An¬ schließend wird die Barriereschicht 32 beispielsweise zeitge- steuert in einem vierten Ätzprozess 70 durchätzt, bis das
Kupfer der Leitbahn 22 freiliegt, siehe Figur 3. Beim Durch¬ führen des Ätzprozesses 70 zum Durchbrechen der Barriere- Schicht 32 wird die dielektrische Schicht 38 weiter gedünnt. Außerdem wird auch die Aussparung 46 weiter aufgeweitet, so dass Seitenwände 48b und 50b entstehen, die jedoch den glei¬ chen Neigungswinkel W wie die Seitenwände 48 bzw. 50 haben. In der Hartmaskenschicht 36 entsteht aufgrund des Ätzprozes¬ ses 70 eine Stufe 74.
Wie weiter in Figur 3 dargestellt ist, ist eine trichterför¬ mige Aussparung für das herzustellende Via erzeugt worden. Eine Aussparung 72 für den oberen Via-Abschnitt hat an ihrer oberen Öffnung einen Durchmesser Dl, der erheblich größer ist als ein Durchmesser D2 der Aussparung für den unteren Ab¬ schnitt 62b des herzustellenden Vias. Beispielsweise ist der Durchmesser Dl mindestens doppelt so groß wie der Durchmesser D2. Eine Breite Bl der Leitbahn 22 beträgt im Ausführungsbei¬ spiel weniger als ein Mikrometer.
Wie in Figur 4 dargestellt ist, wird anschließend aufgrund der Trichterform der erzeugten Aussparungen nach einer Reini- gung des Via-Lochs zunächst ein "heißer" Abscheideprozess durchgeführt, bei dem der untere Abschnitt 62b vollständig gefüllt wird. Auf der übrigen Oberfläche der Schaltungsanord¬ nung 10 lagert sich eine dünne Metallschicht ab. Im Ausfüh¬ rungsbeispiel ist der Durchmesser D2 kleiner als 0,5 μm. Es wird eine untere Aluminiumschicht 82 abgeschieden, beispiels¬ weise mit Hilfe eines Sputterverfahrens. Die Dicke der unte¬ ren Aluminiumschicht 82 beträgt beispielsweise 200 nm und liegt vorzugsweise in einem Bereich kleiner als 1 μm. Im Ausführungsbeispiel wird eine Aluminium-Kupfer-Legierung verwendet, wobei der Kupferanteil kleiner als zwei Atompro¬ zent ist. Die Abscheidetemperatur liegt beispielsweise im Bereich von 400 Grad Celsius bis zu 440 Grad Celsius, um ein vollständiges Füllen des unteren Abschnitts des Vias 80 zu gewährleisten. In diesem Prozessabschnitt werden die Vorteile des Via-Abschnitts mit vertikalen Seitenwänden genutzt, d.h. die definierte Kontaktfläche, die voidfreie Füllung auf einer kleinen Kontaktfläche und das kleine Aspektverhältnis, das insbesondere kleiner als 1 ist, so dass der untere Abschnitt 62b breiter als höher ist.
Anschließend wird die Aussparung 72 für den oberen Abschnitt des herzustellenden Vias 80 vollständig oder teilweise mit einem "kalten" Abscheidungsprozess gefüllt, wobei die Legie¬ rung vorzugsweise über das Via 80 hinausragt, vorzugsweise um mindestens 500 Nanometer. Es wird die gleiche Aluminium- Kupfer-Legierung verwendet, wie zuvor. Jedoch ist die Ab- scheidetemperatur um mindestens 50 Grad Celsius niedriger und liegt vorzugsweise im Bereich von 340 Grad Celsius bis 360 Grad Celsius, insbesondere bei 350 Grad Celsius. Bei einer Ausgestaltung wird der die integrierte Schaltungsanordnung 10 tragende Wafer auf die niedrige Temperatur aktiv vorgekühlt, um die Fertigungszeit zu verringern. Zwischen den beiden
Prozessabschnitten wird der Wafer nicht aus der Sputteranlage genommen. Die Dicke der oberen Aluminiumschicht 84 beträgt beispielsweise mehr als 2 Mikrometer, ist jedoch üblicherwei¬ se kleiner als 5 Mikrometer.
Die untere Aluminiumschicht 82 und die obere Aluminiumschicht 84 werden anschließend mit Hilfe eines weiteren fotolithogra- fischen Schrittes und eines Ätzprozesses strukturiert, wobei eine Leitbahn 92 erzeugt wird. Die Leitbahn 92 führt bei- spielsweise zu einem Anschlusspad der integrierten Schal¬ tungsanordnung. Das Anschlusspad dient beispielsweise zum Herstellen einer Bondverbindung oder zum Herstellen einer Flip-Chip-Verbindung.
Eine Kante 94 liegt an dem Ort, an dem die stark geneigten
Seitenwände 48b, 50b auf die vertikalen Seitenwände 64 und 66 treffen. Die Kante 94 bildet einen geschlossenen kreisförmi¬ gen Umlauf. Auf Grund der geringen Abscheidetemperatur der oberen Aluminiumschicht 84 wird die Kante 94 trotz der ver- gleichsweise großen Dicke der Aluminiumschicht 84 konform abgebildet, siehe Kante 86. In Figur 4 ist außerdem ein Ort Ol dargestellt, der in der Mitte der stark geneigten Seitenwand 50b liegt. Ein Ort 02 liegt in der Mitte der vertikalen Seitenwand 66. Am Ort Ol grenzt die dielektrische Schicht 38 an das Via 80 an. Am Ort 02 grenzt dagegen die dielektrische Schicht 34 an das Via 80 an.
Bei einem anderen Ausführungsbeispiel wird die obere Alumini¬ umschicht 84 mit einer geringeren Schichtdicke abgeschieden als im ersten Ausführungsbeispiel, siehe gestrichelte Linie 100. Dabei wird die Aussparung 72 für den oberen Abschnitt des Vias 80 nur teilweise gefüllt. Eine gestrichelte Linie 102 zeigt die Obergrenze des Vias 80. Die Lage der Obergrenze des Vias 80 stimmt mit der Lage der der Bauelementelage 12 zugewandten Seite der Leitbahn 92 überein.
Zusammenfassend gilt, dass durch die Abfolge aus "heißer" und "kalter" Kontakt- bzw. Vialochfüllung Randbedingungen erfüllt werden können, die bezüglich des Flankenwinkels, bezüglich der Metallkörnung und bezüglich der Schichtdicke bestehen. Das für eine solche Verfahrensführung erforderliche Doppel¬ profil des Kontaktlochs bzw. Vialochs, d.h. steile Flanken für die heiße Abscheidung und vergleichsweise flache Flanken für die kalte Abscheidung, lässt sich ohne zusätzliche Pro- zessschritte hinsichtlich einer Lithografie bzw. eines Anla¬ genwechsels durch die Verwendung eines zusätzlichen Liners bzw. einer zusätzlichen Hartmaske 36 erzielen. Die zusätzli¬ che Hartmaskenschicht 36 erfordert nur eine weitere Abschei¬ dung, die ohne Aufwand und in der gleichen Anlage, aber in einer anderen Kammer bzw. sogar in derselben Kammer mit ver¬ änderten Prozessgasen durchgeführt wird. Die unter der Hart¬ maskenschicht angeordnete dielektrische Schicht 34 lässt sich mit einer genau vorgegebenen Schichtdicke abscheiden, wobei die Schichtdickentoleranz beispielsweise kleiner als ± 3 Prozent ist. Die Schichtdicke der dielektrischen Schicht 34 legt die vertikale Lage bzw. Länge des unteren Abschnitts des Vias 90 und damit indirekt auch die Lage bzw. Länge des oberen Abschnitts des Vias 90 fest. Somit lassen sich enge vorgegebene Toleranzen an den Prozess erfüllen, insbesondere an verschiedenen Orten einer integrierten Schaltungsanord¬ nung, an verschiedenen Orten eines Wafers und auch an Schal- tungsanordnungen, die auf verschiedenen Wafern hergestellt worden sind.
Die eben angesprochenen Randbedingungen betreffen: den Flankenwinkel: der untere Via-Abschnitt muss mit einem "heißen" Abscheideprozess hergestellt werden, wobei bei Aluminium typische Werte zwischen 400 Grad Celsius bis 450 Grad Celsius liegen. Generell gilt: je steiler die Flanken der Kontakt- bzw. Vialöcher sind, desto höher ist die Temperatur der Metallabscheidung anzusetzen. Bei- spielsweise bedingt ein Winkel W der Kontakt- bzw. Via¬ lochflanken von kleiner oder gleich 2 Grad eine Tempera¬ tur von 440 Grad Celsius für die Metallabscheidung, um leerstellenfrei bzw. voidfreie zu füllen. Ziel sind mög¬ lichst steile Seitenwände des Kontaktlochs, um den Flä- chenbedarf gering zu halten, d.h. es sind hohe Abscheide¬ temperaturen erforderlich.
Metallkörnung: Bei steigender Temperatur der Metallab¬ scheidung nimmt die Körnigkeit zu, die zu einer uner¬ wünschten rauen Oberfläche der Metallbahn führt. Dies führt seinerseits zu mehreren technischen Problemen in der Prozessführung. Beispielsweise überlagern sich die Kornstrukturen mit optischen Justiermarken, deren Ver¬ wendbarkeit dadurch eingeschränkt wird. Lackreste auf der Aluminiumschicht können auch nicht mehr vollständig ent- fernt werden. Beim darauffolgenden Ätzen wirken diese
Lackreste dann maskierend bzw. können im nächsten thermi¬ schen Schritt durch unkontrollierte Volumenzunahmen zur Zerstörung von Metallbahnen führen. Ziel ist es, die Tem¬ peratur der Metallabscheidung hinsichtlich der Material- körnung gering zu halten.
Schichtdicke: Eine weitere Forderung besteht darin, einen möglichst geringen Schichtwiderstand der obersten Metall- ebene zu erreichen, beispielsweise für Hochfrequenzanwen¬ dungen als Spulenebene. Typische Werte für die Dicke des Metalls sind 3 Mikrometer bis 5 Mikrometer. Mit zunehmen¬ der Schichtdicke nimmt die Körnung des Aluminiums stark zu. Für 3 Mikrometer Dicke beispielsweise darf die Ab¬ scheidetemperatur 330 Grad Celsius nicht übersteigen.
Durch die oben angegebenen Verfahren lässt sich die obere Metallisierungsebene mit einem Prozess herstellen, bei dem die Vias gleichzeitig mit dem Abscheiden von Leitbahnmaterial gefüllt werden, so dass Via und Leitbahn aus demselben Mate¬ rial bestehen. Nach dem Öffnen des Via-Lochs wird die Materi¬ alabscheidung für die oberste Metallisierungsebene zur Fül¬ lung dieser Löcher genutzt.
Durch den unteren Via-Abschnitt mit vertikalen Seitenwänden kann eine kleine Kontaktfläche D2 verwendet werden, mit der auch kritische Aspektverhältnisse verbunden sind. Ein kleiner Pitch der unteren Metallebene, von beispielsweise 280 nm, kann gefertigt werden. Der als Hartmaske ausgebildete Liner definiert die Kontaktfläche sicher. Da mit der Dicke des Aluminiummetalls, dessen Designregeln in der Verdrahtungsebe¬ ne wesentlich entspannter sind, ist der Durchmesser der obe¬ ren Öffnung Dl unkritisch und schränkt folglich den minimalen Pitch der oberen Metallisierungsebene nicht ein.
Weiter zusammenfassend gilt, dass ein zusätzlicher Liner mit der Funktion einer Hartmaske integriert wird. Es wird ein kombiniertes Kontakt- bzw. Vialoch angegeben, das definiert einstellbare Flankenwinkel hat. Weiterhin wird ein "heißes"
Füllverfahren mit einem "kalten" Füllverfahren kombiniert zur Füllung eines Via-Lochs. Dadurch lassen sich die folgenden Vorteile erreichen: genauere Definition der Kontaktfläche D2, Figur 3, - entspanntere Designregeln, z.B. hinsichtlich des Überlap¬ pens, in der Kupferebene, höhere Packungsdichte der Verdrahtungsbahnen in der Kup¬ ferebene,
Bereitstellung höhere Metalldicken mit reduzierten Nach- bearbeitungs- bzw. Reworkraten, wobei das "Rework" die Wiederholung der Abscheidung, Belichtung und Entwicklung eines Lacks betrifft. Dies wird notwendig, wenn die Maske bei der Belichtung beispielsweise wegen schlechter Jus¬ tiermarken dejustiert war.
Entspannte Aspektverhältnisse des unteren Anschnitts des Vias.
Die angegebenen Verfahren sind für alle Metallisierungen anwendbar. Beispielsweise wird in einem Aluminium-basierten BEOL (Back End of Line) die oberste Verdrahtungsebene mit der darunterliegenden Verdrahtungsebene mittels der erfindungsge¬ mäßen Vias verbunden, um wolframgefüllte Vias zu ersetzen. In einem Kupfer BEOL wird die letzte Kupferebene mit einer Alu¬ miniumebene angeschlossen, die selbst Verdrahtungsebene ist. Die Aluminiumebene wird mittels der erfindungsgemäßen Vias an die darunterliegende Kupferebene elektrisch angeschlossen. In beiden Fällen greifen die oben genannten Vorteile. Die Ver¬ fahren werden insbesondere eingesetzt bei Technologien mit 250 nm (Nanometer) , 110 nm, 90 nm oder weniger als 90 nm minimaler kritischer Strukturbreite. Die Anwendungen betref- fen beispielsweise dynamische Speicher (DRAM) , sogenannte
NROM (Nitride Read OnIy Memory) oder Technologien für Logik¬ chips.

Claims

Patentansprüche
1. Integrierte Schaltungsanordnung (10), mit einer Bauelementelage (12), die eine Vielzahl von elekt- ronischen Bauelementen enthält, mit einer der Bauelementelage (12) nahen ersten Leitstruktur (22), mit einer weiter weg von der Bauelementelage (12) als die erste Leitstruktur (22) angeordneten zweiten Leitstruktur (92), mit einer vertikalen Leitstruktur (80), deren eines Ende an der ersten Leitstruktur (22) angeordnet ist und deren anderes Ende an der zweiten Leitstruktur (92) angeordnet ist, mit einem der ersten Leitstruktur (22) nahen ersten Abschnitt (62b) der vertikalen Leitstruktur (80), und mit einem der zweiten Leitstruktur (92) nahen zweiten Ab¬ schnitt (72) der vertikalen Leitstruktur (80), wobei sich der zweite Abschnitt (72) mit abnehmendem Abstand zur Bauelementelage (12) verjüngt, wobei sich der erste Abschnitt (62b) der vertikalen Leit¬ struktur (80) mit abnehmenden Abstand zur Bauelementelage (12) nicht oder weniger stark verjüngt als der zweite Ab¬ schnitt (72) der vertikalen Leitstruktur (80) .
2. Integrierte Schaltungsanordnung (10) nach Anspruch 1, gekennzeichnet durch einen Bereich (94) zwischen dem ersten Abschnitt (62b) der vertikalen Leitstruktur (80) und dem zweiten Abschnitt (72) der vertikalen Leitstruktur (80), vorzugsweise an der Grenze zwischen dem ersten Abschnitt (62b) und dem zweiten Abschnitt (72), und durch eine dielektrische Schicht (36) an dem Bereich (94), wobei die an dem Bereich (94) liegende dielektrische Schicht (36) eine andere stoffliche Zusammensetzung als eine dielektrische Schicht (38) hat, die an einem Ort (Ol) der vertikalen Leitstruktur (80) angeordnet ist, der zu dem Be¬ reich (94) den gleichen Abstand wie zu der der Bauelementela¬ ge (12) zugewandten Seite der zweiten Leitstruktur (92) hat.
3. Integrierte Schaltungsanordnung (10) nach Anspruch 2, dadurch gekennzeichnet, dass die an dem Bereich (94) liegende dielektrische Schicht (36) eine andere stoffliche Zusammen- Setzung als eine dielektrische Schicht hat, die an einem Ort (02) der vertikalen Leitstruktur (80) angeordnet ist, der zu dem Bereich (94) den gleichen Abstand wie zu einer von der Bauelementelage (12) abgewandten Seite der ersten LeitStruk¬ tur (22) hat.
4. Integrierte Schaltungsanordnung (10) nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass der zweite Abschnitt (72) in vertikaler Richtung gesehen länger als der erste Abschnitt
(62b) ist, insbesondere um mindestens 30 Prozent bezogen auf die Länge des ersten Abschnitts (62b) .
5. Integrierte Schaltungsanordnung (10) nach einem der vor¬ hergehenden Ansprüche, dadurch gekennzeichnet, dass die ver¬ tikale Leitstruktur (80) außer dem ersten Abschnitt (62b) und dem zweiten Abschnitt (72) keine weiteren Abschnitte enthält, oder dass der erste Abschnitt (62b) und der zweite Abschnitt (72) mindestens 90 Prozent des Materials der vertikalen Leit¬ struktur (80) bilden.
6. Integrierte Schaltungsanordnung (10) nach einem der vor¬ hergehenden Ansprüche, dadurch gekennzeichnet, dass der Um¬ rissverlauf von allen Querschnitten durch die vertikale Leit¬ struktur (80) in Ebenen, die parallel zur Bauelementelage (12) liegen, abgesehen von der Größe des Umrisses gleich ist.
7. Integrierte Schaltungsanordnung (10) nach Anspruch 6, dadurch gekennzeichnet, dass die erste Leitstruktur (22) in einer Ebene, die parallel zur Bauelementelage (12) liegt, einen ersten Umriss hat, dessen Umrissverlauf sich von dem Umrissverlauf der Querschnitte der vertikalen Leitstruktur (80) unterscheidet, insbesondere nicht nur hinsichtlich der Größe, und dass die zweite Leitstruktur (92) in einer Ebene, die parallel zur Bauelementelage (12) liegt, einen zweiten Umriss hat, dessen Umrissverlauf sich von dem Umrissverlauf der Querschnitte der vertikalen Leitstruktur (80) unterscheidet, insbesondere nicht nur hinsichtlich der Größe.
8. Integrierte Schaltungsanordnung (10) nach einem der vor¬ hergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Leitstruktur (22) mindestens 80 Atomprozent Kupfer enthält, und dass die vertikale Leitstruktur (80) und die zweite Leit¬ struktur (92) mindestens 80 Atomprozent Aluminium enthalten.
9. Integrierte Schaltungsanordnung (10) nach einem der vor¬ hergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Leitstruktur (22) und die zweite Leitstruktur (92) Leitbahnen sind, und dass die vertikale Leitstruktur (80) ein Via ist.
10. Integrierte Schaltungsanordnung nach einem der vorherge- henden Ansprüche, dadurch gekennzeichnet, dass die zweite
Leitstruktur (92) eine äußere Leitstruktur der integrierten Schaltungsanordnung (10) ist.
11. Verfahren zum Herstellen einer integrierten Schaltungsan- Ordnung (10) mit den Schritten:
Erzeugen einer ersten Leitstruktur (22),
Abscheiden mindestens einer ersten dielektrischen Schicht (34) nach dem Erzeugen ersten Leitstruktur (22), Abscheiden mindestens einer Hartmaskenschicht (36) nach dem Abscheiden der ersten dielektrischen Schicht (34),
Abscheiden mindestens einer weiteren dielektrischen Schicht (38) nach dem Abscheiden der Hartmaskenschicht (36), Strukturieren der weiteren dielektrischen Schicht (38) und der Hartmaskenschicht (36) mit einem fotolithografischen Verfahren in einem ersten Ätzprozess (52) unter Erzeugen einer Aussparung (46) in der weiteren dielektrischen Schicht (38), Strukturieren der ersten dielektrischen Schicht (34) mit Hilfe der strukturierten Hartmaskenschicht (36) in einem zweiten Ätzprozess (60), der sich vom ersten Ätzprozess (52) unterscheidet, unter Erzeugen einer Aussparung (62b) in der ersten dielektrischen Schicht (34), wobei die beiden Aussparungen (46, 62b) eine Aussparung zur Aufnahme einer Vialeitstruktur oder einer Kontaktleitstruktur bilden.
12. Verfahren nach Anspruch 11, gekennzeichnet durch den Schritt:
Abscheiden einer ersten Metallschicht (82) bei einer ersten Abscheidetemperatur unter Füllen der Aussparung (62b) in der ersten dielektrischen Schicht (34), nach dem Abscheiden der ersten Metallschicht (82) Abscheiden einer zweiten Metallschicht (84) bei einer im Vergleich zu ersten Abscheidetemperatur höheren zweiten Abscheidetempera¬ tur.
13. Verfahren nach Anspruch 11 oder 12, gekennzeichnet durch den Schritt:
Strukturieren der zweiten Metallschicht (34) und der ersten Metallschicht (82) mit einem weiteren fotolithografischen Verfahren unter Erzeugen einer zweiten Leitstruktur (92) .
14. Verfahren nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass die Aussparung (72) in der weiteren dielektrischen Schicht (38) mit einem Ätzprozess (52) erzeugt wird, bei dem geneigte Seitenwände (48, 50) entstehen, wobei der Neigungswinkel (W) der Seitenwände bezogen auf die Norma¬ lenrichtung einer Bauelementelage (12) der integrierten Schaltungsanordnung (10) im Bereich von 5 Grad bis 35 Grad liegt, oder im Bereich von 10 Grad bis 25 Grad, und dass die Aussparung (62b) in der ersten dielektrischen Schicht (34) mit einem anisotropen Ätzprozess (60) erzeugt wird, wobei Seitenwände einen Neigungswinkel kleiner 85 Grad haben.
15. Verfahren nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, dass die erste Leitstruktur (22) mit einem Damasceneverfahren erzeugt wird.
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