DE102004044686B4

DE102004044686B4 - Integrierte Schaltungsanordnung mit Vias, die zwei Abschnitte haben, und Herstellungsverfahren

Info

Publication number: DE102004044686B4
Application number: DE102004044686A
Authority: DE
Inventors: Klaus Goller; Jakob Kriz
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-09-15
Filing date: 2004-09-15
Publication date: 2006-08-31
Anticipated expiration: 2024-09-16
Also published as: WO2006029957A1; DE102004044686A1; US8273658B2; US20080303169A1

Abstract

Integrierte Schaltungsanordnung (10),
mit einer Bauelementelage (12), die eine Vielzahl von elektronischen Bauelementen enthält,
mit einer der Bauelementelage (12) nahen ersten Leitstruktur (22),
mit einer weiter weg von der Bauelementelage (12) als die erste Leitstruktur (22) angeordneten zweiten Leitstruktur (92),
mit einer vertikalen Leitstruktur (80), deren eines Ende an der ersten Leitstruktur (22) angeordnet ist und deren anderes Ende an der zweiten Leitstruktur (92) angeordnet ist,
mit einem der ersten Leitstruktur (22) nahen ersten Abschnitt (62b) der vertikalen Leitstruktur (80), und
mit einem der zweiten Leitstruktur (92) nahen zweiten Abschnitt (72) der vertikalen Leitstruktur (80),
wobei sich der zweite Abschnitt (72) mit abnehmendem Abstand zur Bauelementelage (12) verjüngt,
wobei sich der erste Abschnitt (62b) der vertikalen Leitstruktur (80) mit abnehmenden Abstand zur Bauelementelage (12) nicht oder weniger stark verjüngt als der zweite Abschnitt (72) der vertikalen Leitstruktur (80),
mit einem Bereich...

Description

Die Erfindung betrifft eine integrierte Schaltungsanordnung, die eine Bauelementelage enthält, in der eine Vielzahl von elektronischen Bauelementen angeordnet sind. Beispielsweise sind aktive elektronische Bauelemente in einem Halbleitersubstrat angeordnet. Alternativ werden die aktiven Bauelemente beispielsweise auf einem SOI-Substrat (Silicon On Insulator) angeordnet.
Die integrierte Schaltungsanordnung enthält außerdem eine der Bauelementelage nahe erste Leitstruktur. Diese Leitstruktur ist beispielsweise Bestandteil einer Leitbahnlage, in der viele Leitbahnen angeordnet sind. Werden die Leitbahnen mit einem Damascene-Verfahren hergestellt, so liegen die Leitbahnen einer Leitbahnlage zwischen den ebenen Polierflächen aufeinanderfolgender Polierschritte. Jedoch werden auch nach anderen Herstellungsverfahren hergestellte Leitbahnlagen eingesetzt.
Die integrierte Schaltungsanordnung enthält außerdem eine weiter weg von der Bauelementelage als die erste Leitstruktur angeordnete zweite Leitstruktur. Auch die zweite Leitstruktur ist üblicherweise Bestandteil einer Leitbahnlage, in der eine Vielzahl von Leitbahnen angeordnet ist, die gleichzeitig hergestellt worden ist.
Die integrierte Schaltungsanordnung enthält auch eine vertikale Leitstruktur, deren eines Ende an der ersten Leitstruktur angeordnet ist und deren anderes Ende an der zweiten Leitstruktur angeordnet ist. Die vertikalen Leitstrukturen werden als Kontakt bezeichnet, falls die erste Leitstruktur in einem Halbleitersubstrat angeordnet ist oder aus polykristallinem Silizium besteht. Besteht die erste Leitstruktur dagegen aus einem Metall, so wird die vertikale Leitstruktur als Via bezeichnet.
Die vertikale Leitstruktur enthält einen der ersten Leitstruktur nahen ersten Abschnitt und einen der zweiten Leitstruktur nahen zweiten Abschnitt, wobei sich bei der Entfernungsangabe auf den jeweils anderen Abschnitt bezogen wird. Der erste Abschnitt der vertikalen Leitstruktur liegt also näher an der ersten Leitstruktur als der zweite Abschnitt der vertikalen Leitstruktur.

Aus der EP 0 380 327 A2 ist eine Halbleitervorrichtung mit trichterförmig geformter Zwischenlagenverbindung bekannt.

Aus der DE 102 44 570 A1 ist ein Verfahren bekannt, bei dem zwischen zwei Metalllagen eine Ätzstoppschicht angeordnet ist. Die Ätzstoppschicht wird beim Ätzen gemäß einem ersten fotolithografischen Verfahren als Ätzstopp genutzt und dann mit einem separaten Ätzverfahren entfernt. Anschließend wird ein weiteres fotolithografisches Verfahren zur Strukturierung eines unter der Ätzstoppschicht angeordneten Dielektrikums durchgeführt.

Es ist Aufgabe der Erfindung, eine einfach aufgebaute integrierte Schaltungsanordnung anzugeben, die sich insbesondere einfach und zuverlässig herstellen lässt. Außerdem soll ein Herstellungsverfahren angegeben werden.

Die Erfindung geht von der Überlegung aus, dass aufgrund der abnehmenden minimalen Strukturbreite Maßnahmen getroffen werden müssen, die ein zuverlässiges Füllen der vertikalen Leitstruktur ermöglichen. Bei der Erfindung besteht diese Maßnahme darin, dass sich der zweite Abschnitt mit abnehmendem Abstand zur Bauelementelage verjüngt und dass sich der erste Abschnitt der vertikalen Leitstruktur mit abnehmendem Abstand zur Bauelementelage nicht oder weniger stark verjüngt als der zweite Abschnitt der vertikalen Leitstruktur. Damit kann einer kleinen minimalen Strukturbreite am Boden der vertikalen Leitstruktur Rechnung getragen werden. Im oberen Teil der vertikalen Leitstruktur ist die vertikale Leitstruktur dagegen aufgeweitet, so dass das Füllen, beispielsweise mit einem Metall, erleichtert wird. Bei einer so ausgebildeten vertikalen Leitstruktur kann die Leitstruktur mit Hilfe von zwei Metallabscheidungen gefüllt werden, wobei nur die erste Metallabscheidung eine vergleichsweise hohe Abscheidetemperatur hat. Die zweite Abscheidung lässt sich bei erheblich tieferen Abscheidetemperaturen als die erste Abscheidetemperatur durchführen. Durch diese Maßnahme sinkt das für das Füllen der vertikalen Leitstruktur erforderliche Tempera turbudget. Außerdem bietet eine Metallabscheidung bei vergleichsweise moderaten Temperaturen den Vorteil, dass die Korngröße der sich ausbildenden Körner vergleichsweise klein ist, so dass Strukturkanten konform abgebildet werden. Dies ermöglicht es beispielsweise, Ausrichtmarken gut zu erkennen.

Bei einer Weiterbildung der Erfindung gibt es zwischen dem ersten Abschnitt der vertikalen Leitstruktur und dem zweiten Abschnitt der vertikalen Leitstruktur einen Zwischen-Bereich, bspw. eine Kante. Der Bereich liegt vorzugsweise an der Grenze zwischen dem ersten Abschnitt und dem zweiten Abschnitt der vertikalen Leitstruktur. An dem Bereich befindet sich eine dielektrische Schicht, die im Folgenden als Hartmaskenschicht bezeichnet wird. Die Hartmaskenschicht hat eine andere stoffliche Zusammensetzung als eine dielektrische Schicht, die den zweiten Abschnitt der vertikalen Leitstruktur umschließt. Die Hartmaskenschicht erlaubt es, die Lage bzw. Länge des ersten Abschnitts und des zweiten Abschnitts in vertikaler Richtung genau zu definieren. Damit kann die integrierte Schaltungsanordnung enge Spezifikationen erfüllen, beispielsweise hinsichtlich der Laufzeit für die Signalübertragung in den Leitstrukturen. Außerdem ermöglicht es die Hartmaskenschicht, mit nur einem Lithografieschritt die erfindungsgemäße vertikale Leitstruktur herzustellen. Die beiden Abschnitte werden durch das Verwenden von mindestens zwei verschiedenen Ätzprozessen auf voneinander verschiedene Art geformt, insbesondere bezüglich des Neigungswinkels der Seitenwände.

Bei einer nächsten Weiterbildung hat die Hartmaskenschicht eine andere stoffliche Zusammensetzung als eine dielektrische Schicht, die an einem Ort der vertikalen Leitstruktur angeordnet ist, der zu dem Bereich den gleichen Abstand wie zu einer von der Bauelementelage abgewandten Seite der ersten Leitstruktur hat. Dies ermöglicht es, die Hartmaskenschicht im Vergleich zur Tiefe der vertikalen Leitstruktur dünn auszuführen. Nach dem Durchbrechen der Hartmaskenschicht lässt sich eine Aussparung für den ersten Abschnitt der vertikalen Leitstruktur auf einfache Art und Weise erzeugen.

Bei einer nächsten Weiterbildung ist der obere, zweite Abschnitt in vertikaler Richtung gesehen länger als der untere, erste Abschnitt, so dass der untere Abschnitt gut mit einem "heißen" Abscheideprozess und der obere Abschnitt auf Grund seiner langen geneigten Seitenwände gut mit einem "kalten" Abscheideprozess gefüllt werden kann.

Bei einer nächsten Weiterbildung hat die vertikale Leitstruktur außer dem ersten Abschnitt und dem zweiten Abschnitt keine weiteren Abschnitte. Damit ist die vertikale Leitstruktur trotz ihrer Unterteilung in zwei Abschnitte einfach aufgebaut und einfach herzustellen.

Bei einer anderen Weiterbildung ist der Umrissverlauf von allen Querschnitten durch die vertikale Leitstruktur in Ebenen, die parallel zur Bauelementelage liegen, abgesehen von der Größe der Umrisse gleich. Beispielsweise verlaufen die Umrisse entlang von Kreisen oder von Quadraten. Im ersten Abschnitt sind die Umrisse bei einer Ausgestaltung gleich. Im zweiten Abschnitt vergrößert sich dagegen beispielsweise der Radius der Kreise bzw. die Seitenlänge der Quadrate mit zunehmendem Abstand zur Bauelementelage, siehe bspw. 1, Bezugszeichen 12. Die abgesehen von der Größe gleichen Umrissverläufe sind auf die Verwendung nur eines Lithografieverfahrens zum Herstellen der vertikalen Leitstruktur zurückzuführen.

Bei einer anderen Weiterbildung der erfindungsgemäßen Schaltungsanordnung ist die erste Leitstruktur mit einem anderen lithografischen Verfahren als die vertikale Leitstruktur hergestellt worden. Deshalb unterscheiden sich auch die Umrissverläufe beider Leitstrukturen und zwar nicht nur hinsichtlich der Größe. Auch die zweite Leitstruktur wurde mit einem anderen lithografischen Verfahren hergestellt als die vertikale Leitstruktur, so dass sich auch hier die Umrisse nicht nur hinsichtlich der Größe unterscheiden.

Bei einer nächsten Weiterbildung enthält die erste Leitstruktur mindestens 80 Atomprozent Kupfer. Kupfer bietet auch bei kleinen minimalen Strukturabmessungen eine hohe Stromtragfähigkeit. Die vertikale Leitstruktur und die zweite Leitstruktur enthalten dagegen mindestens 80 Atomprozent Aluminium. Aluminium bietet den Vorteil, dass es leicht bondbar ist und deshalb insbesondere für die oberste Metallisierungslage sehr gut geeignet ist.

Bei einer nächsten Weiterbildung des erfindungsgemäßen Verfahrens sind die erste Leitstruktur und die zweite Leitstruktur Leitbahnen, die zum lateralen Stromtransport dienen. Die vertikale Leitstruktur ist dagegen ein Via, das im Wesentlichen zum vertikalen Stromtransport dient.

Die Erfindung betrifft außerdem ein Verfahren zum Herstellen einer integrierten Schaltungsanordnung, insbesondere der erfindungsgemäßen Schaltungsanordnung oder einer ihrer Weiterbildungen. Damit gelten die oben genannten technischen Wirkungen auch für das Verfahren.

Im Folgenden werden Ausführungsbeispiele der Erfindung an Hand der beiliegenden Zeichnungen erläutert. Darin zeigen:

1 bis 4 Herstellungsstufen bei der Herstellung einer integrierten Schaltungsanordnung.

Die 1 bis 4 zeigen Querschnitte durch die Längsachse eines Vias, das in einer integrierten Schaltungsanordnung 10 hergestellt werden soll. Wie in 1 dargestellt, wurde bereits eine Bauelementelage 12 gefertigt, in der eine Vielzahl von aktiven elektronischen Halbleiterbauelementen angeordnet ist, beispielsweise von Bipolartransistoren, Feldeffekttransistoren und/oder Dioden. Als Halbleitermaterial wird bspw. einkristallines Silizium verwendet. Die Querschnitts ebene der in den 1 bis 4 gezeigten Querschnitte liegt im Winkel von 90 Grad zu der Bauelementelage 12.
Zwischen der Bauelementelage 12 und einer Leitbahnlage 20 sind im Ausführungsbeispiel mehrere nicht dargestellte Lagen der integrierten Schaltungsanordnung 10 angeordnet, beispielsweise strukturierte Lagen aus polykristallinem Silizium oder weitere Metallisierungslagen. Bei einem anderen Ausführungsbeispiel ist die Leitbahnlage 20 die erste Metallisierungslage.
Die Leitbahnlage 20 enthält eine Vielzahl von Leitbahnen, von denen in 1 eine Leitbahn 22 dargestellt ist. Die Leitbahnen der Leitbahnlage 20 liegen in einer Ebene und bestehen aus Kupfer, das in einer Mantel- bzw. Linerschicht eingebettet ist, beispielsweise in einer Titannitridschicht oder einer Tantalnitridschicht. Zwischen den Leitbahnen 22 der Leitbahnlage 2O ist ein Dielektrikum 24 angeordnet, beispielsweise Siliziumdioxid oder ein Dielektrikum mit einer relativen Dielektrizitätskonstante kleiner als 3,9. Die Leitbahnlage 20 wird beispielsweise mit einem dualen oder mit einem Einfach-Damasceneverfahren hergestellt.
Angrenzend an die Leitbahnlage 20 wird eine Via-Lage 30 hergestellt, wobei in der folgenden Reihenfolge die folgenden Schichten abgeschieden werden:

– eine Barriereschicht 32 mit einer Schichtdicke im Bereich von 50 nm bis 100 nm, im Ausführungsbeispiel mit einer Schichtdicke von 50 nm, die Barriereschicht 32 besteht aus einem elektrisch nicht leitenden Material, das eine Diffusionssperre für Kupferatome ist, bspw. aus Siliziumnitrid.
– Eine dielektrische Schicht 34 mit einer Schichtdicke im Bereich von beispielsweise 150 nm bis 250 nm, im Ausführungsbeispiel von 200 nm. Die dielektrische Schicht 34 besteht beispielsweise aus Siliziumdioxid oder einem Ma terial mit einer relativen Dielektrizitätskonstante kleiner als 3,9.
– Eine Hartmaskenschicht 36 aus einem elektrisch isolierenden Material mit einer Schichtdicke beispielsweise im Bereich von 50 nm bis 150 nm. Im Ausführungsbeispiel beträgt die Schichtdicke der Hartmaskenschicht 36 100 nm. Beispielsweise besteht die Hartmaskenschicht 36 aus Siliziumnitrid. Alternativ besteht die Hartmaskenschicht 36 aus Siliziumkarbid oder einem anderen nichtleitendem Material.
– Eine dielektrische Schicht 38 mit einer Schichtdicke im Bereich von 150 nm bis 1000 nm. Im Ausführungsbeispiel beträgt die Schichtdicke der dielektrischen Schicht 38 bspw. 500 nm. Beispielsweise besteht die dielektrische Schicht 38 aus Siliziumdioxid oder einem Material mit einer relativen Dielektrizitätskonstante kleiner als 3,9.

Die dielektrische Schicht 34 wird möglichst dünn abgeschieden. Jedoch sollte die Dicke der dielektrischen Schicht 34 größer sein als die Dicke der Hartmaskenschicht 36, so dass sich die dielektrische Schicht 34 mit Hilfe der Hartmaskenschicht 36 gut strukturieren lässt.
Auf diesen Schichtstapel wird eine Resistschicht 40 aufgebracht, die mit Hilfe eines fotolithografischen Verfahrens strukturiert wird. Beim Entwickeln der Resistschicht 40 entsteht eine Aussparung 42, unter der das Via erzeugt werden soll. Das zu erzeugende Via wird Bestandteil der Via-Lage 30, in der sich in eine Vielzahl von Vias befindet, die alle gleich aufgebaut sind.
Wie weiter in 1 dargestellt ist, wird mit Hilfe eines Ätzprozesses 52 eine Aussparung 46 in der dielektrischen Schicht 38 erzeugt, die geneigte Seitenwände 48, 50 hat. Die Neigung der Seitenwände 48, 50 bezogen beispielsweise auf die Normalenrichtung der Hartmaskenschicht 36 liegt bspw. im Bereich zwischen 10 Grad und 30 Grad. Der Ätzprozess 52 wird so durchgeführt, dass sich die vorgegebenen Neigungswinkel W einstellen. Dazu werden die Prozessparameter des Ätzprozesses entsprechend gewählt, insbesondere die Plasmaleistung, Zusatzgase und die Gasflüsse. Durch die Wahl der Prozessparameter scheiden sich während des Ätzprozesses an der Seitenwand Polymere ab, die den Querschnitt minimal verringern. Das sich bildende Gleichgewicht zwischen Seitenwandabscheidung und Ätzvortrieb in die Tiefe stellt den Neigungswinkel sicher. Diese Polymere werden bei der Lackentfernung restefrei im Kontaktloch abgelöst.
Der Ätzprozess 52 wird mit einer hohen Selektivität zu Siliziumnitrid bis zur Hartmaskenschicht 36 durchgeführt. Danach wird die Hartmaskenschicht 36 beispielsweise zeitgesteuert mit einem zweiten Ätzprozess durchätzt, der in den Figuren jedoch nicht dargestellt ist.
Wie in 2 dargestellt, werden danach die Reste der Resistschicht 40 entfernt. Mit einem dritten Ätzprozess 60 wird eine Aussparung 62 für den unteren Abschnitt des herzustellenden Vias erzeugt. Der dritte Ätzprozess 60 ist stark anisotrop, d.h. gerichtet, so dass in der Aussparung 62 für den unteren Abschnitt des herzustellenden Vias vertikale Seitenwände 64 und 66 erzeugt werden. Beim dritten Ätzprozess 60 dient die Hartmaskenschicht 36 als Maske. Beim Durchführen des Ätzprozesses 60 wird die dielektrische Schicht 38 vertikal gedünnt. Außerdem wird die Aussparung 46 lateral aufgeweitet, so dass Seitenwände 48a und 50a entstehen, die jedoch den gleichen Neigungswinkel W wie die Seitenwände 48 bzw. 50 haben. Am Boden der Aussparung 46 werden Teilbereiche 68 der Hartmaskenschicht 36 freigelegt. Der zweite Ätzprozess 60 wird ebenfalls mit einer hohen Selektivität zu Siliziumnitrid durchgeführt, bis die Barriereschicht 32 erreicht ist. Anschließend wird die Barriereschicht 32 beispielsweise zeitgesteuert in einem vierten Ätzprozess 70 durchätzt, bis das Kupfer der Leitbahn 22 freiliegt, siehe 3. Beim Durchführen des Ätzprozesses 70 zum Durchbrechen der Barriere schicht 32 wird die dielektrische Schicht 38 weiter gedünnt. Außerdem wird auch die Aussparung 46 weiter aufgeweitet, so dass Seitenwände 48b und 50b entstehen, die jedoch den gleichen Neigungswinkel W wie die Seitenwände 48 bzw. 50 haben. In der Hartmaskenschicht 36 entsteht aufgrund des Ätzprozesses 70 eine Stufe 74.
Wie weiter in 3 dargestellt ist, ist eine trichterförmige Aussparung für das herzustellende Via erzeugt worden. Eine Aussparung 72 für den oberen Via-Abschnitt hat an ihrer oberen Öffnung einen Durchmesser D1, der erheblich größer ist als ein Durchmesser D2 der Aussparung für den unteren Abschnitt 62b des herzustellenden Vias. Beispielsweise ist der Durchmesser D1 mindestens doppelt so groß wie der Durchmesser D2. Eine Breite B1 der Leitbahn 22 beträgt im Ausführungsbeispiel weniger als ein Mikrometer.
Wie in 4 dargestellt ist, wird anschließend aufgrund der Trichterform der erzeugten Aussparungen nach einer Reinigung des Via-Lochs zunächst ein "heißer" Abscheideprozess durchgeführt, bei dem der untere Abschnitt 62b vollständig gefüllt wird. Auf der übrigen Oberfläche der Schaltungsanordnung 10 lagert sich eine dünne Metallschicht ab. Im Ausführungsbeispiel ist der Durchmesser D2 kleiner als 0,5 μm. Es wird eine untere Aluminiumschicht 82 abgeschieden, beispielsweise mit Hilfe eines Sputterverfahrens. Die Dicke der unteren Aluminiumschicht 82 beträgt beispielsweise 200 nm und liegt vorzugsweise in einem Bereich kleiner als 1 μm. Im Ausführungsbeispiel wird eine Aluminium-Kupfer-Legierung verwendet, wobei der Kupferanteil kleiner als zwei Atomprozent ist. Die Abscheidetemperatur liegt beispielsweise im Bereich von 400 Grad Celsius bis zu 440 Grad Celsius, um ein vollständiges Füllen des unteren Abschnitts des Vias 80 zu gewährleisten. In diesem Prozessabschnitt werden die Vorteile des Via-Abschnitts mit vertikalen Seitenwänden genutzt, d.h. die definierte Kontaktfläche, die voidfreie Füllung auf einer kleinen Kontaktfläche und das kleine Aspektverhältnis, das insbesondere kleiner als 1 ist, so dass der untere Abschnitt 62b breiter als höher ist.
Anschließend wird die Aussparung 72 für den oberen Abschnitt des herzustellenden Vias 80 vollständig oder teilweise mit einem "kalten" Abscheidungsprozess gefüllt, wobei die Legierung vorzugsweise über das Via 80 hinausragt, vorzugsweise um mindestens 500 Nanometer. Es wird die gleiche Aluminium-Kupfer-Legierung verwendet, wie zuvor. Jedoch ist die Abscheidetemperatur um mindestens 50 Grad Celsius niedriger und liegt vorzugsweise im Bereich von 340 Grad Celsius bis 360 Grad Celsius, insbesondere bei 350 Grad Celsius. Bei einer Ausgestaltung wird der die integrierte Schaltungsanordnung 10 tragende Wafer auf die niedrige Temperatur aktiv vorgekühlt, um die Fertigungszeit zu verringern. Zwischen den beiden Prozessabschnitten wird der Wafer nicht aus der Sputteranlage genommen. Die Dicke der oberen Aluminiumschicht 84 beträgt beispielsweise mehr als 2 Mikrometer, ist jedoch üblicherweise kleiner als 5 Mikrometer.
Die untere Aluminiumschicht 82 und die obere Aluminiumschicht 84 werden anschließend mit Hilfe eines weiteren fotolithografischen Schrittes und eines Ätzprozesses strukturiert, wobei eine Leitbahn 92 erzeugt wird. Die Leitbahn 92 führt beispielsweise zu einem Anschlusspad der integrierten Schaltungsanordnung. Das Anschlusspad dient beispielsweise zum Herstellen einer Bondverbindung oder zum Herstellen einer Flip-Chip-Verbindung.
Eine Kante 94 liegt an dem Ort, an dem die stark geneigten Seitenwände 48b, 50b auf die vertikalen Seitenwände 64 und 66 treffen. Die Kante 94 bildet einen geschlossenen kreisförmigen Umlauf. Auf Grund der geringen Abscheidetemperatur der oberen Aluminiumschicht 84 wird die Kante 94 trotz der vergleichsweise großen Dicke der Aluminiumschicht 84 konform abgebildet, siehe Kante 86.
In 4 ist außerdem ein Ort O1 dargestellt, der in der Mitte der stark geneigten Seitenwand 50b liegt. Ein Ort O2 liegt in der Mitte der vertikalen Seitenwand 66. Am Ort O1 grenzt die dielektrische Schicht 38 an das Via 80 an. Am Ort O2 grenzt dagegen die dielektrische Schicht 34 an das Via 80 an.
Bei einem anderen Ausführungsbeispiel wird die obere Aluminiumschicht 84 mit einer geringeren Schichtdicke abgeschieden als im ersten Ausführungsbeispiel, siehe gestrichelte Linie 100. Dabei wird die Aussparung 72 für den oberen Abschnitt des Vias 80 nur teilweise gefüllt. Eine gestrichelte Linie 102 zeigt die Obergrenze des Vias 80. Die Lage der Obergrenze des Vias 80 stimmt mit der Lage der der Bauelementelage 12 zugewandten Seite der Leitbahn 92 überein.
Zusammenfassend gilt, dass durch die Abfolge aus "heißer" und "kalter" Kontakt- bzw. Vialochfüllung Randbedingungen erfüllt werden können, die bezüglich des Flankenwinkels, bezüglich der Metallkörnung und bezüglich der Schichtdicke bestehen. Das für eine solche Verfahrensführung erforderliche Doppelprofil des Kontaktlochs bzw. Vialochs, d.h. steile Flanken für die heiße Abscheidung und vergleichsweise flache Flanken für die kalte Abscheidung, lässt sich ohne zusätzliche Prozessschritte hinsichtlich einer Lithografie bzw. eines Anlagenwechsels durch die Verwendung eines zusätzlichen Liners bzw. einer zusätzlichen Hartmaske 36 erzielen. Die zusätzliche Hartmaskenschicht 36 erfordert nur eine weitere Abscheidung, die ohne Aufwand und in der gleichen Anlage, aber in einer anderen Kammer bzw. sogar in derselben Kammer mit veränderten Prozessgasen durchgeführt wird. Die unter der Hartmaskenschicht angeordnete dielektrische Schicht 34 lässt sich mit einer genau vorgegebenen Schichtdicke abscheiden, wobei die Schichtdickentoleranz beispielsweise kleiner als ± 3 Prozent ist. Die Schichtdicke der dielektrischen Schicht 34 legt die vertikale Lage bzw. Länge des unteren Abschnitts des Vias 90 und damit indirekt auch die Lage bzw. Länge des oberen Abschnitts des Vias 90 fest. Somit lassen sich enge vorgegebene Toleranzen an den Prozess erfüllen, insbesondere an verschiedenen Orten einer integrierten Schaltungsanordnung, an verschiedenen Orten eines Wafers und auch an Schaltungsanordnungen, die auf verschiedenen Wafern hergestellt worden sind.
Die eben angesprochenen Randbedingungen betreffen:

– den Flankenwinkel: der untere Via-Abschnitt muss mit einem "heißen" Abscheideprozess hergestellt werden, wobei bei Aluminium typische Werte zwischen 400 Grad Celsius bis 450 Grad Celsius liegen. Generell gilt: je steiler die Flanken der Kontakt- bzw. Vialöcher sind, desto höher ist die Temperatur der Metallabscheidung anzusetzen. Beispielsweise bedingt ein Winkel W der Kontakt- bzw. Vialochflanken von kleiner oder gleich 2 Grad eine Temperatur von 440 Grad Celsius für die Metallabscheidung, um leerstellenfrei bzw. voidfreie zu füllen. Ziel sind möglichst steile Seitenwände des Kontaktlochs, um den Flächenbedarf gering zu halten, d.h. es sind hohe Abscheidetemperaturen erforderlich.
– Metallkörnung: Bei steigender Temperatur der Metallabscheidung nimmt die Körnigkeit zu, die zu einer unerwünschten rauen Oberfläche der Metallbahn führt. Dies führt seinerseits zu mehreren technischen Problemen in der Prozessführung. Beispielsweise überlagern sich die Kornstrukturen mit optischen Justiermarken, deren Verwendbarkeit dadurch eingeschränkt wird. Lackreste auf der Aluminiumschicht können auch nicht mehr vollständig entfernt werden. Beim darauffolgenden Ätzen wirken diese Lackreste dann maskierend bzw. können im nächsten thermischen Schritt durch unkontrollierte Volumenzunahmen zur Zerstörung von Metallbahnen führen. Ziel ist es, die Temperatur der Metallabscheidung hinsichtlich der Materialkörnung gering zu halten.
– Schichtdicke: Eine weitere Forderung besteht darin, einen möglichst geringen Schichtwiderstand der obersten Metall ebene zu erreichen, beispielsweise für Hochfrequenzanwendungen als Spulenebene. Typische Werte für die Dicke des Metalls sind 3 Mikrometer bis 5 Mikrometer. Mit zunehmender Schichtdicke nimmt die Körnung des Aluminiums stark zu. Für 3 Mikrometer Dicke beispielsweise darf die Abscheidetemperatur 330 Grad Celsius nicht übersteigen.

Durch die oben angegebenen Verfahren lässt sich die obere Metallisierungsebene mit einem Prozess herstellen, bei dem die Vias gleichzeitig mit dem Abscheiden von Leitbahnmaterial gefüllt werden, so dass Via und Leitbahn aus demselben Material bestehen. Nach dem Öffnen des Via-Lochs wird die Materialabscheidung für die oberste Metallisierungsebene zur Füllung dieser Löcher genutzt.
Durch den unteren Via-Abschnitt mit vertikalen Seitenwänden kann eine kleine Kontaktfläche D2 verwendet werden, mit der auch kritische Aspektverhältnisse verbunden sind. Ein kleiner Pitch der unteren Metallebene, von beispielsweise 280 nm, kann gefertigt werden. Der als Hartmaske ausgebildete Liner definiert die Kontaktfläche sicher. Da mit der Dicke des Aluminiummetalls, dessen Designregeln in der Verdrahtungsebene wesentlich entspannter sind, ist der Durchmesser der oberen Öffnung D1 unkritisch und schränkt folglich den minimalen Pitch der oberen Metallisierungsebene nicht ein.
Weiter zusammenfassend gilt, dass ein zusätzlicher Liner mit der Funktion einer Hartmaske integriert wird. Es wird ein kombiniertes Kontakt- bzw. Vialoch angegeben, das definiert einstellbare Flankenwinkel hat. Weiterhin wird ein "heißes" Füllverfahren mit einem "kalten" Füllverfahren kombiniert zur Füllung eines Via-Lochs. Dadurch lassen sich die folgenden Vorteile erreichen:

– genauere Definition der Kontaktfläche D2, 3,
– entspanntere Designregeln, z.B. hinsichtlich des Überlappens, in der Kupferebene,
– höhere Packungsdichte der Verdrahtungsbahnen in der Kupferebene,
– Bereitstellung höhere Metalldicken mit reduzierten Nachbearbeitungs- bzw. Reworkraten, wobei das "Rework" die Wiederholung der Abscheidung, Belichtung und Entwicklung eines Lacks betrifft. Dies wird notwendig, wenn die Maske bei der Belichtung beispielsweise wegen schlechter Justiermarken dejustiert war.
– Entspannte Aspektverhältnisse des unteren Anschnitts des Vias.

Die angegebenen Verfahren sind für alle Metallisierungen anwendbar. Beispielsweise wird in einem Aluminium-basierten BEOL (Back End of Line) die oberste Verdrahtungsebene mit der darunterliegenden Verdrahtungsebene mittels der erfindungsgemäßen Vias verbunden, um wolframgefüllte Vias zu ersetzen. In einem Kupfer BEOL wird die letzte Kupferebene mit einer Aluminiumebene angeschlossen, die selbst Verdrahtungsebene ist. Die Aluminiumebene wird mittels der erfindungsgemäßen Vias an die darunterliegende Kupferebene elektrisch angeschlossen. In beiden Fällen greifen die oben genannten Vorteile. Die Verfahren werden insbesondere eingesetzt bei Technologien mit 250 nm (Nanometer), 110 nm, 90 nm oder weniger als 90 nm minimaler kritischer Strukturbreite. Die Anwendungen betreffen beispielsweise dynamische Speicher (DRAM), sogenannte NROM (Nitride Read Only Memory) oder Technologien für Logikchips.

10: Integrierte Schaltungsanordnung
12: Bauelementelage
20: Leitbahnlage
22: Leitbahn
24: Dielektrikum
30: Via-Lage
32: Barriereschicht
34: Dielektrische Schicht
36: Hartmaskenschicht
38: Dielektrische Schicht
40: Resistschicht
42: Resistaussparung
44: Gestrichelte Linie
46: Aussparung
48, 50: Seitenwand
48a, 50a: Seitenwand
48b, 50b: Seitenwand
W: Winkel
52: Erster Ätzprozess
60: Dritter Ätzprozess
62: Aussparung
62b: Aussparung
64, 66: Seitenwand
68: Teilbereich
70: Vierter Ätzprozess
72: Aussparung
74: Stufe
D1: Öffnungsdurchmesser
D2: Kontaktdurchmesser
B1: Metallbreite
80: Via
82: Untere Aluminiumschicht
84: Obere Aluminiumschicht
86: Kante
90: Leitbahnlage
92: Leitbahn/Pad
94: Kante
O1, O2: Ort
100, 102: Gestrichelte Linie

Claims

Integrierte Schaltungsanordnung (10), mit einer Bauelementelage (12), die eine Vielzahl von elektronischen Bauelementen enthält, mit einer der Bauelementelage (12) nahen ersten Leitstruktur (22), mit einer weiter weg von der Bauelementelage (12) als die erste Leitstruktur (22) angeordneten zweiten Leitstruktur (92), mit einer vertikalen Leitstruktur (80), deren eines Ende an der ersten Leitstruktur (22) angeordnet ist und deren anderes Ende an der zweiten Leitstruktur (92) angeordnet ist, mit einem der ersten Leitstruktur (22) nahen ersten Abschnitt (62b) der vertikalen Leitstruktur (80), und mit einem der zweiten Leitstruktur (92) nahen zweiten Abschnitt (72) der vertikalen Leitstruktur (80), wobei sich der zweite Abschnitt (72) mit abnehmendem Abstand zur Bauelementelage (12) verjüngt, wobei sich der erste Abschnitt (62b) der vertikalen Leitstruktur (80) mit abnehmenden Abstand zur Bauelementelage (12) nicht oder weniger stark verjüngt als der zweite Abschnitt (72) der vertikalen Leitstruktur (80), mit einem Bereich (94) zwischen dem ersten Abschnitt (62b) der vertikalen Leitstruktur (80) und dem zweiten Abschnitt (72) der vertikalen Leitstruktur (80), und mit einer dielektrischen Schicht (36) an dem Bereich (94), wobei die an dem Bereich (94) liegende dielektrische Schicht (36) eine andere stoffliche Zusammensetzung als eine dielektrische Schicht (38) hat, die an einem Ort (O1) der vertikalen Leitstruktur (80) angeordnet ist, der zu dem Bereich (94) den gleichen Abstand wie zu der der Bauelementelage (12) zugewandten Seite der zweiten Leitstruktur (92) hat, dadurch gekennzeichnet, dass die an dem Bereich (94) liegende dielektrische Schicht (36) eine andere stoffliche Zusammensetzung als eine dielektrische Schicht (38) hat, die an einem Ort (O2) der vertikalen Leitstruktur (80) angeordnet ist, der zu dem Bereich (94) den gleichen Abstand wie zu einer von der Bauelementelage (12) abgewandten Seite der ersten Leitstruktur (22) hat.
Integrierte Schaltungsanordnung (10) nach Anspruch 1, dadurch gekennzeichnet, dass der Bereich (94) an der Grenze zwischen dem ersten Abschnitt (62b) und dem zweiten Abschnitt (72) liegt.
Integrierte Schaltungsanordnung (10) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der zweite Abschnitt (72) in vertikaler Richtung gesehen länger als der erste Abschnitt (62b) ist, insbesondere um mindestens 30 Prozent bezogen auf die Länge des ersten Abschnitts (62b).
Integrierte Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die vertikale Leitstruktur (80) außer dem ersten Abschnitt (62b) und dem zweiten Abschnitt (72) keine weiteren Abschnitte enthält, oder dass der erste Abschnitt (62b) und der zweite Abschnitt (72) mindestens 90 Prozent des Materials der vertikalen Leitstruktur (80) bilden.
Integrierte Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Umrissverlauf von allen Querschnitten durch die vertikale Leitstruktur (80) in Ebenen, die parallel zur Bauelementelage (12) liegen, abgesehen von der Größe des Umrisses gleich ist.
Integrierte Schaltungsanordnung (10) nach Anspruch 5, dadurch gekennzeichnet, dass die erste Leitstruktur (22) in einer Ebene, die parallel zur Bauelementelage (12) liegt, einen ersten Umriss hat, dessen Umrissverlauf sich von dem Umrissverlauf der Querschnitte der vertikalen Leitstruktur (80) unterscheidet, insbesondere nicht nur hinsichtlich der Größe, und dass die zweite Leitstruktur (92) in einer Ebene, die parallel zur Bauelementelage (12) liegt, einen zweiten Umriss hat, dessen Umrissverlauf sich von dem Umrissverlauf der Querschnitte der vertikalen Leitstruktur (80) unterscheidet, insbesondere nicht nur hinsichtlich der Größe.
Integrierte Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Leitstruktur (22) mindestens 80 Atomprozent Kupfer enthält, und dass die vertikale Leitstruktur (80) und die zweite Leitstruktur (92) mindestens 80 Atomprozent Aluminium enthalten.
Integrierte Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Leitstruktur (22) und die zweite Leitstruktur (92) Leitbahnen sind, und dass die vertikale Leitstruktur (80) ein Via ist.
Integrierte Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zweite Leitstruktur (92) eine Leitstruktur der obersten Metallisierungslage der integrierten Schaltungsanordnung (10) ist.
Verfahren zum Herstellen einer integrierten Schaltungsanordnung (10) mit den Schritten: Erzeugen einer ersten Leitstruktur (22), Abscheiden mindestens einer ersten dielektrischen Schicht (34) nach dem Erzeugen ersten Leitstruktur (22), Abscheiden mindestens einer Hartmaskenschicht (36) nach dem Abscheiden der ersten dielektrischen Schicht (34), Abscheiden mindestens einer weiteren dielektrischen Schicht (38) nach dem Abscheiden der Hartmaskenschicht (36), gekennzeichnet durch die Schritte: Strukturieren der weiteren dielektrischen Schicht (38) und der Hartmaskenschicht (36) mit einem fotolithografischen Verfahren in einem ersten Ätzprozess (52) unter Erzeugen einer Aussparung (46) in der weiteren dielektrischen Schicht (38) und in der Hartmaskenschicht (36), wobei die Aussparung (46, 72) in der weiteren dielektrischen Schicht (38) mit einem Ätzprozess (52) erzeugt wird, bei dem geneigte Seitenwände (48, 50) entstehen, Strukturieren der ersten dielektrischen Schicht (34) mit Hilfe der strukturierten Hartmaskenschicht (36) in einem zweiten Ätzprozess (60), der sich vom ersten Ätzprozess (52) unterscheidet, unter Erzeugen einer Aussparung (62b) in der ersten dielektrischen Schicht (34), wobei die beiden Aussparungen (46, 62b) eine Aussparung zur Aufnahme einer Vialeitstruktur oder einer Kontaktleitstruktur bilden.
Verfahren nach Anspruch 10, gekennzeichnet durch den Schritt: Abscheiden einer ersten Metallschicht (82) bei einer ersten Abscheidetemperatur unter Füllen der Aussparung (62b) in der ersten dielektrischen Schicht (34), nach dem Abscheiden der ersten Metallschicht (82) Abscheiden einer zweiten Metallschicht (84) bei einer im Vergleich zu ersten Abscheidetemperatur tieferen zweiten Abscheidetemperatur.
Verfahren nach Anspruch 10 oder 11, gekennzeichnet durch den Schritt: Strukturieren der zweiten Metallschicht (34) und der ersten Metallschicht (82) mit einem weiteren fotolithografischen Verfahren unter Erzeugen einer zweiten Leitstruktur (92).
Verfahren nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass die Aussparung (72) in der weiteren dielektrischen Schicht (38) mit einem Ätzprozess (52) erzeugt wird, bei dem geneigte Seitenwände (48, 50) entstehen, wobei der Neigungswinkel (W) der Seitenwände bezogen auf die Normalenrichtung einer Bauelementelage (12) der integrierten Schaltungsanordnung (10) im Bereich von 5 Grad bis 35 Grad liegt, oder im Bereich von 10 Grad bis 25 Grad, und dass die Aussparung (62b) in der ersten dielektrischen Schicht (34) mit einem anisotropen Ätzprozess (60) erzeugt wird.
Verfahren nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, dass die erste LeiSStstruktur (22) mit einem Damasceneverfahren erzeugt wird.