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Gebiet der vorliegenden Erfindung
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Im Allgemeinen betrifft die vorliegende Erfindung das Gebiet der integrierten Schaltungen und betrifft insbesondere Chipumrandungsstrukturen, die in dem Metallisierungssystem der Halbleiterbauelemente ausgebildet sind.
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Beschreibung des Stands der Technik
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Der heutige globale Markt zwingt die Hersteller von Massenprodukten dazu, diese bei hoher Qualität und geringem Preis anzubieten. Es ist daher wichtig, die Ausbeute und die Prozesseffizienz zu verbessern, um die Produktionskosten zu minimieren. Dies gilt insbesondere auf dem Gebiet der Halbleiterherstellung, da es hier wesentlich ist, modernste Technologie mit Massenproduktionsverfahren zu kombinieren. Es ist daher das Ziel der Halbleiterhersteller, den Verbrauch von Rohmaterialien und Verbrauchsmaterialien zu reduzieren, während gleichzeitig die Ausnutzung der Prozessanlage verbessert wird, da in modernen Halbleiterfertigungsstätten Anlagen erforderlich sind, die äußerst kostenintensiv sind und den wesentlichen Teil der Gesamtproduktionskosten repräsentieren. Folglich führt eine hohe Anlagenauslastung in Verbindung mit einer hohen Produktionsausbeute, d. h. mit einem großen Verhältnis von guten Bauelementen zu fehlerhaften Bauelementen, zu einer erhöhten Rentabilität.
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Integrierte Schaltungen werden typischerweise in automatisierten oder halbautomatisierten Fertigungsstätten hergestellt, wobei das Produkt eine große Anzahl an Prozessen und Messschritten durchläuft, bis die Bauelemente fertig gestellt sind. Die Anzahl und die Art der Prozessschritte und der Messschritte, die ein Halbleiterbauelement durchlaufen muss, hängen von den Eigenschaften des herzustellenden Halbleiterbauelements ab. Ein gewöhnlicher Prozessablauf für eine integrierte Schaltung enthält eine Vielzahl an Fotolithografieschritten, um ein Schaltungsmuster für eine spezielle Bauteilebene in eine Lackschicht abzubilden, die nachfolgend strukturiert wird, um eine Lackmaske zu bilden, die in weiteren Prozessen zur Herstellung von Bauteilstrukturelementen in der betrachteten Bauteilebene beispielsweise mittels Ätzprozessen, Implantationsprozessen, Abscheideprozessen, Polierprozessen und Ausheizprozessen und dergleichen verwendet wird. Somit wird Schicht auf Schicht eine Vielzahl an Prozessschritten ausgeführt auf der Grundlage eines speziellen Lithografiemaskensatzes für die diversen Ebenen des spezifizierten Bauelements. Beispielsweise erfordert eine komplexe CPU mehrere hundert Prozessschritte, wovon jeder innerhalb spezifizierter Prozessgrenzen auszuführen ist, um die Spezifikationen des betrachteten Bauelements zu erfüllen.
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Aus diesem Grunde wird eine Vielzahl an Messdaten typischerweise gewonnen, um die Produktionsprozesse, etwa Lithografieprozesse und dergleichen, zu steuern, was bewerkstelligt wird, indem spezielle Teststrukturen vorgesehen werden, die typischerweise in einem Bereich außerhalb des eigentlichen Typgebiets angeordnet sind, wobei dieses Gebiet auch als Rahmen- bzw. Randgebiet bezeichnet wird, das verwendet wird, um das Substrat zu zerschneiden, wenn die einzelnen Chipgebiete getrennt werden. Während der komplexen Fertigungssequenz zur Fertigstellung von Halbleiterbauelementen, etwa von CPUs und dergleichen, wird eine große Menge an Messdaten erzeugt, beispielsweise durch Inspektionsanlagen und dergleichen, aufgrund der großen Anzahl an komplexen Fertigungsprozessen, deren gegenseitige Abhängigkeit schwierig einschätzbar ist, so dass für gewöhnlich fabrikinterne Ziele für gewisse Prozesssequenzen festgelegt werden, wobei angenommen wird, dass diese Sollwerte Prozessfenster bereitstellen, um damit ein gewünschtes endgültiges elektrisches Verhalten der fertig gestellten Bauelemente zu erreichen. Das heißt, die komplexen individuellen Prozesse oder zugehörigen Sequenzen werden auf der Grundlage entsprechender linieninterner Messdaten überwacht und gesteuert, so dass die entsprechenden Prozessergebnisse innerhalb der spezifizierten Prozessgrenzen gehalten werden, die wiederum auf der Grundlage des endgültigen elektrischen Leistungsverhaltens des betrachteten Produkts bestimmt werden. Im Hinblick auf eine insgesamt bessere Prozesssteuerung und eine geeignete Festlegung von Zielwerten für die diversen Prozesse auf der Grundlage des endgültigen elektrischen Leistungsverhaltens werden folglich elektrische Messdaten auf der Grundlage der zugehörigen Teststrukturen, die im Randgebiet angeordnet sind, erzeugt. Diese elektrischen Teststrukturen enthalten geeignete Schaltungselemente, etwa Transistoren, Leitungen, Kondensatoren und dergleichen, die in geeigneter Weise mit entsprechenden Sondierungsanschlussflächen in Verbindung stehen, um damit spezielle Messstrategien zum Bewerten des elektrischen
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Leistungsverhaltens der diversen kritischen Elemente in der Teststruktur zu ermöglichen.
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In komplexen Halbleiterbauelementen erfordern nicht nur die Schaltungselemente, die in und über einer entsprechenden Halbleiterschicht ausgebildet sind, eine gründliche Überwachung, sondern auch das Metallisierungssystem des Halbleiterbauelements ist ein sehr komplexes Gebilde, wodurch auch komplexe Prozess- und Materialüberwachungstechniken erforderlich werden. Aufgrund der voranschreitenden Verringerung der kritischen Abmessungen der halbleiterbasierten Schaltungsstrukturelemente, etwa der Transistoren und dergleichen, müssen auch die Bauteilstrukturelemente in dem Metallisierungssystem im Hinblick auf kritische Abmessungen und elektrisches Verhalten kontinuierlich verbessert werden. Beispielsweise erfordern aufgrund der erhöhten Packungsdichte in der Bauteilebene die elektrischen Verbindungen der Schaltungselemente, etwa der Transistoren und dergleichen, eine Vielzahl an gestapelten Metallisierungsschichten, die Metallleitungen und entsprechende Kontaktdurchführungen aufweisen, um damit das komplexe Verdrahtungssystem in dem betrachteten Halbleiterbauelement bereitzustellen. Das Vorsehen einer moderat hohen Anzahl an gestapelten Metallisierungsschichten ist mit einer Vielzahl technischer Herausforderungen hinsichtlich der Prozesse verknüpft, wodurch effiziente Überwachungs- und Steuerungsstrategien erforderlich sind. Beispielsweise wird in komplexen Anwendungen typischerweise das elektrische Leistungsverhalten in den Metallisierungssystemen verbessert, indem dielektrische Materialien mit einer kleinen Dielektrizitätskonstante in Verbindung mit Metallen mit hoher Leitfähigkeit, etwa Kupfer, Kupferlegierungen und dergleichen, verwendet werden. Da der Fertigungsprozess zur Herstellung von Metallisierungssystemen auf der Grundlage von dielektrischen Materialien mit geringerer Permittivität, die auch als Dielektrika mit kleinem ε bezeichnet werden, und auf der Grundlage gut leitender Metalle, etwa Kupfer, eine Vielzahl sehr komplexer Fertigungsschritte umfasst, ist eine stetige Verifizierung der Prozessergebnisse typischerweise erforderlich, um das gesamte elektrische Leistungsverhalten des Metallisierungssystems und auch das Verhalten zugehöriger Fertigungsstrategien zu überwachen.
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Beispielsweise erfordert die Bearbeitung von Kupfermaterial in einer Halbleiterfertigungsstrategie gewisse Eigenschaften im Hinblick auf das Erzeugen von Metallleitungen und Kontaktdurchführungen aufgrund der speziellen Eigenschaften des Kupfers im Hinblick auf die Materialabscheidung, die Strukturierung und dergleichen. Das heißt, da Kupfer nicht in effizienter Weise auf der Grundlage gut etablierter CVD-(chemische Dampfabscheide-)Prozesse und dergleichen abgeschieden werden kann, und aufgrund der Tatsache, dass Kupfer keine flüchtigen Ätzprodukte in einer Vielzahl an gut etablierten anisotropen Ätzrezepten bildet, muss typischerweise ein dielektrisches Material zuerst abgeschieden und so strukturiert werden, dass es Öffnungen für die Metallleitungen und Kontaktdurchführungen aufweist, die nachfolgend auf der Grundlage eines komplexen Abscheideschemas aufgeführt werden, wobei die Abscheidung eines geeigneten leitenden Barrierenmaterials in Verbindung mit dem Kupfervolumenmaterial miteingeschlossen ist, wobei dieses auf der Grundlage elektrochemischer Abscheidetechniken aufgebracht wird. Daraufhin muss überschüssiges Material, das während der vorhergehenden Abscheidesequenz erzeugt wurde, entfernt werden, was typischerweise bewerkstelligt wird, zumindest in einer gewissen Phase des Abtragungsprozesses, durch chemischmechanisches Polieren oder durch Einebnungsprozesse, wodurch die gewünschten elektrisch isolierten Metallleitungen geschaffen werden, die in dem dielektrischen Material eingebettet sind. Wie zuvor angegeben ist, müssen die Abmessungen der Metallleitungen so reduziert werden, dass dies mit der erhöhten gewünschten Packungsdichte in Einklang ist, wodurch ebenfalls geringere Zwischenräume zwischen den jeweiligen Metallleitungen erforderlich sind, was wiederum die Verwendung von dielektrischen Materialien mit kleinem ε notwendig macht, um die parasitären RC(Widerstands/Kapazitäts)-Zeitkonstanten auf einem geringen Niveau zu halten, da typischerweise die Signalausbreitungsverzögerung wesentlich durch das Verhalten des Metallisierungssystems beeinflusst ist. Aufgrund der Komplexität der elektrischen Verbindungen, die in dem Metallisierungssystem zu schaffen sind, ist eine Vielzahl von Metallisierungsschichten aufeinander zu stapeln, was daher komplexe Lithografieprozesse erfordert, um eine entsprechende Ätzmaske zum Strukturieren des dielektrischen Materials der betrachteten Metallisierungsschicht zu bilden, woran sich ein komplexes Abscheideschema mit einer abschließenden Abtragungsprozesssequenz anschließt, während welcher überschüssiges Material abgetragen wird und die auch zu einer besseren resultierenden Oberflächentopografie beiträgt, um damit nachfolgende aufwändige Lithografieprozesse zum Strukturieren des dielektrischen Materials einer nachfolgenden Metallisierungsschicht zu ermöglichen.
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Beispielsweise beinhaltet der Prozess der Herstellung von Kontaktdurchführen, d. h. von vertikalen Kontaktelementen, die sich von einer Metallleitung einer Metallisierungsschicht zu einer Metallleitung einer benachbarten Metallisierungsschicht erstrecken, einen sehr kritischen Lithografieprozess in Verbindung mit einem Ätzprozess, wobei auch das nachfolgende Auffüllen des leitenden Materials, etwa eines dünnen leitenden Barrierenmaterials möglicherweise in Verbindung mit einem Saatmaterial, kritische Prozessschritte repräsentieren und somit einen wesentlichen Einfluss auf das gesamte elektrische Leistungsverhalten der betrachteten Metallisierungsschicht ausüben. Ferner hängen viele dieser komplexen Fertigungsprozesse, etwa Lithografie, das Ätzen, das Polieren und dergleichen, von der lokalen Nachbarschaft des betreffenden Chipgebiets im Hinblick auf das resultierende Prozessergebnis ab. Das heißt, das Ätzverhalten, das Abscheideverhalten, das Polierverhalten und dergleichen hängen lokal von der Strukturdichte ab, d. h. der Anzahl und der Größe an Schaltungselementen, etwa an Metallleitungen und Kontaktdurchführungen, die pro geeignet ausgewählter Einheitsfläche vorhanden sind, so dass gewisse Prozessschwankungen im Hinblick auf die Bauteilbereiche mit unterschiedlicher Strukturdichte auftreten können. Beispielsweise kann sich die Abtragsrate in Bauteilbereichen mit moderat geringer Strukturdichte, d. h. mit kleinerer Anzahl an Bauteilstrukturelementen, etwa Gräben, Kontaktlöchern, Geräteelektroden und dergleichen, pro Einheitsfläche, von der Abtragsrate in Bereichen unterscheiden, die eine höhere Strukturdichte aufweisen, wodurch unterschiedliche Höhenniveaus in Bauteilgebieten mit deutlich unterschiedlicher Strukturdichte erzeugt werden. Die Differenz im Höhenniveau kann jedoch Prozessergebnisse in Lithografieprozessen negativ beeinflussen, die so ausgeführt werden, dass kritische Strukturgrößen in jeweiligen Bauteilebenen festgelegt werden. Da der Lithografieprozess die Basis repräsentiert, um kritische Abmessungen von Bauteilstrukturelementen, etwa von Transistoren, Metallleitungen, Kontaktdurchführungen, und dergleichen, zu erhalten, kann damit ein entsprechender Unterschied in den kritischen Abmessungen und somit im Gesamtverhalten dieser Bauteilstrukturelemente auftreten.
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Es ist bekannt, dass große Anstrengungen unternommen werden, um die optischen Eigenschaften des Lithografiesystems beispielsweise im Hinblick auf die numerische Apertur, die Fokustiefe und die Wellenlänge der verwendeten Lichtquelle zu verbessern. Die Auflösung eines optischen Systems ist proportional zur Wellenlänge der verwendeten Lichtquelle und zu einem prozessabhängigen Faktor und ist umgekehrt proportional zur numerischen Apertur. Aus diesem Grunde kann die Wellenlänge verringert werden und/oder der prozessabhängige Faktor kann verringert werden und/oder die numerische Apertur kann erhöht werden, um die Gesamtauflösung zu erhöhen. In den vergangenen Jahren wurden alle drei Vorgehensweisen gleichzeitig verfolgt, woraus sich sehr komplexe Lithografiesysteme ergaben, in denen die schließlich erreichte Auflösung deutlich unterhalb der Wellenlänge der Belichtungsstrahlung liegt. Andererseits ist die Fokustiefe, d. h. der Bereich, innerhalb welchem Objekte mit ausreichender Genauigkeit abgebildet werden können, umgekehrt proportional zum Quadrat der numerischen Apertur, so dass jüngste Entwicklungen für das Vergrößern der numerischen Apertur zu einer deutlich geringeren Fokustiefe geführt haben, was daher einen signifikanten Einfluss auf das Leistungsvermögen des optischen Abbildungsprozesses ausübt, da entsprechende Topografieschwankungen zu einer ausgeprägten Modifizierung der schließlich erreichten kritischen Abmessung führen, was wiederum zu entsprechenden Ungleichmäßigkeiten im Hinblick auf das Leistungsverhalten von beispielsweise integrierten Schaltungen führt.
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Eine Quelle für die Erzeugung ausgeprägter Unterschiede in der Oberflächentopografie ist der Bereich zwischen dem eigentlichen Chipgebiet und dem Randgebiet, in welchem eine sogenannte Chipumrandung oder Chipversiegelung vorgesehen wird, um am Rand das eigentliche Chipgebiet von dem Randgebiet abzutrennen, in welchem Schnittlinien so vorgesehen sind, dass das Substrat geschnitten werden kann, wenn die einzelnen Halbleiterchips hergestellt werden. Während des Schneidens der Substrate wirken typischerweise ausgeprägte mechanische Kräfte auf die benachbarten Chipgebiete, was zu einer Schädigung führen kann, beispielsweise in den komplexen Metallisierungssystemen. Wie zuvor erläutert ist, wird in komplexen Halbleiterbauelementen typischerweise das Metallisierungssystem auf der Grundlage komplexer dielektrischer Materialien mit einer Dielektrizitätskonstante von 3,0 oder weniger hergestellt, die jedoch eine deutlich geringere mechanische Stabilität im Vergleich zu gut etablierten konventionellen dielektrischen Materialien, etwa Siliziumdioxid, Siliziumnitrid und dergleichen aufweisen. Folglich können beim Schneidevorgang die ausgeprägten mechanischen Kräfte zu der Ausbildung von Rissen, zu Materialablösungen und dergleichen führen, was schließlich zu einem totalen Ausfall des Metallisierungssystems führen kann und auch zu einer ausgeprägten zusätzlichen Kontamination der Chipgebiete beitragen kann. Aus diesem Grunde wird die Chipumrandung in dem Metallisierungssystem des Halbleiterbauelements so vorgesehen, dass es mit dem Halbleitersubstrat verbunden ist und daher eine robuste mechanische Barriere bildet, in der die mechanischen Kräfte aufgenommen werden können, ohne dass eine ausgeprägte Schädigung in dem Metallisierungssystem innerhalb des eigentlichen Chipgebiets auftritt. Typischerweise ist das Chipumrandungsgebiet mit geeignet gestalteten Metallstrukturen versehen, etwa Leitungsbereichen, Kontaktdurchführungen und dergleichen in jedem der nachfolgenden Metallisierungsschichten, so dass eine robuste Wand oder Barriere erzeugt wird, wie dies nachfolgend detaillierter mit Bezug zu den 1a–1c erläutert ist.
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1a zeigt schematisch eine Draufsicht eines Halbleiterbauelements 100 in einer Fertigungsphase vor dem Schneiden des Bauelements 100, um einzelne Halbleiterchips bereitzustellen. Das Bauelement 100 umfasst mehrere Chip oder Chipgebiete 110, wobei der Einfachheit halber ein einzelner Chip 110 in 1a gezeigt ist. Es sollte doch beachtet werden, dass eine Vielzahl an derartigen Halbleiterchips 110 als ein Array vorgesehen ist, die jeweils von einem Randgebiet 140 begrenzen, was, wie zuvor angegeben ist, zum Definieren geeigneter Schneidelinien und auch zum Ausbilden von Teststrukturen verwendet wird, um nicht unnötig wertvolle Chipfläche zu verschwenden. Der Chip 110 besitzt eine beliebige geeignete geometrische Gestalt, wie beispielsweise gezeigt ist, ein im Wesentlichen quadratisches Aussehen, während in anderen Fällen andere rechteckige Gestaltungsformen eingesetzt werden. Der Chip 110 umfasst ein Chipgebiet 120, das als ein geeignetes Substratmaterial zu versehen ist, das eine oder mehrere Halbleiterschichten aufweist und auch die weiteren Bauteilebenen umfasst, etwa die mehreren Metallisierungsschichten, die das Verdrahtungsnetzwerk für die tatsächlichen Schaltungselemente bilden, die innerhalb des Chipgebiets 120 vorgesehen sind. Das Chipgebiet 120 ist lateral durch ein Chipumrandungsgebiet 130 begrenzt, das als eine Vielzahl an dicht gepackten Metallstrukturelementen verstanden werden kann, die in dem Metallisierungssystem vorgesehen sind, um eine mechanisch stabile Barriere zu erzeugen. Somit erstreckt sich das Chipumrandungsgebiet 130 durch alle Metallisierungsschichten und ist auch mit einem Substratmaterial des Halbleiterbauelements 100 verbunden. Typischerweise ist die Vielzahl der Metallstrukturelementen in dem Chipumrandungsgebiet 130 elektrisch miteinander verbunden und ist wiederum beispielsweise mit dem Halbleitermaterial oder dem Substrat verbunden, um damit die gesamte elektrische Robustheit einer Schaltung zu verbessern, die in dem Chipgebiet 120 ausgebildet ist.
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1b zeigt schematisch eine Draufsicht eines Teils des Halbleiterbauelements 100, der in 1a als B angegeben ist. Wie gezeigt, umfasst die Chipumrandung 130 mehrere Umrandungsabschnitte 130a, 130b, die zwischen dem Chipgebiet 120 und dem Randgebiet 140 angeordnet sind, möglicherweise mit einem zusätzlichen Pufferabschnitt 130c, der zwischen den Abschnitten 130a, 130b angeordnet ist. Jeder der Umrandungsabschnitte 130a, 130b umfasst eine diecht Struktur aus Metallstrukturelementen 131, beispielsweise in Form von Metallleitungsbereichen und dergleichen, die miteinander verbunden sind, so dass ein dichtes ”Netz” aus metallenthaltenden Strukturelementen gebildet ist, die für die gewünschte mechanische Festigkeit sorgen. Wie zuvor angegeben ist, können die Metallstrukturelemente 131 in komplexen dielektrischen Materialien ausgebildet sein, etwa dielektrischen Materialien mit kleinem ε, die an sich eine geringe mechanische Stabilität besitzen. Folglich ist in der Chipumrandung 130 die gesamte Dichte an Metall gegebenenfalls deutlich höher im Vergleich zu dem Chipgebiet 120, um damit die geringe mechanische Stabilität der komplexen dielektrischen Materialien mit kleinem ε zu kompensieren. Es sollte beachtet werden, dass das Puffergebiet 130c in anderen konventionellen Gestaltungsformen weggelassen werden kann, wenn dies als vorteilhaft im Hinblick auf die Gesamtstabilität und dergleichen erachtet wird. Wie gezeigt, definiert das Chipumrandungsgebiet 130 eine Grenze 130d, um damit das Chipgebiet 120 abzugrenzen, und bildet ferner eine Grenze 130f, um eine Trennung zu dem Randgebiet 140 bereitzustellen.
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Es sollte beachtet werden, dass die in 1b gezeigte geometrische Gestaltung lediglich anschaulicher Natur ist und die Gestaltung einer speziellen Metallisierungsschicht repräsentieren kann, während die Gestaltungsform einer darunter liegenden Schicht sich davon unterscheiden kann und geeigneterweise zu benachbarter Metallisierungsschichten auf der Grundlage von Gräben, Kontaktdurchführungen und dergleichen verbunden ist. Typischerweise ist eine Breite, die durch 130w angegeben ist, der Chipumrandung 130 durch die laterale Erstreckung zwischen den Grenzen 130d und 130f festgelegt sein und kann auf 5 μm–25 μm und mehr von speziellen Anforderungen eines betrachteten Halbleiterbauelements eingestellt sein. Das heißt, die Stabilität des Metallisierungssystems als Ganzes hängt gegebenenfalls wesentlich von der Anzahl an Metallisierungsschichten und den darin verwendeten Materialien ab und daher wird die Breite 130w geeignet so gewählt, dass eine Schädigung während des Sägens des Substrats verringert wird. Beispielsweise führt generell eine geringere Dicke des Chipumrandungsgebiets 120 zu einer geringeren mechanischen Stabilität, so dass für viele komplexe Halbleiterbauelemente, die mehrere gestapelte Metallisierungsschichten erfordern, beispielsweise fünf Metallisierungsschichten und mehr, und in denen Dielektrika mit kleinem ε verwendet sind, eine Breite von weniger als 5 μm wenig wünschenswert ist. Andererseits führt eine Verwendung einer Breite von mehr als 23 μm zu einem unverwünschten Verbrauch an Substratfläche, da typischerweise mehrere Halbleiterchips auf einem einzelnen Substrat vorgesehen sind und somit ein Vergrößern der Breite der Chipumrandung insgesamt die Anzahl der Chips verringert, die auf einem einzelnen Substrat angeordnet werden können.
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1c zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 100, wobei ein Teil des Chipgebiets 120 und ein Teil der Chipumrandung 130 in schematischer Weise dargestellt sind. Wie gezeigt, umfasst das Bauelement 100 ein Substrat 101, etwa ein Siliziumsubstrat, oder ein anderes Halbleitersubstrat, während in anderen Fällen dielektrische Materialien vorgesehen sind. Eine Halbleiterschicht 102, etwa eine Siliziumschicht oder eine andere geeignete Halbleitermaterialschicht, ist über dem Substrat 101 ausgebildet, wobei darin Schaltungselemente 104 vorgesehen sind, beispielsweise in Form von Transistoren und dergleichen. Wie zuvor erläutert ist, werden in komplexen Anwendungen zumindest einige der Schaltungselemente 104 auf der Grundlage von kritischen Abmessungen von 50 nm und weniger hergestellt. Die Schaltungselemente 104 sind in dem dielektrischen Material einer Kontaktebene 103 eingebettet, über der ein Metallisierungssystem 150 ausgebildet ist. Das Metallisierungssystem 150 umfasst mehrere Metallisierungsschichten, wobei der Einfachheit halber Metallisierungsschichten 151, 152 und 153 dargestellt sind. In jeder der Metallisierungsschichten 151, 152, 153 sind entsprechend Metallstrukturelemente 151a, 152a, 153a, etwa in Form von Metallleitungen, Kontaktdurchführungen und dergleichen, vorgesehen. Somit können diese Metallstrukturen 151a, ..., 153a das Verdrahtungsnetzwerk für die Funktionsschaltungsbereiche bilden, die in dem Chipgebiet 120 vorgesehen sind. Andererseits sind in dem Chipumrandungsgebiet 120 die Metallstrukturelemente 131 gemäß einer beliebigen gewünschten Konfiguration so vorgesehen, dass eine gewünschte hohe Metalldichte erreicht wird, wobei, wie zuvor erläutert ist, der grundlegende geometrische Aufbau der Metallstrukturelemente 131 sich in diversen Metallisierungsschichten unterscheiden kann, jedoch in einer derartigen Weise, dass eine geeignete Verbindung zwischen den einzelnen Metallschichten innerhalb des Chipumrandungsgebiets 130 erreicht wird. Somit erstreckt sich das Chipumrandungsgebiet 130 zumindest durch das Metallisierungssystem 150 und ist typischerweise mit der Halbleiterschicht 102 (nicht gezeigt) auf der Grundlage geeigneter Kontaktelemente verbunden, die in der Kontaktebene 103 vorgesehen sind.
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Typischerweise wird das Metallisierungssystem 150 auf der Grundlage von Fertigungstechniken und Materialsystemen hergestellt, wie dies auch zuvor erläutert ist. Folglich wird aufgrund der Abhängigkeit vieler Fertigungsprozesse von der lokalen Strukturdichte ein unterschiedliches Höhenniveau insbesondere innerhalb der Metallisierungsschicht 150 erzeugt aufgrund der deutlich höheren Strukturdichte in dem Chipumrandungsgebiet 130, was jedoch nicht durch aufwändige Planarisierungstechniken, selbst wenn diese sehr komplex sind, kompensiert werden kann. Daher können weitere komplexe Lithografieprozesse, die zum Strukturieren der dielektrischen Materialien nachfolgender Metallisierungsschichten angewendet werden, zu sehr ungleichmäßigen Prozessergebnissen führen, da typischerweise die zulässige Fokustiefe sehr beschränkt ist in komplexen Lithografiesystemen, wie dies zuvor beschrieben ist, wobei auch eine ausgeprägte Schwankung der kritischen Abmessungen in dem zulässigen Fenster für die Fokustiefe beobachtet werden. Zusätzlich zu den Schwierigkeiten bei der Bestimmung einer geeigneten Fokustiefe während automatisierter Justierverfahren der Lithografiesysteme können folglich auch die resultierenden kritischen Abmessungen in inneren Chipbereichen und in der Nähe der Chipumrandung 130 aufgrund der unterschiedlichen Höhenniveaus variieren. In ähnlicher Weise können Teststrukturen, die in dem Randgebiet herzustellen sind, unterschiedliche kritische Abmessungen im Hinblick auf Elemente besitzen, die in dem zentralen Bereich des Chipgebiets 120 vorgesehen sind, und somit kann die Authentizität jeglicher Messdaten beeinträchtigt sein, die aus entsprechenden Teststrukturen gewonnen werden.
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Wie zuvor erläutert ist, ist eine Verringerung der Breite des Chipumrandungsgebiets 130 zur Verringerung eines negativen Einflusses auf die Gesamttopografie des Halbleiterbauelements wenig wünschenswert, da die resultierende mechanische Stabilität nicht ausreichend ist, um in geeigneter Weise das Chipgebiet während des Schneideprozesses zu schützen.
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Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Halbleiterbauelemente mit Chipumrandungen, die eine geeignete mechanische Stabilität aufweisen, wobei eines oder mehrere der oben bekannten Probleme vermieden oder zumindest in der Auswirkung reduziert wird.
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Überblick über die Erfindung
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Im Allgemeinen stellt die vorliegende Erfindung Halbleiterbauelemente mit einer verbesserten Chipumrandungskonfiguration bereit, die für eine hohe gewünschte mechanische Integrität des eigentlichen Chipgebiets sorgt, wobei dennoch ausgeprägte Unterschiede in der Topografie verringert werden, wie sie typischerweise in konventionellen Gestaltungsformen angetroffen werden. Dazu wird der ausgeprägte ”Gradient” in Hinblick auf die Strukturdichte zwischen dem Chipgebiet und dem Chipumrandungsgebiet verringert, indem eine graduelle oder variierende Strukturdichte zumindest in dem Gebiet zwischen dem eigentlichen Chipgebiet und der Chipumrandung vorgesehen wird. Das heißt, die Gesamtmenge an Metallmaterial wird in zumindest einigen der Metallisierungsschichten des Metallisierungssystems, in welchem die Chipumrandung vorgesehen ist, an einer Grenze verringert, die die Chipumrandung von dem eigentlichen Chipgebiet trennt. Folglich wird der Unterschied in der Gesamtstrukturdichte zwischen dem Chipgebiet und insbesondere zwischen dem Randgebiet des Chips und dem Bereich der Chipumrandung, der dem eigentlichen Chipgebiet zugewandt ist, verringert, wodurch ebenfalls ein im Wesentlichen gradueller Übergang in der Strukturdichte zwischen dem eigentlichen Chipgebiet und der Chipumrandung geschaffen wird. Folglich können entsprechende Fertigungsprozesse, etwa Abscheideprozesse, Ätzprozesse, Einebnungsprozesse und dergleichen, zu einem deutlich geringeren Unterschied in der Oberflächentopografie führen, was wiederum bessere Bedingungen während komplexer Lithografieprozesse schafft. In einigen anschaulichen hierin offenbarten Ausführungsformen kann die Strukturdichte auch in einem Bereich der Chipumrandung verringert werden, der dem Randgebiet bzw. dem Rahmen zugewandt ist, wodurch ebenfalls bessere Prozessbedingungen insbesondere Lithografiebedingungen in dem Rahmengebiet geschaffen werden, was zu einer reduzierten Differenz im Höhenniveau zwischen dem Rahmengebiet und dem eigentlichen Chipgebiet resultiert.
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Folglich können in diesem Falle entsprechende Teststrukturen mit besseren Authentizität im Hinblick auf die eigentlichen Schaltungselemente in dem Chipgebiet geschaffen werden, wodurch ebenfalls zu einer besseren Gesamtprozesssteuerung und Bauteilzuverlässigkeit beigetragen wird.
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Ein anschauliches hierin offenbartes Halbleiterbauelement umfasst eine Halbleiterschicht, die über einem Substrat ausgebildet ist und eine Vielzahl an Schaltungselementen aufweist. Das Halbleiterbauelement umfasst ein Metallisierungssystem, das über der Halbleiterschicht ausgebildet ist und mehrere Metallisierungsschichten aufweist. Des Weiteren umfasst das Halbleiterbauelement eine Chipumrandung, die zumindest in dem Metallisierungssystem ausgebildet ist und ein Chipgebiet begrenzt, wobei die Chipumrandung Chipumrandungsmetallstrukturelemente in jeder der mehreren Metallisierungsschichten umfasst, wobei eine Strukturdichte der Chipumrandungsmetallstrukturelemente an einer inneren Grenze der Chipumrandung geringer ist als eine Strukturdichte in einem zentralen Bereich der Chipumrandung, zumindest in einigen der mehreren Metallisierungsschichten.
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Ein noch weiteres anschauliches hierin offenbartes Halbleiterbauelement umfasst ein Metallisierungssystem mit mehreren gestapelten Metallisierungsschichten. Das Halbleiterbauelement umfasst ferner ein Chipgebiet und ein Chipumrandungsgebiet, das in dem Metallisierungssystem ausgebildet ist, wobei das Chipumrandungsgebiet eine innere Grenze aufweist, die das Chipumrandungsgebiet von dem Chipgebiet trennt. Das Chipumrandungsgebiet umfasst ferner eine äußere Grenze, die die Chipumrandung von einem Randgebiet abtrennt, wobei die innere Grenze und die äußere Grenze eine Breite des Chipumrandungsgebiets festlegen. Ferner wächst ein Verhältnis an Metallmaterial zu dielektrischem Material des Metallisierungssystems von der inneren Grenze in Richtung zur äußeren Grenze zumindest entlang eines Teils der Chipumrandungsbreite an.
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Ein noch weiteres anschauliches hierin offenbartes Halbleiterbauelement umfasst ein Metallisierungssystem, das über einem Substrat ausgebildet ist. Das Halbleiterbauelement umfasst ferner eine Chipumrandung, die in dem Metallisierungssystem ausgebildet ist und lateral ein Chipgebiet begrenzt, wobei eine Strukturdichte an Metallstrukturelementen der Chipumrandung entlang einer Breite der Chipumrandung so variiert, dass diese in einem zentralen Bereich der Chipumrandung maximal ist.
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Kurze Beschreibung der Zeichnungen
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Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a schematisch eine Draufsicht eines Halbleiterbauelements mit einem Halbleiterchip zeigt, der ein Chipgebiet aufweist, das lateral durch eine Chipumrandung begrenzt ist, die in einem Metallisierungssystem ausgebildet ist;
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1b schematisch eine vergrößerte Draufsicht eines Teils des Halbleiterbauelements zeigt, wobei ein komplexes Muster an Metallstrukturelementen der Chipumrandung gemäß konventioneller Gestaltungsformen dargestellt ist;
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1c schematisch eine Querschnittsansicht des Halbleiterbauelements zeigt, d. h. des Chipgebiets und des Chipumrandungsgebiets gemäß konventioneller Anordnungen;
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2a schematisch eine Draufsicht eines Teils einer Metallisierungsschicht eines Metallisierungssystems zeigt, wobei eine Strukturdichte oder ein Verhältnis an Metallmaterial zu dielektrischem Material gemäß den hierin offenbarten Prinzipien festgelegt ist;
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2b schematisch eine Draufsicht eines Halbleiterbauelements mit einem Halbleiterchip mit einem Chipgebiet und einer Chipumrandung zeigt, die eine graduelle Strukturdichte aufweist, die beginnend von einer Grenze, die das Chipgebiet von der Chipumrandung trennt, entlang zumindest einem Teil einer Breite der Chipumrandung gemäß anschaulicher Ausführungsformen ansteigt;
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2c schematisch eine vergrößerte Ansicht einer geometrischen Gestaltung oder einer tatsächlichen Implementierung einer der mehreren Metallisierungsschichten in dem Chipumrandungsgebiet zeigt, wobei dieses eine variierende Strukturdichte aufweist, wie dies in 2b gezeigt ist;
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2d schematisch eine Draufsicht eines Halbleiterbauelements zeigt, in welchem die Strukturdichte einer Chipumrandung an einer inneren Grenze und an einer äußeren Grenze der Chipumrandung gemäß noch weiterer anschaulicher Ausführungsformen reduziert ist;
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2e schematisch eine vergrößerte Draufsicht einer geometrischen Gestaltung oder einer tatsächlichen Implementierung einer der Metallisierungsschichten zeigt, die eine variierende Strukturdichte der 2d besitzt; und
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2f schematisch eine Querschnittsansicht eines Halbleiterbauelements zeigt, in welchem eine variierende Strukturdichte an Metallstrukturelementen in einer oder mehreren Metallisierungsschichten einer Chipumrandung gemäß noch weiterer anschaulicher Ausführungsformen vorgesehen ist.
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Detaillierte Beschreibung
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Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die Prinzipien dar, wie sie in den angefügten Patentansprüchen definiert sind.
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Die vorliegende Erfindung stellt Halbleiterbauelemente bereit, in denen eine Chipumrandung in dem Metallisierungssystem vorgesehen wird, wobei eine Breite der Chipumrandung so gewählt ist, dass sie dem Erfordernis im Hinblick der mechanischen Stabilität genügt, ohne unnötig wertvolle Substratfläche einzunehmen, während gleichzeitig prozessabhängige Topografieunterschiede verringert werden. Zu diesem Zweck wird die Strukturdichte in der Chipumrandung geeignet variiert, zumindest in einigen Metallisierungsschichten, um damit den Gradienten in der Strukturdichte zu reduzieren, d. h., um den Unterschied in der Strukturdichte zwischen dem Chipgebiet und der Chipumrandung zu verringern. Wie zuvor erläutert ist, ist typischerweise eine relativ hohe Dichte an Metallstrukturelementen in der Chipumrandung vorzusehen, um damit die erforderliche mechanische Stabilität bei einer vorgegebenen Breite der Chipumrandung und bei einer vorgegebenen Konfiguration des betrachteten Metallisierungssystems zu erreichen. Es wurde erkannt, dass die mechanische Stabilität in den Metallisierungssystemen für eine akzeptable Breite der Chipumrandung beibehalten werden kann, während andererseits die Dichte an Metallstrukturelementen so variiert werden kann, dass ein ”milderer” Übergang von der Strukturdichte innerhalb des Chipgebiets zu einer maximal gewünschten Strukturdichte innerhalb der Chipumrandung erhalten wird. Das heißt, der Übergang von einer mittleren Strukturdichte in dem Chipgebiet komplexer Halbleiterbauelemente zu der moderat hohen Dichte innerhalb eines Chipumrandungsgebietes wird über mehrere μm ausgedehnt, d. h. zumindest über einen wesentlichen Teil der Breite des Chipumrandungsgebiets, wodurch ebenfalls die Auswirkungen der Differenz in der Strukturdichte für entsprechende Fertigungsprozesse verringert werden, wie dies auch zuvor beschrieben ist. Somit kann die Differenz im Höhenniveau, die konventionellerweise bei der Ausbildung eines komplexen Metallisierungssystems zunehmend hervorgerufen wird, deutlich verringert werden, wodurch bessere Lithografiebedingungen beispielsweise für das Einstellen einer geeigneten Fokustiefe und dergleichen erreicht werden.
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In einigen anschaulichen hierin offenbarten Ausführungsformen wird eine geringere Strukturdichte auch an der Grenze zwischen der Chipumrandung und dem Randgebiet bzw. dem Rahmengebiet vorgesehen, wodurch ebenfalls zu einer besseren Oberflächentopografie beigetragen wird. In diesem Falle wird eine maximale Strukturdichte in einem zentralen Bereich der Chipumrandung bereitgestellt, was somit zu der gewünschten hohen mechanischen Stabilität beiträgt, wobei der Grad an mechanischer Stabilität von der äußeren Grenze in Richtung zum zentralen Gebiet anwächst, wodurch ebenfalls das Chipgebiet während kritischer Prozesse, etwa dem Schneiden des Substrats, effizient geschützt wird.
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In einigen anschaulichen Ausführungsformen wird die variierende Strukturdichte an Metallstrukturelementen in jeder Metallisierungsschicht des Metallisierungssystems vorgesehen, während in anderen Ausführungsformen die Variierung in der Strukturdichte auf gewisse Metallisierungsschichten begrenzt wird, die besonders kritisch im Hinblick auf das Erzeugen einer ausgeprägten Oberflächentopografie erachtet werden.
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Mit Bezug zu den 2a–2f werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch bei Bedarf auf die 1a–1c verwiesen wird.
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2a zeigt schematisch eine Draufsicht eines Teils eines Halbleiterbauelements 200, das ein Metallisierungssystem 250 aufweist. Das Metallisierungssystem 250 umfasst typischerweise mehrere gestapelte Metallisierungsschichten, wobei der Einfachheit halber einer dieser Metallisierungsschichten in 2a gezeigt ist. Der Teil des Metallisierungssystems 250 repräsentiert ein Bauteilgebiet, etwa ein Chipumrandungsgebiet und dergleichen, wie dies nachfolgend detaillierter beschrieben ist. In anderen Fällen repräsentiert der in 2a gezeigte Bereich ein Chipgebiet und dergleichen. In dem dargestellten Beispiel umfasst das Metallisierungssystem 250 mehrere Metallstrukturelemente 251a, beispielsweise in Form von Metallleitungsbereichen und dergleichen. Die Metallstrukturelemente 251a sind in einem dielektrischen Material 251c eingebettet, etwa einem dielektrischen Material mit kleinem ε und dergleichen, wie dies auch zuvor erläutert ist. Die Metallstrukturelemente 251a werden auf der Grundlage einer spezielle ”Strukturdichte” vorgesehen, die in dem Chipgebiet gemäß dem entsprechenden erforderlich geometrischen Aufbau deutlich variieren kann, um ein lokales leitendes Verdrahtungsnetzwerk für jegliche Schaltungselemente des Halbleiterbauelements 200 vorzusehen. In der vorliegenden Anmeldung kann der Begriff ”Strukturdichte” quantitativ ausgedrückt werden, indem die Menge an Metall innerhalb einer ”Einheitsfläche” spezifiziert wird, wenn der Begriff ”Dichte” als eine Flächendichte zu verstehen ist. In anderen Fällen wird die Menge an Metall innerhalb eines Einheitsvolumens festgelegt, um die Strukturdichte zu spezifizieren, beispielsweise in dem Metallisierungssystem 250 als Ganzes oder in einzelnen Metallisierungsschichten, wobei jedoch in diesem Falle die Auswahl eines Einheitsvolumens auf eine spezielle Metallisierungsebene zu beschränken ist. Ein anderes geeignetes Maß für die Strukturdichte repräsentiert das Verhältnis von Metallmaterial zu dielektrischem Material, beispielsweise an der Oberfläche einer spezifizierten Metallisierungsschicht, so dass ein entsprechendes Verhältnis von Metallmaterial zu dielektrischem Material effizient lokal innerhalb jeder einzelnen Metallisierungsschicht bestimmt werden kann. Beispielsweise können in anschaulichen Ausführungsformen entsprechende Einheitsflächen, wie sie beispielsweise durch die Flächen A und B dargestellt sind, so definiert werden, dass deren Größe ausreichend klein ist, so dass zuverlässig eine Variation eines mittleren Metallanteils in Oberflächenbereichen A und B detektierbar ist, wobei jedoch die Größe auch groß genug ist, um einen geeigneten mittleren Anteil an Metall vorzusehen. Beispielsweise ist ein Quadrat mit einer Seitenlänge von ungefähr 500 nm–2 μm geeignet, um die Strukturdichte in der Chipumrandung zu bewerten, üblicherweise eine Breite von mehreren μm bis mehrere zehn μm besitzt. Somit kann durch Auswahlen von Einheitsflächen mit der oben spezifizierten Größe eine Änderung in der Strukturdichte effizient detektiert werden. Wenn beispielsweise mehrere benachbarte Einheitsflächen definiert werden, etwa die Bereiche A und B, kann die Strukturdichte in jedem dieser Bereiche festgelegt werden, beispielsweise, indem die Menge an Metall, das Verhältnis von Metallmaterial zu dielektrischem Material und dergleichen, bestimmt wird, und somit kann auch eine Differenz in der Strukturdichte festgestellt werden, beispielsweise entlang einer Breitenrichtung, die durch W angegeben ist. Es sollte beachtet werden, dass die Position der Einheitsbereiche A und B entlang einer Längsrichtung, die durch L angegeben ist, die quantitative Bestimmung eine Variation in der Strukturdichte nicht beeinflusst, solange die Einheitsflächen an der gleichen Position im Hinblick auf die Längsrichtung angeordnet sind.
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2b zeigt schematisch eine Draufsicht eines Halbleiterbauelements 200 mit einem Halbleiterchip 210, der benachbart zu einem Randgebiet 240 ausgebildet ist und ein Chipgebiet 220 aufweist, das lateral von einer Chipumrandung 230 begrenzt ist. Wie zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist, ist die Chipumrandung 230 in einem Metallisierungssystem des Bauelements 200 ausgebildet und umfasst ein geeignetes Netzwerk an Metallstrukturelementen, um damit eine gewünschte bessere mechanische Stabilität zu erreichen, wie dies auch zuvor erläutert ist. Die Chipumrandung 230 umfasst somit eine innere Grenze 230d, die das Chipgebiet 220 und die Chipumrandung 230 voneinander trennt. In ähnlicher Weise trennt eine äußere Grenze 230f die Chipumrandung 230 von dem Randgebiet 240. Typischerweise ist für jede der diversen Metallisierungsschichten des Metallisierungssystems (nicht gezeigt) die mittlere Strukturdichte in dem Chipgebiet 220 geringer als die entsprechende Strukturdichte in der Chipumrandung 230. Gemäß den hierin offenbarten Prinzipien besitzt jedoch die Chipumrandung 230 eine reduzierte Strukturdichte an der inneren Grenze 230, in Richtung zur äußeren Grenze 230f anwachsen kann. Folglich wird eine maximale Strukturdichte in der Chipumrandung 230 mit einem gewissen Abstand zu der inneren Grenze 230d angenommen, wodurch ebenfalls ein ”Gradient” 230g in der Strukturdichte zwischen dem Chipgebiet 220 und der Chipumrandung 230 verringert wird.
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2c zeigt schematisch eine vergrößerte Ansicht eines Teils der Chipumrandung 230. Wie gezeigt sind Metallstrukturelemente 231 so vorgesehen, dass eine variierende Strukturdichte entlang mindestens eines Teils der Breitenrichtung, die durch W angegeben ist, von dem Chipgebiet 220 ausgehend in Richtung des Rahmengebiets 240 erreicht wird. Beispielsweise können grundlegende Metallstrukturelemente, etwa quadratisch ausgebildete Elemente und dergleichen, in Verbindung mit Metallleitungsbereichen verwendet werden, wobei der laterale Abstand zumindest in einer Richtung verringert ist, um damit die Gesamtstrukturdichte zu erhöhen. Es sollte jedoch beachtet werden, dass eine beliebige Konfiguration angewendet werden kann, um das Verhältnis von Metall zu dielektrischem Material in der Chipumrandung 230 in Richtung des Rahmengebiets 240 zu vergrößern. Es sollte beachtet werden, dass der Bereich der Chipumrandung 230, der in 2c gezeigt ist, eine beliebige Metallisierungsschicht in dem entsprechenden Metallisierungssystem repräsentieren kann, wobei gegebenenfalls nicht jede Metallisierungsschicht eine variierende Metalldichte aufweist.
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2d zeigt schematisch eine Draufsicht des Halbleiterbauelements 200 gemäß weiterer anschaulicher Ausführungsformen, in denen ein Übergang mit besserer Glätte erreicht werden kann im Hinblick auf Chipgebiete 220 und die Chipumrandung 230 einerseits und auch zwischen der Chipumrandung 230 und dem Rahmengebiet 240 andererseits. Dazu wird die Strukturdichte in der Chipumrandung 230 an der inneren Grenze 230d reduziert und diese wächst in Richtung eines zentralen Bereichs 230c an. In ähnlicher Weise ist die Metalldichte an der äußeren Grenze 230f geringer und wächst in Richtung des zentralen Gebiets 230c an, wie dies durch 230g angegeben ist. Folglich wird in der gezeigten Ausführungsform eine maximale Strukturdichte in den zentralen Bereich 230c erzeugt, der eine Breite von ungefähr 1–3 μm aufweisen kann, wenn die Gesamtbreite der Chipumrandung 230 5–10 μm beträgt. In anderen Fällen liegt die Gesamtbreite im Bereich von ungefähr 10–25 μm und eine Breite des zentralen Bereich 230c reicht von 5–15 μm. Es sollte beachtet werden, dass eine im Wesentlichen konstante und hohe Strukturdichte in dem zentralen Bereich 230c vorgesehen wird, wodurch eine hohe mechanische Stabilität geschaffen wird, während andererseits die Zunahme der Strukturdichte von dem Randgebiet 230f zu dem zentralen Bereich 230c effizient mechanische Kräfte aufnimmt, die typischerweise während des Schneidens des Substrats des Bauelements 200 auftreten. Somit wird ein ausgeprägtes Puffergebiet, wie es beispielsweise in 1b für das Bauelement 100 gezeigt ist, nicht mehr benötigt. Stattdessen wird eine variierende Struktur eingerichtet, wobei insgesamt die Menge an Metall innerhalb der Chipumrandung 230 vergleichbar ist mit der Gesamtmenge an Metall in der Chipumrandung 130 aus 1b für ansonsten identische Bedingungen, beispielsweise im Hinblick auf das Metallisierungssystem und die lateralen Abmessungen der Chipumrandungen.
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2e zeigt schematisch eine vergrößerte Draufsicht der Chipumrandung 230, d. h. einer der Metallisierungsschichten, in der die Chipumrandung 230 ausgebildet ist. Wie gezeigt, wird eine deutlich erhöhte Strukturdichte in dem zentralen Bereich 230c bereitgestellt, beispielsweise, indem der laterale Abstand zwischen den grundlegenden Metallstrukturelementen 231 beispielsweise in einer lateralen Richtung verringert wird, wie dies durch die durchgezogenen Linien angegeben ist, während in anderen Fällen der laterale Abstand der Metallstrukturelemente in beiden lateralen Richtungen reduziert wird, wie dies durch die zusätzlichen Metallstrukturelemente 231c angegeben ist, die in gestrichelten Linien dargestellt sind. Es sollte jedoch beachtet werden, dass die Metallstrukturelemente 231, 231c lediglich anschaulicher Natur sind und auch andere Metallstrukturelemente, etwa Metallleitungsbereiche mit einer geeigneten Konfiguration, Kontaktdurchführungen und dergleichen, so vorgesehen werden können, dass die gewünschte Änderung in der Strukturdichte erhalten wird. Wie ferner zuvor erläutert ist, kann die Variation in der Strukturdichte in zumindest einigen der Metallisierungsschichten vorgesehen werden, während in anderen Fällen jede Metallisierungsschicht eine variierende Strukturdichte der Metallstrukturelemente aufweist.
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2f zeigt schematisch eine Querschnittsansicht des Bauelements 200 gemäß anschaulicher Ausführungsformen. Wie gezeigt, umfasst das Bauelement 200 ein Substrat 201 in Verbindung mit einer Halbleiterschicht 202, in und über welcher eine Vielzahl an Schaltungselementen 204, etwa Feldeffekttransistoren, Widerstände, Kondensatoren, und dergleichen, ausgebildet sind. Die Schaltungselemente 204 können auf der Grundlage kritischer Abmessungen von 50 μm und weniger hergestellt sein, wodurch aufwändige Fertigungsstrategien erforderlich sind, beispielsweise im Hinblick auf Lithografieprozesse, Ätzprozesse, Abscheideprozesse, Einebnungsprozesse und dergleichen. Ferner ist eine Kontaktebene 203 vorgesehen, so dass die Schaltungselemente 204 passiviert werden und so dass Kontaktelemente 203a bereitgestellt werden, die die Schaltungselemente 204 mit einem Metallisierungssystem 250 verbinden, das mehrere Metallisierungsschichten aufweist, wobei der Einfachheit halber eine einzelne Metallisierungsschicht 253 in 2f gezeigt ist. Wie jedoch zuvor mit Bezug zu dem Bauelement 100 erläutert ist, sind in komplexen Halbleiterbauelementen typischerweise mehrere Metallisierungsschichten, beispielsweise fünf oder mehr Metallisierungsschichten, vorgesehen. Wie gezeigt, sind in dem Chipgebiet 220 Metallstrukturelemente 253a vorgesehen, so dass sie entsprechenden Gestaltungsanforderungen für die Schaltungselemente 204 erfüllt sind und so dass eine Verbindung zu den Kontaktelementen 203a entsteht. Andererseits in der Chipumrandung 230 die Metallstrukturelemente 231 so vorgesehen, dass sie eine gewünschte hohe Metalldichte bereitstellen, um damit eine bessere mechanische Stabilität insbesondere für Metallisierungssysteme zu schaffen, die komplexe und damit empfindliche dielektrische Materialien mit kleinem ε enthalten. Wie zuvor erläutert ist, werden die Metallstrukturelemente 231 jedoch so vorgesehen, dass eine geringere Strukturdichte zumindest an der inneren Grenze 230d entsteht, um damit unerwünschte Unterschiede in der Oberflächentopografie zwischen dem Chipgebiet 220 und der Chipumrandung 230 zu vermeiden. Wie beispielsweise in 2f gezeigt ist, ist der laterale Abstand zwischen benachbarten Strukturelementen 231 entlang der Breitenrichtung der Chipumrandung 230 verringert, wie dies auch zuvor erläutert ist, wenn eine standardmäßige laterale Größe der Strukturelemente 231 vorzusehen ist. In anderen Fällen wird für einen vorgegebenen Abstand von Metallstrukturelementen und Abständen die Größe des Metallanteils einer entsprechenden Komponente erhöht, um damit die anwachsende Metalldichte nach Bedarf zu erhalten. Es sollte beachtet werden, dass weitere Metallisierungsschichten über der Schicht 253 ausgebildet sein können, wobei zumindest einige dieser Schichten eine ähnliche variierende Strukturdichte der Metallstrukturelemente 231 aufweisen, so dass insgesamt die Metalldichte ebenfalls variiert.
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Das in den 2a–2f gezeigte Halbleiterbauelement 200 kann auf der Grundlage einer beliebigen geeigneten Fertigungstechnik hergestellt werden, wie dies auch beispielsweise zuvor mit Bezug zu dem Bauelement 100 beschrieben ist, wobei jedoch geeignete Lithografiemasken während der Herstellung der Kontaktebene und auch möglicherweise der Bauteilebene 202 eingesetzt werden, um in geeigneter Weise eine Verbindung zu dem Metallisierungssystem 250 herzustellen, in welchem Metallstrukturelemente 231, 231c so vorgesehen sind, dass die gewünschte variierende Strukturdichte erhalten wird. Wie zuvor erläutert ist, führen kritische Prozessschritte, etwa Abscheideprozesse, Einebnungsprozesse, Ätzprozesse und dergleichen, die eine ausgeprägte Abhängigkeit von der Strukturdichte besitzen können, zu einem geringer ausgeprägten Unterschied zwischen dem Chipgebiet und der Chipumrandung, wodurch ebenfalls zu besseren Bedingungen während komplexer Lithografieprozessen beigetragen wird, die bei der Herstellung des Metallisierungssystems 250 anzuwenden sind.
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Es gilt also: die vorliegende Erfindung stellt Halbleiterbauelemente bereit, in denen ein Übergang mit verbesserter ”Glätte” in der Strukturdichte zwischen einem Chipgebiet und einer Chipumrandung erreicht wird, indem eine variierende Strukturdichte in dem Chipumrandungsgebiet eingerichtet wird, die, beginnend von der Grenze des Chipgebiets, zumindest über einen gewissen Bereich der Breite der Chipumrandung ansteigt. In einigen anschaulichen Ausführungsformen wird auch eine reduzierte Strukturdichte in der Chipumrandung an der Grenze eingerichtet, die zwischen der Chipumrandung und dem Randgebiet ausgebildet ist, jedoch ebenfalls zu besseren Prozessbedingungen während kritischer Prozessschritte, die von der Strukturdichte abhängen, beigetragen wird. Andererseits wird eine erforderliche hohe Metalldichte vorgesehen, beispielsweise in einem zentralen Bereich der Chipumrandung, wodurch eine gewünschte hohe mechanische Stabilität beispielsweise für eine Breite der Chipumrandung von 5–25 μm erreicht wird, ohne dass somit wertvolle Chipfläche verschwendet wird.
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Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher dient diese Beschreibung lediglich anschaulichen Zwecken und soll dem Fachmann die allgemeine Art und Weise des Ausführens der hierin offenbarten Erfindung vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.
