DE102006053926A1 - Verfahren zum Herstellen eines Halbleiter-Bauteils - Google Patents

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Abstract

Es wird ein Verfahren zum Herstellen eines Halbleiter-Bauteils offenbart, welches dazu geeignet ist, die Ausbeute des Halbleiter-Bauteils zu verbessern. Das Verfahren beinhaltet die folgenden Schritte: Präparieren eines Substrats, welches eine Mehrzahl leitfähiger Strukturen enthält, Ausbilden einer ersten und einer zweiten Isolier-Schicht auf dem Substrat, Ausbilden einer Mehrzahl von Durchgangslöchern mittels selektiven Ätzens der ersten und der zweiten Isolier-Schicht, Ausbilden einer Mehrzahl von Graben mittels selektiven Ätzens der zweiten Isolier-Schicht in einer solchen Weise, dass die Graben mit den Graben verbunden sind/werden, und Ausbilden metallischer Verbindungen in den Durchgangslöchern und den Graben. Das Verhältnis der Breite des Grabens zur (Breite der) zwischen benachbarten Graben angeordneten Isolier-Schicht befindet sich in einem Bereich von 0,45 bis 0,55.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Bereich der Erfindung
  • Die vorliegende Erfindung betrifft ein Halbleiter-Bauteil. Insbesondere betrifft die vorliegende Erfindung ein Verfahren zum Herstellen eines Halbleiter-Bauteils, welches dazu geeignet ist, die Ausbeute zu verbessern.
  • 2. Beschreibung der fachverwandten Technik
  • Zum Herstellen eines Halbleiter-Bauteils wird eine intermetallische dielektrische Schicht, welche FSG (Fluor-Silikat-Glas) beinhaltet, mittels eines BEOL ("Back-End-Of-Line") Prozesses ausgebildet, und dann wird eine metallische Verbindung, welche Kupfer (Cu) enthält, auf der intermetallischen dielektrischen Schicht ausgebildet. In einem solchen Halbleiter-Bauteil wird anstelle eines Metallisier-Prozesses, welcher ein subtraktives Schema einsetzt, ein Damaszener-Prozess eingesetzt, um die metallische Verbindung, welche Aluminum (Al) enthält, zu bilden. Daher sind die Prozess-Bedingungen des BEOL-Prozesses wesentlich verändert, aber sie sind noch nicht optimiert.
  • Da die Prozess-Bedingungen noch nicht optimiert worden sind, ist die Ausbeute des Halbleiter-Bauteils signifikant erniedrigt.
    •
  • Zusammenfassung der Erfindung
  • Dementsprechend zielt die vorliegende Erfindung auf ein Verfahren zum Herstellen eines Halbleiter-Bauteils ab, welches im Wesentlichen eines oder mehrere der Probleme aufgrund von Begrenzungen und Nachteile der fachverwandten Technik vermeidet.
  • Ein Ziel der vorliegenden Erfindung ist, ein Verfahren zum Herstellen eines Halbleiter-Bauteils bereitzustellen, welches dazu geeignet ist, die Ausbeute des Halbleiter-Bauteils zu verbessern, indem Faktoren eliminiert werden, welche eine Verminderung der Ausbeute verursachen, um die optimalen Prozess-Bedingungen sicherzustellen.
  • Weitere Vorteile, Ziele, und Merkmale der Erfindung werden teilweise in der folgenden Beschreibung dargestellt, und werden für Fachleute teilweise bei der Analyse des Folgenden offensichtlich, oder können durch Praktizieren der Erfindung gelernt werden. Die Ziele und andere Vorteile der Erfindung können mittels der insbesondere in der geschriebenen Beschreibung und den Ansprüchen hiervon, sowie den beigefügten Zeichnungen, vorgestellten Struktur realisiert und erreicht werden.
  • Gemäß einer ersten Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Herstellen eines Halbleiter-Bauteils bereitgestellt, wobei das Verfahren die folgenden Schritte umfasst: Präparieren eines Substrats, welches eine Mehrzahl leitfähiger Strukturen enthält; Ausbilden einer Isolier-Schicht auf dem Substrat; Ausbilden einer Mehrzahl von Graben mittels selektiven Ätzens der Isolier-Schicht; und Ausbilden einer metallischen Verbindung in jedem Graben, wobei sich eine Breite der zwischen benachbarten Graben angeordneten Isolier-Schicht in einem Bereich von 0,185 μm bis 0,225 μm befindet.
  • Gemäß einer zweiten Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Herstellen eines Halbleiter-Bauteils bereitgestellt, wobei das Verfahren die folgenden Schritte umfasst: Präparieren eines Substrats, welches eine Mehrzahl leitfähiger Strukturen enthält; Ausbilden einer ersten und einer zweiten Isolier-Schicht auf dem Substrat; Ausbilden einer Mehrzahl von Durchgangslöchern mittels selektiven Ätzens der ersten und der zweiten Isolier-Schicht; Ausbilden einer Mehrzahl von Graben mittels selektiven Ätzens der zweiten Isolier-Schicht in einer solchen Weise, dass die Graben mit den Durchgangslöchern verbunden sind/werden; und Ausbilden metallischer Verbindungen in den Graben und Durchgangslöchern, wobei eine Breite der zwischen benachbarten Graben angeordneten Isolier-Schicht sich in einem Bereich von 0,185 μm bis 0,225 μm befindet. Gemäß einer dritten Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Herstellen eines Halbleiter-Bauteils bereitgestellt, wobei das Verfahren die folgenden Schritte umfasst: Präparieren eines Substrats, welches eine Mehrzahl leitfähiger Strukturen beinhaltet; Ausbilden einer Isolier-Schicht auf dem Substrat; Ausbilden einer Mehrzahl von Graben mittels selektiven Ätzens der Isolier-Schicht; und Ausbilden einer metallischen Verbindung in jedem Graben, wobei ein Verhältnis der Breite des Grabens zur (Breite der) zwischen benachbarten Graben angeordneten Isolier-Schicht sich in einem Bereich von 0,45 bis 0,55 befindet.
  • Gemäß einer vierten Ausführungsform der vorliegenden Erfindung, wird ein Verfahren zum Herstellen eines Halbleiter-Bauteils bereitgestellt, wobei das Verfahren die folgenden Schritte umfasst: Präparieren eines Substrats, welches eine Mehrzahl leitfähiger Strukturen beinhaltet; Ausbilden einer ersten und einer zweiten Isolier-Schicht auf dem Substrat; Ausbilden einer Mehrzahl von Durchgangslöchern mittels selektiven Ätzens der ersten und der zweiten Isolier-Schicht; Ausbilden einer Mehrzahl von Graben mittels selektiven Ätzens der zweiten Isolier-Schicht in einer solchen Weise, dass die Graben mit den Graben verbunden sind/werden; und Ausbilden metallischer Verbindungen in den Durchgangslöchern und den Graben, wobei ein Verhältnis der Breite des Graben zur (Breite der) zwischen benachbarten Graben angeordneten Isolier-Schicht sich in einem Bereich von 0,45 bis 0,55 befindet.
  • Es versteht sich, dass sowohl die vorhergehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung der vorliegenden Erfindung exemplarisch und erklärend sind, und dazu vorgesehen sind, eine weitere Erklärung der Erfindung, wie sie beansprucht ist, bereitzustellen.
    •
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die begleitenden Zeichnungen, welche beigefügt sind, um ein weiteres Verständnis der Erfindung zu bewirken, und welche in diese Anmeldung aufgenommen sind und ein Teil von ihr bilden, zeigen Ausführungsform(en) der Erfindung, und dienen zusammen mit der Beschreibung dazu, das Prinzip der Erfindung zu erklären.
  • 1 ist ein Graph, welcher die Ausbeute von 0,13 μm FCT zeigt;
  • 2 ist ein Graph, welcher die Ausbeute für jeden Wafer-Schacht der repräsentativen Charge zeigt, welches Schacht-Abhängigkeit zeigt;
  • 3 ist ein Graph, welcher die mittlere Ausbeute von Wafern gemäß des Prozess-Ablaufs zeigt;
  • 4 ist eine Ansicht, welche eine Rohchip("die")-Positions-Kartierung eines Wafers zeigt;
  • 5 ist ein Graph, welcher die Fehlerrate von Chargen zeigt, welche keine Schacht-Abhängigkeit zeigen;
  • 6 ist ein Graph, welcher die Fehlerrate von Chargen zeigt, welche Schacht-Abhängigkeit zeigen;
  • 7 ist ein FIB ("focus ion beam", Fokussierter-Ionenstrahl)-Bild zur Erklärung eines 1Bit-Fehlers vom "CS-nicht-offen"-Typ;
  • 8 ist eine Ansicht zur Erklärung eines Kurzschlusses zwischen Kupfer-Verbindungen, welcher von (einem) Brücken-Fehler verursacht wird;
  • 9 ist eine Ansicht zum Vergleich eines herkömmlichen Zellen-Raum mit einem Zellen-Raum gemäß der vorliegenden Erfindung;
  • 10 ist eine Ansicht zum Erklären eine Umrandung ("fence");
  • 11 ist eine Ansicht zum Erklären des/eines Rippen-Phänomens in Abhängigkeit von der Menge an CHF3;
  • 12 ist eine Ansicht zum Erklären des/eines Rippen-Phänomens in Abhängigkeit von der Prozess-Zeit; und
  • 13 ist ein Graph, welcher ein Überwachungs-Ergebnis der SRAM-Ausbeute für 15 Lots zeigt, wenn das Verfahren gemäß der vorliegenden Erfindung angewendet wird.
  • Detaillierte Beschreibung der Erfindung
  • Im Folgenden wird die exemplarische Ausführungsform der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen im Detail beschrieben werden.
  • Zuerst werden mittels verschiedener Experimente Faktoren ermittelt, welche eine Verringerung der Ausbeute verursachen.
  • Ein Halbleiter-Bauteil, welches zum Analysieren und Überwachen der Ausbeute verwendet wird, und im Teil("split")-Test zum Verbessern der Ausbeute verwendet wird, beinhaltet einen Kern- Bereich, welcher einen Transistor aufweist, welcher mit einer Treibe-Spannung von ungefähr 1,2V arbeitet, und einen Eingangs/Ausgangs("input/output",I/O)-Bereich, welcher einen Transistor aufweist, welcher mit einer Treibe-Spannung von ungefähr 3,3V arbeitet. Die Transistoren weisen STI ("shallow trench Isolation", Schmaler-Graben-Isolation)-Strukturen auf.
  • Die Transistoren können eine Cobalt-Salicid (Co-Salicid), eine IMD (Inter-Metallisches-Dielektrikum)-Schicht, welche FSG beinhaltet, und eine Cu-Verbindung aufweisen. Die Cu-Verbindung kann in Form einer Mehrfach-Schicht-Struktur mittels eines Damaszener-Prozesses präpariert werden.
  • Die Ausbeute des Halbleiter-Bauteils kann mittels der Ausbeute an SRAM-Blöcken repräsentiert werden. Der Grund hierfür ist, dass der SRAM-Bereich streng im Hinblick auf die Entwurf-Regel ("design rule") entworfen ist. Daher kann sich die in der vorliegenden Erfindung beschriebene Ausbeute auf die Ausbeute an SRAMs beziehen. Darüber hinaus beinhaltet gemäß the vorliegende Erfindung ein GL13-Retikel vier 4M-SRAM-Ausbeute-Überwachungs-Blöcke R2 bis R5. Die Blöcke haben die gleiche Fläche.
  • Ein Experiment zum Bestimmen der Faktoren, welche die Ausbeute verschlechtern, wird in zwei Schritten wie folgt ausgeführt.
  • Der erste Schritt besteht darin, das Niveau der Ausbeute genau zu prüfen, und die Faktoren herauszufinden, welche die Ausbeute verschlechtern, um die Faktoren quantitativ zu standardisieren.
  • Der zweite Schritt besteht darin, die Faktoren, welche die Ausbeute verschlechtern, zu entfernen, und eine Lösung zum Verbessern der Ausbeute bereitzustellen.
  • 1 ist ein Graph, welcher die Ausbeute an Halbleiter-Bauteilen zeigt.
  • Zum Analysieren des Niveaus der SRAM-Ausbeute und zum quantitativen Detektieren derjenigen Faktoren, welche die Ausbeute verschlechtern, sind die Überwachungs-Ergenisse für 13 Chargen in 1 gezeigt.
  • Wie in 1 gezeigt, beträgt die mittlere Ausbeute von 13 Chargen 47,1%, was bedeutet, dass die Chargen insgesamt niedrige Ausbeuten zeigen. Die Differenz der Ausbeute zwischen der Charge K, welches die höchste Ausbeute zeigt, und der Charge C, welche die niedrigste Ausbeute zeigt, beträgt 39,2%, was bedeutet, dass die Ausbeute nicht stabil erreicht wird.
  • Die Ausbeute von Wafern in jeder Charge wurde geprüft. Als ein Ergebnis ist für neun Chargen (Chargen E bis M mit Ausnahme von Chargen A bis D) von 13 Chargen gezeigt, dass der Prozess-Ablauf zu der/einer Wafer-zu-Schacht-Abhängigkeit ("wafer to slot dependency", im Folgenden als S/D bezeichnet) in Beziehung steht.
  • 2 ist ein Graph, welcher die Ausbeute für jeden Wafer-Schacht in der repräsentativen Charge zeigt, welcher Schacht-Abhängigkeit zeigt. Das fünfte Charge (Charge E) wird als die repräsentative Charge ausgewählt. Wie in 2 gezeigt, wird die Ausbeute vom ersten Wafer zum letzten Wafer allmählich verbessert.
  • Drei Arten von Analyse werden bezüglich Chargen ausgeführt, welche die S/D zeigen. Der erste Analyse-Typ besteht darin, die S/D in Form von Mittelwerten und Standardabweichung(en) durch Sammeln der Ausbeute-Daten in der Abfolge der Wafer quantitativ zu standardisieren. Der zweite Analyse-Typ besteht darin, die Differenz des Fehler-Modus zwischen dem ersten Wafer und dem letzten Wafer in jeder Charge zu prüfen. Der dritte Analyse-Typ besteht darin, die Fehlerrate gemäß der Rohchip("die")-Position im Wafer quantitativ zu standardisieren, um die aussagekräftige Differenz der Ausbeute in jedem speziellen Bereich des Wafers zu prüfen.
  • 3 ist ein Graph, welcher die mittlere Ausbeute von Wafern gemäß des Prozess-Ablaufs zeigt, welcher gemäß des ersten Analyse-Typs ausgeführt ist. In 3 repräsentiert eine x-Achse Wafer gemäß des Prozess-Ablaufs, wobei die Wafer in jedem von neun Chargen (Charge E bis Charge M) bereitgestellt werden, welche in 9 verwendet werden. Bezugszeichen #01 bis #15 bezeichnen die Wafer, wobei die Wafer, welche die niedrigere Zahl tragen, jeden Einheits-Prozess vor denjenigen Wafern durchlaufen, welche die höhere Zahl tragen. Darüber hinaus repräsentiert eine y-Achse die mittlere Ausbeute, welche unter Berücksichtigung des Überwachungs-Ergebnisses der 4M-SRAM (R2 bis R5) erreicht wird.
  • Wie in 3 gezeigt, beträgt die Differenz der Ausbeute zwischen dem ersten Wafer #01 und dem letzten Wafer #15 ungefähr 34%. Dies bedeutet, dass die in einer Charge bereitgestellten Wafer in Abhängigkeit vom Prozess-Ablauf eine große S/D-Differenz zeigen.
  • Wenn dies basierend auf einem Pearson-Korrelations-Koeffizient unter Verwendung eines statistischen Programmms untersucht wird, beträgt der r-Wert 0,808, und der p-Wert beträgt 0,000, was zeigt, dass eine starke positive Korrelation zwischen dem Prozess-Ablauf der Wafer und dem S/D existiert. Als ein Ergebnis wird festgestellt, dass die S/D ein Faktor ist, welcher die Ausbeute verschlechtert.
  • Gemäß des zweiten Analyse-Typs wurden Differenzen des Fehler-Modus und der Zählrate des Fehler-Modus zwischen dem ersten Wafer und dem letzten Wafer analysiert. Wie in Tabelle 1 gezeigt, kann der hauptsächliche Fehler-Modus von Chargen, welche S/D zeigen, teilweisen Ausfall, den 1Bit-Fehler und den col2bit Fehler beinhalten. Im Falle des 1Bit-Fehlers ist die Differenz der Fehler-Zählrate zwischen dem ersten Wafer und dem letzten Wafer nicht groß, aber der 1Bit-Fehler kann einen schlechten Einfluss auf die Ausbeute des Halbleiter-Bauteils ausüben. Dementsprechend ist es notwendig, die teilweisen Ausfälle und col2bit Fehler, welche zum BEOL-Prozess für das Halbleiter-Bauteil in Beziehung stehen, und die 1Bit-Fehler, welche zu einem FEOL-Prozess für das Halbleiter-Bauteil in Beziehung stehen, zu reduzieren, um die Ausbeute des Halbleiter-Bauteils zu verbessern. Der teilweise Ausfall, sowie die Spalten-Fehler, werden hauptsächlich vorgefunden, wenn der Defekt vom Brücke-Typ in der metallischen BEOL-Verbindung auftritt. Darüber hinaus wird der col2bit-Fehler hauptsächlich dann vorgefunden, wenn (ein) Mikro- Brücke-Typ-Defekt und der offene Defekt eines Kontakts auftritt. Tabelle 1
    Figure 00120001
  • Gemäß dem dritten Analyse-Typ ist die Fehlerrate in Abhängigkeit von der Rohchip("die")-Position im Wafer quantitativ standardisiert, und die aussagekräftige Differenz der Ausbeute in jedem speziellen Bereich des Wafers wird geprüft.
  • 4 ist eine Ansicht, welche eine Rohchip("die")-Positions-Karte des Wafers zeigt. Jedem auf dem Wafer ausgebildeten Rohchip werden Zahlen zugewiesen. Rohchips, welche höhere Zahlen aufweisen, werden in einem äußeren Umfangs-Bereich des Wafers angeordnet.
  • 5 ist ein Graph, welcher die Fehlerrate von Chargen zeigt, welche keine Schacht-Abhängigkeit repräsentieren.
  • In 5 besteht keine spezielle aussagekräftige Differenz zwischen dem Zentrums-Bereich und dem äußeren Umfangs-Bereich des Wafers in den Chargen, welche nicht die S/D repräsentieren.
  • 6 ist ein Graph, welcher die Fehlerrate von Chargen zeigt, welche Schacht-Abhängigkeit repräsentieren.
  • Gemäß einem Pearson-Korrelations-Koeffizient, welcher auf der Basis von in 6 gezeigten Daten unter Verwendung eines Statistik-Programms gewonnen wird, beträgt der r-Wert 0,576, und der p-Wert beträgt 0,001, was bedeutet, dass (eine) negative Korrelation zwischen der Fehlerrate und der Rohchip("die")-Position existiert. Dies heißt, dass der Zentral-Bereich des Wafers die höchste Fehlerrate aufweist. Es versteht sich daher, dass eine große Korrelation zwischen dem S/D des Halbleiter-Bauteils und der höheren Fehlerrate im Zentral-Bereich des Wafers besteht. In anderen Worten: wenn die Chargen die S/D zeigen, tritt die höhere Fehlerrate im Zentral-Bereich des Wafers auf.
  • Da die S/D eine große Beziehung zur Ausbeute des SRAM aufweist, kann dementsprechend die S/D reduziert werden, indem die Fehlerrate des Zentral-Bereichs des Wafers verringert wird, was sich direkt auf die Ausbeute des Wafers auswirkt.
  • Die vorliegende Erfindung wurde vorgeschlagen, um ein Verfahren zum Verringern dreier Haupt-Fehler-Modi (teilweiser Ausfall, 1Bit-Fehler und col2bit Fehler) bereitzustellen. Dies bedeutet: um die Ausbeute der SRAM zu verbessern, reduziert die vorliegende Erfindung die Fehlerrate im Zentral-Bereich des Wafers, wodurch die teilweisen Ausfälle, 1Bit-Fehler und col2bit Fehler reduziert werden.
  • Da insbesondere Positionen zum Reduzieren der 1Bit-Fehler im BEOL-Prozess verschiedenartig auf die Chargen (Ausbeute-Überwachungs-Chargen) appliziert werden, werden zusätzliche Positionen als eine Erweiterung der oben genannten Positionen appliziert.
  • Das heißt: um die teilweisen Ausfälle (oder Säulen-Fehler) und die col2bit-Fehler im BEOL-Prozess zu reduzieren, werden aussagekräftige Differenzen der elektrischen Parameter zwischen dem Zentral-Bereich und dem äußeren Umfangs-Bereich des Wafers primär unter Verwendung von PCM-Kartierungs-Daten analysiert. Da, wie oben erwähnt, die 1Bit-Fehler kaum einen Einfluss auf die kartierte Tendenz des Wafers ausüben, besteht der wesentliche Punkt darin, den derzeitigen Status mithilfe der Fehler-Analyse zu bestimmen, und die 1Bit-Fehler durch Applizieren von Teil("split")-Positionen zu reduzieren.
  • 7 ist ein FIB ("focus ion beam", Fokussierter-Ionenstrahl)-Bild zum Erklären von 1Bit-Fehlern vom "CS-nicht-offen"-Typ, und Tabelle 2 zeigt die Teil("split")-Positionen, welche dazu verwendet wurden, um die 1Bit-Fehler zu reduzieren. Tabelle 2
    Figure 00160001
    Figure 00170001
  • Wie in Tabelle 2 zu sehen ist, haben die meisten Aktivitäten zum Reduzieren der 1Bit-Fehler ein Ziel: Partikel zu reduzieren.
  • In 7 bezeichnen Bezugszeichen 701 bis 706 eine Kupfer-Verbindung, eine(n) Stecker/Füllung, eine Gate-Elektrode, ein STI, Partikel beziehungsweise eine Isolier-Schicht.
  • Es wird angenommen, dass die teilweisen Ausfälle des BEOL-Prozesses, welche die Ausbeute des Halbleiter-Bauteils verringern, aufgrund des Defekts vom Brücke-Typ auftreten können, wodurch der Kurzschluss der Kupfer-Verbindung 701 verursacht wird, wie in 8 gezeigt ist. Die in 8a gezeigte Isolier-Schicht 706 hat eine Breite (d), welche von derjenigen der in 8b gezeigten Isolier-Schicht 706 abweicht. Gemäß dem Testergebnis für die Kamm-Struktur, welche den offenen/kurzgeschlossenen Zustand der Kupfer-Verbindung 701 bestimmt, tritt der Kurzschluss in der in 8a beziehungsweise 8b gezeigten Kupfer-Verbindung 701 auf. Daher ist es verständlich, dass der Kurzschluss-Fehler der Kupfer-Verbindung 701 im Gegensatz zum äußeren Umfangs-Bereich des Wafers häufig im Zentral-Bereich des Wafers auftreten kann.
  • Die vorliegende Erfindung verwendet zwei Wege, um den Faktor zu entfernen, durch welchen der Defekt vom Brücke-Typ verursacht wird. Der erste Weg besteht darin, DICD eines kleinen/schwachen Zellen-Raums, welche im SRAM-Zelle-Bereich detektiert wird, um 10nm zu erhöhen. Der zweite Weg besteht darin, (ein) Rippen("serration")-Phänomen zu verringern, indem die Bedingungen des RIE ("Reactive Ion Etch", Reaktive-Ionen-Ätz)-Prozess angepasst werden.
  • Während des Photo(lithographie)-Prozesses wird Photolack auf den Wafer beschichtet, und anschließend wird mittels des Belichtungs- und Entwicklungs-Prozesses eine Photolack-Struktur auf dem Wafer ausgebildet. Das DICD bezieht sich auf den CD ("critical dimension", kritischen Abstand) der Photolack-Struktur.
  • Darüber hinaus wird, nachdem der Photo-Prozess zuendegeführt wurde, der Ätz-Prozess ausgeführt, um die Struktur auf dem Wafer gemäß der Photolack-Struktur zu realisieren. Der FICD bezieht sich auf die CD der auf dem Wafer ausgebildeten Struktur.
  • Die Zellen-Raum-CD bezieht sich auf die Breite (d) der Isolier-Schicht.
  • Im Folgenden wird der erste Weg im Detail beschrieben werden.
  • Gemäß der vorliegenden Erfindung beträgt das DICD 0,210±0,020μm, und the FICD beträgt 0,2050±020μm. 9 zeigt ein Draufsicht-Bild eines Zellen-Raum-Bereich vor/nach DICD-Einstellung, nachdem der CMP ("chemical mechanical polishing", Chemisch-Mechanisches-Polieren)-Prozess beendet wurde, wobei 9a zeigt, dass sich der Zellen-Raum-Bereich vor dem DICD erhöht hat, und 9b zeigt, dass der Zellen-Raum-Bereich nach dem DICD sich um 10nm erhöht hat. Wie in 9a und 9b gezeigt, kann sich die Breite der Isolier-Schicht erhöhen, wenn sich das DICD erhöht.
  • Auf der Basis des oben angegebenen Ergebnisses kann die vorliegende Erfindung das DICD und FICD als ein Verhältnis wiedergeben.
  • Wenn der Photo-Prozess bezüglich des Wafers ausgeführt wird, werden Photolack-Strukturen auf dem Wafer ausgebildet. Wenn basierend auf den Photolack-Strukturen die Isolier-Schicht geätzt wird, wird daher ein zu den Photolack-Strukturen korrespondierender vorbestimmter Teil der Isolier-Schicht nicht geätzt, aber ein zu zwischen den Photolack-Strukturen ausgebildeten Zwischenräumen korrespondierender vorbestimmter Teil der Isolier-Schicht wird geätzt, so dass ein Graben ausgebildet wird.
  • Im Falle von DICD liegt das Verhältnis der Breite des Zwischenraums zur (Breite der) Photolack-Struktur in einem Bereich von ungefähr 0,46 bis 0,56.
  • Im Falle von FICD, liegt das Verhältnis der Breite des Grabens zur (Breite der) Isolier-Schicht in einem Bereich von ungefähr 0,45 bis 0,55.
  • Im Folgenden wird der zweite Weg im Detail beschrieben.
  • Es wurden zwei Verfahren vorgeschlagen, um die Prozess-Bedingungen so anzupassen, dass das/ein Rippen-Phänomen nach dem Graben-RIE("Reactive Ion Etching", Reaktive-Ionen-Ätzen)-Prozess verbessert wird. Das erste Verfahren besteht darin, die Menge an Polymer-Gas (CHF3) während des Graben-RIE-Prozesses einzustellen, und das zweite Verfahren besteht darin, die Zeit des Umrandung ("fence")-Entfern-Schrittes im Graben-RIE-Prozess einzustellen.
  • Im Folgenden wird die Umrandung ("fence") im Detail beschrieben.
  • 10 ist eine Ansicht zum Erklären die Umrandung ("fence"). Wie in 10 gezeigt, ist eine Durchgangsloch-Struktur 101 in erster Linie dazu ausgebildet, eine Doppel- Damaszener-Struktur zu bilden, und dann wird eine Graben-Struktur 102 mittels eines ersten Durchgangsloch("via")-Schemas ausgebildet. Wenn die Prozess-Bedingungen nicht optimiert sind/werden, nachdem der Ätz-Prozess zum Ausbilden der Graben-Struktur 102 beendet ist, können Verunreinigungen in Form eines Umrandung ("fence") 103 auf einer Grenze zwischen der Graben-Struktur 102 und der Durchgangsloch-Struktur 101 verbleiben. Die Umrandung ("fence") 103 kann einen schlechten Einfluss auf anschließende Prozesse zum Ausbilden einer Barriere-Schicht und einer Saat-Schicht ausüben, wodurch die Qualität der Kupfer-Verbindung verschlechtert wir. Daher wird der Umrandung ("fence")-Entfern-Schritt ausgeführt, um die/eine Bildung der Umrandung ("fence") 103 zu verringern.
  • 11 ist eine Ansicht zum Erklären des/eines Rippen-Phänomens in Abhängigkeit von der Menge an CHF3, und 12 ist eine Ansicht zum Erklären des/eines Rippen-Phänomens in Abhängigkeit von der Prozess-Zeit.
  • In 11 wird unter Basis-Prozess-Bedingungen eines Drucks von 150mT, einer Temperatur von 400°C, 200sccm Ar, 50sccm CF4, und 9sccm O2. 11(a), 11(b) beziehungsweise 11(c) repräsentieren CHF3 von 10sccm, 20sccm beziehungsweise 15sccm der Graben ausgebildet.
  • In 12 wird unter Basis-Prozess-Bedingungen von einem Druck von 480mT, einer Temperature von 400°C, 15sccm CF4, 600sccm N2, und 500sccm H2 die Umrandung ("fence") entfernt. 12(a), 12(b) beziehungsweise 12(c) repräsentieren eine Prozess-Zeit von 15 Sekunden, 10 Sekunden beziehungsweise 5 Sekunden.
  • Wie in 11(c) gezeigt, tritt das Rippen-Phänomen unterhalb von 15sccm CF3 kaum auf.
  • Wie in 12(c) gezeigt, tritt das Rippen-Phänomen kaum auf, wenn der Umrandung ("fence")-Entfern-Schritt für 5 Sekunden ausgeführt wird.
  • 13 ist ein Graph, welcher das Überwachungs-Ergebnis der SRAM-Ausbeute für 5 Chargen zeigt, wenn die oben genannten Aktivitäten zum Verbessern der Ausbeute angewendet werden.
  • Wie in 13 gezeigt, wird die SRAM-Ausbeute von 5 Chargen, welche die oben genannten Aktivitäten wiederspiegeln, insgesamt auf einem hohen Niveau gehalten. Dies bedeutet: beim Überwachen der SRAM-Ausbeute durch Optimieren des DICD und Verbessern der Prozess-Bedingungen wird die SRAM-Ausbeute in 5 Chargen auf einem Niveau von 70% oder mehr gehalten. Das oben genannte Überwachungs-Ergebnis zeigt, dass es keine spezielle aussagekräftige Differenz der Ausbeute zwischen dem Zentral-Bereich und dem äußeren Umfangs-Bereich des Wafers gibt. Darüber hinaus ist/wird die S/D ist ebenfalls verbessert.
  • Gemäß der vorliegenden Erfindung wird daher die SRAM-Ausbeute im Vergleich zur herkömmlichen Technologie von 47,1% um ungefähr 26% erhöht, was eine innerhalb von 13 Chargen ermittelte mittlere SRAM-Ausbeute ist. Insbesondere zeigt die herkömmliche Technologie eine Erniedrigung der Ausbeute im Zentral-Bereich des Wafers. Allerdings ist gemäß der vorliegenden Erfindung die SRAM-Ausbeute im Zentral-Bereich des Wafers ähnlich zur SRAM-Ausbeute im äußeren Umfangs-Bereich des Wafers.
  • Wie oben beschrieben, kann die vorliegende Erfindung die Ausbeute des Halbleiter-Bauteils durch Vergrößern des Zellen-Raum-Bereiches und Reduzieren der Zeit für den Umrandung ("fence")-Entfern-Schritt verbessern.
  • Es wird für Fachleute offensichtlich sein, dass verschiedene Modifikationen und Variationen an der vorliegenden Erfindung durchgeführt werden können. Daher soll die vorliegende Erfindung die Modifikationen und Variationen dieser Erfindung abdecken, vorausgesetzt, dass sie sich innerhalb des Bereichs der beigefügten Ansprüche und ihrer Äquivalente befinden.

Claims (20)

  1. Verfahren zum Herstellen eines Halbleiter-Bauteils, wobei das Verfahren die folgenden Schritte umfasst: Präparieren eines Substrats, welches eine Mehrzahl leitfähiger Strukturen enthält; Ausbilden einer Isolier-Schicht auf dem Substrat; Ausbilden einer Mehrzahl von Graben mittels selektiven Ätzens der Isolier-Schicht; und Ausbilden einer metallischen Verbindung in jedem Graben, wobei eine Breite der zwischen benachbarten Graben angeordneten Isolier-Schicht sich in einem Bereich von 0,185μm bis 0,225μm befindet.
  2. Verfahren gemäß Anspruch 1, wobei der Schritt zum Ausbilden der Graben die folgenden Unter-Schritte beinhaltet: Aufbringen von Photolack auf der Isolier-Schicht; selektives Belichten des Photolacks unter Verwendung einer Maske, wodurch eine Mehrzahl von Photolack-Strukturen gebildet wird; und Ätzen der Isolier-Schicht unter Verwendung der Photolack-Strukturen als einer Ätz-Maske, wodurch eine Mehrzahl von Graben gebildet wird.
  3. Verfahren gemäß Anspruch 2, wobei eine Breite der zwischen benachbarten Graben ausgerichteten Photolack-Struktur sich in einem Bereich von 0,19μm bis 0,23μm befindet.
  4. Verfahren zum Herstellen eines Halbleiter-Bauteils, wobei das Verfahren die folgenden Schritte umfasst: Präparieren eines Substrats, welches eine Mehrzahl leitfähiger Strukturen enthält; Ausbilden einer ersten und einer zweiten Isolier-Schicht auf dem Substrat; Ausbilden einer Mehrzahl von Durchgangslöchern mittels selektiven Ätzens der ersten und der zweiten Isolier-Schicht; Ausbilden einer Mehrzahl von Graben mittels selektiven Ätzens der zweiten Isolier-Schicht in einer solchen Weise, dass die Graben mit den Durchgangslöchern verbunden werden; und Ausbilden metallischer Verbindungen in den Graben und Durchgangslöchern, wobei eine Breite der zwischen benachbarten Graben angeordneten Isolier-Schicht sich in einem Bereich von 0,185μm bis 0,225μm befindet.
  5. Verfahren gemäß Anspruch 4, wobei der Schritt zum Ausbilden der Durchgangslöcher die folgenden Unter-Schritte beinhaltet: Ausbilden ersten Photolacks auf der zweiten Isolier- Schicht; selektives Belichten des ersten Photolacks unter Verwendung einer ersten Maske, wodurch eine Mehrzahl erster Photolack-Strukturen gebildet wird; und Ätzen der ersten und der zweiten Isolier-Schicht unter Verwendung der ersten Photolack-Strukturen als einer Ätz-Maske, wodurch eine Mehrzahl von Durchgangslöchern gebildet wird.
  6. Verfahren gemäß Anspruch 4, wobei der Schritt zum Ausbilden der Graben die folgenden Unter-Schritte beinhaltet: Ausbilden zweiten Photolacks auf der zweiten Isolier-Schicht; selektives Belichten des zweiten Photolacks unter Verwendung einer zweiten Maske, wodurch eine Mehrzahl zweiter Photolack-Strukturen gebildet wird; und Ätzen der zweiten Isolier-Schicht unter Verwendung der zweiten Photolack-Strukturen als einer Ätz-Maske, wodurch eine Mehrzahl von Graben gebildet wird.
  7. Verfahren gemäß Anspruch 6, wobei eine Breite der zwischen benachbarten Graben ausgerichteten zweiten Photolack-Struktur sich in einem Bereich von 0,19μm bis 0, 23μm befindet.
  8. Verfahren gemäß Anspruch 4, ferner einen Schritt zum Entfernen einer zwischen dem Durchgangsloch und dem Graben ausgebildete Umrandung ("fence") umfassend.
  9. Verfahren gemäß Anspruch 8, wobei die Umrandung ("fence") mittels eines RIE ("Reactive Ion Etching", Reaktive-Ionen-Ätzen)-Prozesses entfernt wird, wobei der RIE-Prozess für 3 bis 5 Sekunden unter Verwendung von CHF3-Gas ausgeführt wird, welches eine Flußrate in einem Bereich von 12sccm bis 18sccm aufweist.
  10. Verfahren zum Herstellen eines Halbleiter-Bauteils, wobei das Verfahren die folgenden Schritte umfasst: Präparieren eines Substrats, welches eine Mehrzahl leitfähiger Strukturen enthält; Ausbilden einer Isolier-Schicht auf dem Substrat; Ausbilden einer Mehrzahl von Graben mittels selektiven Ätzens der Isolier-Schicht; und Ausbilden einer metallischen Verbindung in jedem Graben, wobei ein Verhältnis der Breite des Grabens zur (Breite der) der zwischen benachbarten Graben angeordneten Isolier-Schicht sich in einem Bereich von 0,45 bis 0,55 befindet.
  11. Verfahren gemäß Anspruch 10, wobei der Schritt zum Ausbilden der Graben die folgenden Unter-Schritte beinhaltet: Aufbringen von Photolack auf der Isolier-Schicht; selektives Belichten des Photolacks unter Verwendung einer Maske, wodurch eine Mehrzahl von Photolack-Strukturen gebildet wird; und Ätzen der Isolier-Schicht unter Verwendung der Photolack-Strukturen als einer Ätz-Maske, wodurch eine Mehrzahl von Graben gebildet wird.
  12. Verfahren gemäß Anspruch 11, wobei ein Verhältnis der Breite eines zwischen den Photolack-Strukturen ausgebildeten Zwischenraums zur (Breite der) Photolack-Struktur sich in einem Bereich von 0,46 bis 0,56 befindet.
  13. Verfahren zum Herstellen eines Halbleiter-Bauteils, wobei das Verfahren die folgenden Schritte umfasst: Präparieren eines Substrats, welches eine Mehrzahl leitfähiger Strukturen enthält; Ausbilden einer ersten und einer zweiten Isolier-Schicht auf dem Substrat; Ausbilden einer Mehrzahl von Durchgangslöchern mittels selektiven Ätzens der ersten und der zweiten Isolier-Schicht; Ausbilden einer Mehrzahl von Graben mittels selektiven Ätzens der zweiten Isolier-Schicht in einer solchen Weise, dass die Graben mit den Graben verbunden sind/werden; und Ausbilden metallischer Verbindungen in den Durchgangslöchern und den Graben, wobei ein Verhältnis der Breite des Grabens zur (Breite der) zwischen benachbarten Graben angeordneten Isolier-Schicht sich in einem Bereich von 0,45 bis 0,55 befindet.
  14. Verfahren gemäß Anspruch 13, wobei der Schritt zum Ausbilden der Durchgangslöcher die folgenden Unter-Schritte beinhaltet: Aufbringen ersten Photolacks auf der zweiten Isolier-Schicht; selektives Belichten des ersten Photolacks unter Verwendung einer ersten Maske, wodurch eine Mehrzahl erster Photolack-Strukturen gebildet wird; und Ätzen der ersten und der zweiten Isolier-Schicht unter Verwendung der ersten Photolack-Strukturen als einer Ätz-Maske, wodurch eine Mehrzahl von Durchgangslöchern gebildet wird.
  15. Verfahren gemäß Anspruch 13, wobei der Schritt zum Ausbilden der Graben die folgenden Unter-Schritte beinhaltet: Aufbringen zweiten Photolacks auf der zweiten Isolier-Schicht; selektives Belichten des zweiten Photolacks unter Verwendung einer zweiten Maske, wodurch eine Mehrzahl zweiter Photolack-Strukturen gebildet wird; und Ätzen der zweiten Isolier-Schicht unter Verwendung der zweiten Photolack-Strukturen als einer Ätz-Maske, wodurch eine Mehrzahl von Graben gebildet wird.
  16. Verfahren gemäß Anspruch 15, wobei ein Verhältnis der Breite eines zwischen den Photolack-Strukturen ausgebildeten Zwischenraums zur (Breite der) Photolack-Struktur sich in einem Bereich von 0,46 bis 0,56 befindet.
  17. Verfahren gemäß Anspruch 13, welches ferner einen Schritt zum Entfernen einer zwischen dem Durchgangsloch und dem Graben ausgebildeten Umrandung ("fence") umfasst.
  18. Verfahren gemäß Anspruch 17, wobei die Umrandung ("fence") mittels eines RIE("Reactive Ion Etching", Reaktive-Ionen-Ätzen)-Prozesses unter Verwendung von CHF3-Gas entfernt wird.
  19. Verfahren gemäß Anspruch 18, wobei der RIE-Prozess für 3 bis 5 Sekunden ausgeführt wird.
  20. Verfahren gemäß Anspruch 18, wobei CHF3-Gas eine Flußrate in einem Bereich von 12sccm bis 18sccm aufweist.
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