CN100464402C - 制造半导体器件的方法 - Google Patents
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Abstract
本发明公开了一种能够提高半导体器件的成品率的制造半导体器件的方法。该方法包括以下步骤：制备包含多个导电图案的衬底；在该衬底上形成第一绝缘层和第二绝缘层；通过选择性蚀刻该第一绝缘层和该第二绝缘层形成多个通孔；通过选择性蚀刻该第二绝缘层形成多个沟槽，并使得这些沟槽与通孔相通；以及在通孔和沟槽中形成金属互连。沟槽与位于相邻沟槽之间的绝缘层的宽度比的范围为0.45至0.55。
Description
技术领域
本发明涉及半导体器件。更具体地，本发明涉及能够提高成品率的制造半导体器件的方法。
背景技术
为了制造半导体器件，通过BEOL(后段)工艺形成包含FSG(氟硅玻璃)的金属间介电层，然后在金属间介电层上形成包含铜(Cu)的金属互连。在这样的半导体器件中，采用镶嵌(damascene)工艺取代使用减去法(subtractive scheme)的金属化工艺，以形成包括铝(Al)的金属互连。从而，明显改变了BEOL工艺的工艺条件，但是工艺条件还没有达到最佳化。
由于工艺条件未达到最佳化，所以半导体器件的成品率显著降低。
发明内容
因此，本发明旨在提供一种制造半导体器件的方法，该方法基本上解决了由于相关技术的限制或缺点而产生的一个或多个问题。
本发明的目的是提供一种制造半导体器件的方法，该方法通过消除导致成品率降低的因素来确保优化的工艺条件，从而能够提高半导体器件的成品率。
本发明的另外的优点、目的及特征的一部分将在下面的描述中提出，且一部分对于本领域普通技术人员来说，在研究下文时即变得显而易见，或通过实施本发明而得以知晓。本发明的目的和其它优点可通过本申请的文字描述和权利要求以及附图所特别指出的结构来实现和取得。
根据本发明的第一实施例，提供一种制造半导体器件的方法，该方法包括以下步骤：制备包含多个导电图案的衬底；在该衬底上形成绝缘层；通过选择性蚀刻该绝缘层形成多个沟槽；以及在每个沟槽中形成金属互连，其中位于相邻沟槽之间的绝缘层的宽度范围为0.185μm至0.225μm。
根据本发明的第二实施例，提供一种制造半导体器件的方法，该方法包括以下步骤：制备包含多个导电图案的衬底；在该衬底上形成第一绝缘层和第二绝缘层；通过选择性蚀刻该第一绝缘层和该第二绝缘层形成多个通孔；通过选择性蚀刻该第二绝缘层形成多个沟槽，并且使这些沟槽与通孔相通；以及在沟槽和通孔中形成金属互连，其中位于相邻沟槽之间的绝缘层的宽度范围为0.185μm至0.225μm。
根据本发明的第三实施例，提供一种制造半导体器件的方法，该方法包括以下步骤：制备包含多个导电图案的衬底；在该衬底上形成绝缘层；通过选择性蚀刻该绝缘层形成多个沟槽；以及在每个沟槽中形成金属互连，其中沟槽与位于相邻沟槽之间的绝缘层的宽度比的范围为0.45至0.55。
根据本发明的第四实施例，提供一种制造半导体器件的方法，该方法包括以下步骤：制备包含多个导电图案的衬底；在该衬底上形成第一绝缘层和第二绝缘层；通过选择性蚀刻该第一绝缘层和该第二绝缘层形成多个通孔；通过选择性蚀刻该第二绝缘层形成多个沟槽，并使这些沟槽与通孔相通；以及在通孔和沟槽中形成金属互连，其中沟槽与位于相邻沟槽之间的绝缘层的宽度比的范围为0.45至0.55。
应理解，本发明上面的概括描述和下面的详细描述均是示范性和说明性的，其目的是提供对所要求保护的本发明的进一步解释。
附图说明
附图包含在申请文件中并构成申请文件的一部分，用以提供对本发明的进一步理解，附图示出本发明的实施例，并与说明书一起用于解释本发明的原理。
图1为示出0.13μm的FCT成品率的曲线图；
图2为示出在显示槽相互关系(slot dependency)的代表性批(lot)中每个晶片槽(slot)对应的成品率的曲线图。
图3为示出按照加工顺序的晶片的平均成品率的曲线图；
图4为示出晶片的各芯片位置映射的示图；
图5为示出未呈现槽相互关系的多个批的失效率的曲线图；
图6为示出呈现槽相互关系的多个批的失效率的曲线图；
图7为用于解释“硅化物上的接触未开口(CS(contact on silicide)notopen)”型1位(bit)失效的FIB(聚焦离子束)图形；
图8为用于解释由桥型缺陷(bridge defect)导致铜互连之间短路的示图；
图9为传统单元空间(cell space)与根据本发明的单元空间进行比较的示图；
图10为用于解释栅栏(fence)的示图；
图11为用于解释与CHF3的量有关的锯齿现象的示图；
图12为用于解释与加工时间有关的锯齿现象的示图；以及
图13为当应用根据本发明的方法时对15批的SRAM成品率监测结果的曲线图。
具体实施方式
以下参照附图详细描述本发明的示例性实施例。
首先，通过各种试验确定导致成品率降低的因素。
用于分析和监测成品率以及在为提高成品率而进行的分离式试验(splittest)中使用的半导体器件包括：中心区和输入/输出(I/O)区，该中心区具有用大约1.2V驱动电压工作的晶体管，该输入/输出(I/O)区具有用大约3.3V驱动电压工作的晶体管。这些晶体管具有STI(浅沟槽隔离)结构。
这些晶体管可具有硅化钴(Co的硅化物)、包括FSG的IMD(金属间介电)层以及Cu互连。可通过镶嵌工艺以多层结构的形式制备Cu互连。
半导体器件的成品率可用SRAM块的成品率来表示。这是因为SRAM区严格按照设计规则设计。因此，本发明中所说的成品率可指SRAM的成品率。另外，根据本发明，一个GL13标线片(reticle)包括四个4M SRAM的成品监测块R2至R5。这些块具有相同的面积。
按照下面的两个步骤执行用于确定降低成品率因素的试验。
第一步骤是精确检查成品率等级并找到降低成品率的因素，以定量地标准化这些因素。
第二步骤是排除降低成品率的因素并提供用于提高成品率的解决方案。
图1为示出半导体器件成品率的曲线图。
为了分析SRAM成品率的等级并定量地检测降低成品率的因素，在图1中示出对于13批的监测结果。
如图1所示，13批的平均成品率为47.1％，表明这些批作为整体表现出相对低的成品率。在表现出最高成品率的K批和表现出最低成品率的C批之间的成品率差值为39.2％，表明获得的成品率不稳定。
已经检查了每批中晶片的成品率。结果，在13批中有9批(E批至M批，除了A批至D批之外)表明晶片的加工顺序与槽相互关系(以下称为S/D)有关。
图2为示出在显示槽相互关系的代表性的批中每个晶片位置(slot)的成品率(参照上面修改)的曲线图。第五批(E批)被选择作为代表性的批。如图2所示，成品率从第一晶片到最后晶片逐渐提高。
对示出S/D的批执行三种类型的分析。第一种类型的分析是通过按晶片的顺序累积成品率数据，从而以平均值和标准偏差的形式定量地标准化S/D。第二种类型的分析是检查在每个批中第一晶片和最后晶片之间的失效模式的差别。第三种类型的分析是根据晶片中芯片的位置来定量地标准化失效率，以检查晶片的每个特定区域中成品率的明显差别。
图3为示出以根据第一种类型的分析而执行的加工顺序，晶片的平均成品率的曲线图。在图3中，x轴表示按照加工顺序的晶片，其中晶片配置在由图9中使用的9批(E批至M批)中的每一批中。标号#01至#15表示晶片，其中具有较低标号的晶片要比具有较高标号的晶片先经过每一单元加工。另外，y轴表示平均成品率，其通过考虑4M SRAM(R2至R5)的监测结果而获得。
如图3所示，第一晶片#01和最后晶片#15之间的成品率的差值大约为34％。这意味着在一批中配置的晶片依据加工顺序表现出很大的S/D差。
当通过使用统计程序根据皮尔森关系系数检验这种情况时，r值为0.808，p值为0.000，这表明在晶片的加工顺序和S/D之间存在强的正关系。因此，能确定S/D是降低成品率的因素。
按照第二种类型的分析，分析第一晶片和最后晶片之间的失效模式差别和失效数。如表1所示，显示S/D的批的主要失效模式可能包括部分失效、一位(1bit)失效和列二位(col2bit)失效。在一位失效的情况下，第一晶片和最后晶片之间的失效数的差异不大，但是一位失效可能对半导体器件的成品率产生坏的影响。因此，为了提高半导体器件的成品率，需要降低与用于半导体器件的BEOL工艺有关的部分失效和列二位失效以及与用于半导体器件的FEOL(前段)工艺有关的一位失效。当在BEOL金属互连中出现桥式缺陷(bridge type defect)时，主要发现部分失效以及列失效(column failure)。此外，当出现微桥式缺陷和接触开口缺陷时，主要发现列二位失效。
表1
按照第三种类型的分析，根据晶片中芯片的位置定量地标准化失效率，并检查晶片的每个特定区域中成品率的明显差别。
图4为示出晶片的芯片位置映射的示图。对于在晶片上形成的每个芯片分配数字。具有较高数值的芯片被定位在晶片的外围区。
图5为示出不表现槽相互关系的批的失效率的曲线图。
在图5中，在不表现S/D的批中晶片的中心区和外围区之间没有具体的明显差别。
图6为示出表现S/D的批的失效率的曲线图。
根据皮尔森关系系数(该系数是通过使用统计程序根据图6中示出的数据获得的)，r值为0.576，p值为0.001，这表明在失效率和芯片位置之间存在负关联。即，晶片的中心区具有较高的失效率。因此，应理解，在晶片半导体器件的S/D和晶片中心区的较高失效率之间有很大的关联。换句话说，如果批表现S/D，则在晶片的中心区出现较高的失效率。
因此，由于S/D与SRAM的成品率具有很大的关系，所以通过降低晶片中心区的失效率能够降低S/D，其对晶片的成品率直接产生影响。
本发明已经揭示提供一种使得三种主要失效模式(部分失效、一位失效和列二位失效)最小化的方法。即，为了提高SRAM的成品率，本发明降低晶片中心区的失效率，从而降低部分失效、一位失效和列二位失效。
具体地，由于用于在BEOL工艺中降低一位失效的处理事项以不同的方式应用于多批(用以监测成品率的批)，因此可应用附加的处理事项作为上述处理事项的延伸。
即，为了降低BEOL工艺中的部分失效(或列失效)和列二位失效，通过使用PCM映射(map)数据来首先分析晶片中心区和外围区之间的电参数的明显差别。如上所述，由于一位失效对晶片的映射趋向(map tendency)几乎不产生影响，因此关键点是通过失效分析来确定当前的情况，并通过应用分离式处理事项来降低一位失效。
图7为用于解释“CS未开口”型一位失效的FIB(聚焦离子束)图形，并且表2示出已被用于降低一位失效的分离式处理事项。
表2
从表2中可看出，用于降低一位失效的大多数行为具有减少微粒的目的。
在图7中，附图标记701至706分别代表铜互连、插塞、栅极、STI、微粒和绝缘层。
假定，由于引起如图8中所示铜互连701短路的桥型缺陷，可能导致发生BEOL工艺的部分失效，该失效降低了半导体器件的成品率。图8a中所示的绝缘层706的宽度(d)与图8b中所示的绝缘层706的宽度不同。根据对用以确定铜互连701开路/短路的梳形图案的测试结果，在图8a和图8b所示的铜互连701中分别发生短路。因此，能理解到与晶片的外围区相比在晶片的中心区经常发生铜互连701的短路故障。
本发明采用两种方式来消除引起桥型缺陷的因素。第一种方式是将在SRAM的存储单元区中检测到的弱单元空间(cell space)的DICD增加10nm。第二种方式是通过调整RIE(反应离子蚀刻)工艺的条件将锯齿现象降至最轻。
在光刻(lithography)工艺中，将光刻胶涂覆在晶片上，然后通过曝光和显影工艺在晶片上形成光刻胶图案。DICD是指光刻胶图案的CD(临界尺寸)。
此外，在光刻工艺完成之后，执行蚀刻工艺以在晶片上实现与光刻胶图案一致的图案。FICD是指在晶片上形成的图案的CD。
单元空间的CD是指绝缘层的宽度(d)。
下面详细描述第一种方式。
根据本发明，DICD为0.210±0.020μm，FICD为0.2050±0.020μm。图9示出在CMP(化学机械抛光)工艺完成之后，DICD调整前/后单元空间区的俯视图，其中图9a示出在将DICD增加之前的单元空间区，图9b示出在将DICD增加10nm之后的单元空间区。如图9a和图9b所示，绝缘层的宽度随着DICD的增加而增加。
根据上述结果，本发明能以比值表示DICD和FICD。
如果对晶片进行光刻工艺，则在晶片上形成光刻胶图案。因此，当根据光刻胶图案蚀刻绝缘层时，绝缘层的与光刻胶图案对应的预定部分不被蚀刻，但是绝缘层的与在光刻胶图案之间形成的间隙(gap)对应的预定部分被蚀刻从而形成沟槽。
在DICD情况下，间隙与光刻胶图案的宽度比的范围大约为0.46至0.56。
在FICD情况下，沟槽与绝缘层的宽度比的范围大约为0.45至0.55。其中在相邻沟槽之间对准的光刻胶图案的宽度范围为0.19μm至0.23μm。
下面详细描述第二种方式。
在沟槽RIE(反应离子蚀刻)工艺之后，为了调整用于改善锯齿现象的工艺条件，已经提出了两种方法。第一种方法是在沟槽RIE工艺期间调节聚合气体(CHF3)的量，第二种方法是调节在沟槽RIE工艺中栅栏(fence)去除步骤的时间。
下面关于栅栏进行详细的描述。
图10为用于解释栅栏的示图。如图10所示，首先形成通孔图案101以形成双镶嵌图案，然后通过第一方案(first scheme)形成沟槽图案102。如果在形成沟槽图案102的蚀刻工艺已经完成之后还没有优化工艺条件，则在栅栏103的形成中产生的杂质将保留在沟槽图案102和通孔图案101之间的边界上。栅栏103可能对随后形成阻挡层和籽晶层的工艺产生坏的影响，从而降低铜互连的质量。因此，为了最小化栅栏103的形成，所以执行栅栏去除步骤。
图11为用于解释与CHF3的量有关的锯齿现象的示图，图12为用于解释与加工时间有关的锯齿现象的示图。
在图11中，在压强为150mT、温度为400℃、Ar为200sccm、CF4为50sccm以及O2为9sccm的基本工艺条件下形成沟槽。其中优选的是，反应离子蚀刻工艺进行3至5秒，CHF3气体的流速范围为12sccm至18sccm。图11(a)、图11(b)和图11(c)分别表示CHF3为10sccm、20sccm和15sccm。
在图12中，在压强为480mT、温度为400℃、CF4为15sccm、N2为600sccm和H2为500sccm的基本工艺条件下去除栅栏。图12(a)、图12(b)和图12(c)分别表示处理时间为15秒、10秒和5秒。
如图11(c)所示，在CHF3为15sccm的条件下几乎不发生锯齿现象。
如图12(c)所示，当执行栅栏去除步骤的时间为5秒时几乎不发生锯齿现象。
图13为示出当应用上述行为来提高成品率时对15批的SRAM成品率监测结果的曲线图。
如图13所示，反映上述行为的15批的SRAM成品率作为整体保持在高的等级。即，当通过优化DICD和改善工艺条件来监测SRAM成品率时，在15批中SRAM成品率保持在70％或更高的等级。上述监测结果表明，在晶片的中心区和外围区之间成品率没有特别明显的差别。
因此，与传统技术的成品率47.1％(即，从13批批中获得的平均的SRAM成品率)相比，根据本发明SRAM成品率提高大约26％。特别地，传统技术表明在晶片的中心区成品率降低。然而，根据本发明，在晶片中心区的SRAM成品率与在晶片外围区的SRAM成品率相似。
如上所述，本发明通过扩大单元空间区和降低用于栅栏去除步骤的时间能够提高半导体器件的成品率。
显然，对所属领域的技术人员来说能够对本发明进行各种修改和改变。因此，本发明涵盖落入所附权利要求和其等效范围内的对本发明的修改和改变。
Claims (20)
1.一种制造半导体器件的方法，该方法包括以下步骤：
制备包含多个导电图案的衬底；
在该衬底上形成绝缘层；
通过选择性蚀刻该绝缘层形成多个沟槽；以及
在每个沟槽中形成金属互连，其中位于相邻沟槽之间的绝缘层的宽度范围为0.185μm至0.225μm。
2.如权利要求1所述的方法，其中形成沟槽的步骤包括以下子步骤：
在该绝缘层上形成光刻胶；
使用掩模选择性曝光该光刻胶，从而形成多个光刻胶图案；以及
通过使用所述光刻胶图案作为蚀刻掩模来蚀刻该绝缘层，从而形成多个沟槽。
3.如权利要求2所述的方法，其中在相邻沟槽之间对准的光刻胶图案的宽度范围为0.19μm至0.23μm。
4.一种制造半导体器件的方法，该方法包括以下步骤：
制备包含多个导电图案的衬底；
在该衬底上形成第一绝缘层和第二绝缘层；
通过选择性蚀刻该第一绝缘层和该第二绝缘层形成多个通孔；
通过选择性蚀刻该第二绝缘层形成多个沟槽，并使得这些沟槽与所述通孔相通；以及
在所述沟槽和通孔中形成金属互连，其中位于相邻沟槽之间的绝缘层的宽度范围为0.185μm至0.225μm。
5.如权利要求4所述的方法，其中形成通孔的步骤包括以下子步骤：
在该第二绝缘层上形成第一光刻胶；
使用第一掩模选择性曝光该第一光刻胶，从而形成多个第一光刻胶图案；以及
通过使用该第一光刻胶图案作为蚀刻掩模来蚀刻该第一绝缘层和该第二绝缘层，从而形成多个通孔。
6.如权利要求5所述的方法，其中形成沟槽的步骤包括以下子步骤：
在该第二绝缘层上形成第二光刻胶；
使用第二掩模选择性曝光该第二光刻胶，从而形成多个第二光刻胶图案；以及
通过使用所述第二光刻胶图案作为蚀刻掩模来蚀刻该第二绝缘层，从而形成多个沟槽。
7.如权利要求6所述的方法，其中在相邻沟槽之间对准的第二光刻胶图案的宽度范围为0.19μm至0.23μm。
8.如权利要求4所述的方法，还包括去除在通孔与沟槽之间形成的栅栏的步骤。
9.如权利要求8所述的方法，其中通过反应离子蚀刻工艺去除栅栏，该反应离子蚀刻工艺使用CHF3气体进行3至5秒。
10.如权利要求8所述的方法，其中该反应离子蚀刻工艺使用流速范围为12sccm至18sccm的CHF3气体进行。
11.一种制造半导体器件的方法，该方法包括以下步骤：
制备包含多个导电图案的衬底；
在该衬底上形成绝缘层；
通过选择性蚀刻该绝缘层形成多个沟槽；以及
在每个沟槽中形成金属互连，其中沟槽与位于相邻沟槽之间的绝缘层的宽度比范围为0.45至0.55。
12.如权利要求11所述的方法，其中形成沟槽的步骤包括以下子步骤：
在该绝缘层上形成光刻胶；
使用掩模选择性曝光该光刻胶，从而形成多个光刻胶图案；以及
通过使用所述光刻胶图案作为蚀刻掩模来蚀刻该绝缘层，从而形成多个沟槽。
13.如权利要求12所述的方法，其中在光刻胶图案之间形成的间隙与光刻胶图案的宽度比范围为0.46至0.56。
14.一种制造半导体器件的方法，该方法包括以下步骤：
制备包含多个导电图案的衬底；
在该衬底上形成第一绝缘层和第二绝缘层；
通过选择性蚀刻该第一绝缘层和该第二绝缘层形成多个通孔；
通过选择性蚀刻该第二绝缘层形成多个沟槽，并且使这些沟槽与所述通孔相通；以及
在所述通孔和所述沟槽中形成金属互连，其中沟槽与位于相邻沟槽之间的绝缘层的宽度比范围为0.45至0.55。
15.如权利要求14所述的方法，其中形成通孔的步骤包括以下子步骤：
在该第二绝缘层上形成第一光刻胶；
使用第一掩模选择性曝光该第一光刻胶，从而形成多个第一光刻胶图案；以及
通过使用该第一光刻胶图案作为蚀刻掩模来蚀刻该第一绝缘层和该第二绝缘层，从而形成多个通孔。
16.如权利要求15所述的方法，其中形成沟槽的步骤包括以下子步骤：
在该第二绝缘层上形成第二光刻胶；
使用第二掩模选择性曝光该第二光刻胶，从而形成多个第二光刻胶图案；以及
通过使用该第二光刻胶图案作为蚀刻掩模来蚀刻该第二绝缘层，从而形成多个沟槽。
17.如权利要求16所述的方法，其中在光刻胶图案之间形成的间隙与光刻胶图案的宽度比范围为0.46至0.56。
18.如权利要求14所述的方法，还包括去除在通孔与沟槽之间形成的栅栏的步骤。
19.如权利要求18所述的方法，其中通过使用CHF3气体进行反应离子蚀刻工艺来去除栅栏。
20.如权利要求19所述的方法，其中反应离子蚀刻工艺进行3至5秒。
21.如权利要求19所述的方法，其中CHF3气体的流速范围为12sccm至18sccm。
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