CN111564410A - 一种提高后段金属线通孔的工艺窗口的方法 - Google Patents

一种提高后段金属线通孔的工艺窗口的方法 Download PDF

Info

Publication number
CN111564410A
CN111564410A CN202010417479.4A CN202010417479A CN111564410A CN 111564410 A CN111564410 A CN 111564410A CN 202010417479 A CN202010417479 A CN 202010417479A CN 111564410 A CN111564410 A CN 111564410A
Authority
CN
China
Prior art keywords
hard mask
etching
hole
metal
photoetching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010417479.4A
Other languages
English (en)
Other versions
CN111564410B (zh
Inventor
陈睿
都安彦
韦亚一
粟雅娟
杨红
董立松
张利斌
苏晓菁
王文武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing Chengxin Integrated Circuit Technology Research Institute Co ltd
Original Assignee
Nanjing Chengxin Integrated Circuit Technology Research Institute Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing Chengxin Integrated Circuit Technology Research Institute Co ltd filed Critical Nanjing Chengxin Integrated Circuit Technology Research Institute Co ltd
Priority to CN202010417479.4A priority Critical patent/CN111564410B/zh
Publication of CN111564410A publication Critical patent/CN111564410A/zh
Application granted granted Critical
Publication of CN111564410B publication Critical patent/CN111564410B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种提高后段金属线通孔的工艺窗口的方法，利用自对准双重成像结构或者大马士革结构在衬底上制造金属线沟槽，并进行沉积光刻后，利用光刻工艺曝光自对准通孔，并蚀刻所述第一硬掩膜；以设定倾角对所述第一硬掩膜的侧壁在关键方向注入硼离子，并通过得到的两个所述蚀刻选择对所述第二硬掩膜进行过蚀刻，扩大所述第二硬掩膜的非关键方向的尺寸；根据对所述第二硬掩膜过蚀刻后得到的图形，对所述平坦化层进行蚀刻，打开所述通孔；最后利用大马士革工艺对所述通孔填充金属后，对所述通孔进行机械化抛光，提高蚀刻的工艺窗口，提高良率。

Description

一种提高后段金属线通孔的工艺窗口的方法
技术领域
本发明涉及半导体集成电路技术领域，尤其涉及一种提高后段金属线通孔的工艺窗口的方法。
背景技术
先进节点的后段(BEOL)金属互联工艺中，自对准通孔(self-alignedvia，SAV)是一种重要的控制工艺稳定性的手段，其通过加大关键方向通孔的尺寸，结合硬掩膜来消除此方向上的EPE(edge placement error)造成的图形缺陷风险，确保最终的通孔尺寸符合设计要求，提高工艺窗口，在极限尺寸下，现有的工艺很容易造成刻蚀不足，而一般采用的过刻蚀方法作为补偿，人为加大刻蚀量来扩大通孔尺寸，以此来提高刻蚀的工艺窗口。但这种方法会造成SAV在关键和非关键方向的尺寸的同时增大，致使关键方向的EPE过大而超过冗余，造成不必要的缺陷影响良率。
发明内容
本发明的目的在于提供一种提高后段金属线通孔的工艺窗口的方法，提高蚀刻的工艺窗口，提高良率。
为实现上述目的，本发明提供了一种提高后段金属线通孔的工艺窗口的方法，包括：
在衬底上制造金属线沟槽，并进行沉积光刻；
利用光刻工艺曝光自对准通孔，并蚀刻第一硬掩膜；
以设定倾角向所述第一硬掩膜的关键方向注入硼离子；
对第二硬掩膜进行过蚀刻，扩大非关键方向的尺寸；
对平坦化层进行蚀刻，打开通孔；
利用大马士革工艺填充金属，完成通孔。
其中，所述在衬底上制造金属线沟槽，并进行沉积光刻，包括：
利用自对准双重成像结构或者大马士革结构对第三硬掩膜按照设定图形进行光刻后，根据所述设定图形对所述第三硬掩膜和衬底进行蚀刻，得到金属线第一沟槽。
其中，所述在衬底上制造金属线沟槽，并进行沉积光刻后，所述方法还包括：
得到第一沟槽后，依次沉积平坦化层、第二硬掩膜、第一硬掩膜和光刻胶层，并按照所述设定图形进行光刻。
其中，所述利用光刻工艺曝光自对准通孔，并蚀刻第一硬掩膜，包括：
获取蚀刻的通孔图形，利用光刻工艺曝光所述光刻胶层，并根据所述通孔图形蚀刻所述第一硬掩膜。
其中，所述以设定倾角向第一硬掩膜的关键方向注入硼离子，包括：
以设定倾角对所述第一硬掩膜的侧壁在关键方向注入硼离子，增大所述第一硬掩膜在边界处的第一蚀刻速率，而非关键方向的第二蚀刻速率不变。
其中，所述对第二硬掩膜进行过蚀刻，扩大非关键方向的尺寸，包括：
通过所述第一蚀刻速率对所述第二硬掩膜的非关键方向进行蚀刻，扩大所述第二硬掩膜的非关键方向的尺寸数据，并利用所述第二蚀刻速率对所述第二硬掩膜的非关键方向进行过蚀刻，得到对应尺寸数据。
其中，所述对平坦化层进行蚀刻，打开通孔，包括：
根据对所述第二硬掩膜过蚀刻后得到的图形，对所述平坦化层进行蚀刻，打开所述通孔。
其中，所述利用大马士革工艺填充金属，完成通孔，包括：
利用大马士革工艺对所述通孔填充金属后，对所述通孔进行机械化抛光。
本发明的一种提高后段金属线通孔的工艺窗口的方法，利用自对准双重成像结构或者大马士革结构在衬底上制造金属线沟槽，并进行沉积光刻后，利用光刻工艺曝光自对准通孔，并蚀刻所述第一硬掩膜；以设定倾角对所述第一硬掩膜的侧壁在关键方向注入硼离子，并通过得到的第一蚀刻速率和第二蚀刻速率对所述第二硬掩膜进行过蚀刻，扩大所述第二硬掩膜的非关键方向的尺寸；根据对所述第二硬掩膜过蚀刻后得到的图形，对所述平坦化层进行蚀刻，打开所述通孔；最后利用大马士革工艺对所述通孔填充金属后，对所述通孔进行机械化抛光，提高蚀刻的工艺窗口，提高良率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的一种提高后段金属线通孔的工艺窗口的方法的步骤示意图。
图2是本发明提供的制造金属线第一沟槽的结构示意图。
图3是本发明提供的沉积光刻示意图。
图4是本本发明提供的自对准通孔示意图
图5是本发明提供的硼离子注入示意图。
图6是本发明一个的过蚀刻示意图。
图7是本发明提供的打开通孔示意图。
图8是本发明提供的金属切线示意图。
图9是本发明提供的栅极切线示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
请参阅图1，本发明提供一种提高后段金属线通孔的工艺窗口的方法，包括：
S101、在衬底上制造金属线沟槽，并进行沉积光刻。
具体的，利用标准的自对准双重成像结构(SADP，Self-aligned DoublePatterning)或者大马士革结构(SALELE)对第三硬掩膜按照设定图形进行光刻后，根据所述设定图形对所述第三硬掩膜和衬底(Low-k)蚀刻出金属线第一沟槽，如图2所提供的制造金属线第一沟槽的结构示意图所示，其中，衬底(Low-k)为含碳氧化物，k<3；第三硬掩膜(Hard mask3)：可以为TiN、SiN等。然后对平坦化层(planarization layer)、第一硬掩膜(hard mask1)、第二硬掩膜(hard mask2)和光刻胶层(photo resist)进行沉积，并按照所述设定图形进行光刻，如图3所提供的沉积光刻示意图所示。
S102、利用光刻工艺曝光自对准通孔，并蚀刻第一硬掩膜。
具体为，获取蚀刻的通孔图形即自对准通孔(self-alignedvia)，利用光刻工艺曝光所述光刻胶层，并根据所述通孔图形蚀刻所述第一硬掩膜(hard mask1)，其结构如如4所提供的沉积光刻的示意图所示。Hard mask 1:spin on hardmask(SOH)，碳涂层(spin-on-carbon，soc)，soc是高碳含量的聚合物Hardmask2:TiN；平坦化层：氧化硅。
S103、以设定倾角向第一硬掩膜的关键方向注入硼离子。
具体的，以设定倾角或一定倾角对所述第一硬掩膜的侧壁在关键方向注入硼离子，增大所述第一硬掩膜在边界处的第一蚀刻速率，而非关键方向的第二蚀刻速率不变，其中，所述设定倾角是根据具体的通孔尺寸和材料厚度来确定，确保在非关键方向上的硼离子束完全被光刻胶层(photo resist)挡住不会涉及到第一硬掩膜(hard mask1)，在关键方向上硼离子束可以正常抵达第一硬掩膜(hard mask1)，可以设定所述倾角为30°到60°范围内；如图5所提供的硼离子注入示意图所示。所述第一硬掩膜(hard mask1)为聚合物(ploymer)材料，含硼后蚀刻速率增大，从而在过蚀刻中保持形貌不变，使所述第一硬掩膜的侧壁在关键方向(短边)注入硼离子，而所述第一硬掩膜侧壁的非关键方向(长边)因为上方的开口小而避免了硼离子注入。通过硼离子的注入来改变所述第一硬掩膜在接近边界处的蚀刻速率(增大)，从而形成长短边不同的蚀刻选择(etch selectivity)。
S104、对第二硬掩膜进行过蚀刻，扩大非关键方向的尺寸。
具体的，通过所述第一蚀刻速率对所述第二硬掩膜的非关键方向进行蚀刻，扩大所述第二硬掩膜的非关键方向的尺寸数据，并利用所述第二蚀刻速率对所述第二硬掩膜的非关键方向进行过蚀刻，得到对应尺寸数据，所述第一硬掩膜保护所述第二硬掩膜，因为xy两个方向的蚀刻速率不同，导致所述第二硬掩膜在刻蚀后在x方向变大，y方向不变，从而扩大了下一步via刻蚀的打开面积，即扩大所述第二硬掩膜的非关键方向(x)的尺寸(即为所述第一硬掩膜图形短边)的尺寸得以加大，而关键方向(y)方向(即为所述第一硬掩膜图形长边)的尺寸相对没有变化，如图6所提供的过蚀刻示意图所示。
S105、对平坦化层进行蚀刻，打开通孔。
具体的，根据对所述第二硬掩膜过蚀刻后得到的图形，对所述平坦化层(Planarization layer)进行蚀刻，打开所述通孔，到达第二金属层，所述第二金属层在所述第一金属层下方，如图7所提供的打开通孔示意图所示。相对于传统工艺，得到的通孔在非关键(x方向)尺寸增大，在关键方向(y方向)尺寸保持不变。而传统工艺是采用Cu—CMP的大马士革镶嵌工艺，大马士革镶嵌工艺是目前唯一成熟和已经成功用于IC制造中的铜图形化工艺。据预测，到了0.1μm工艺阶段，将有90％的半导体生产线采用铜布线工艺。在多层布线立体结构中，要求保证每层全局平坦化，Cu—CMP能够兼顾硅晶片全局和局部平坦化。而镶嵌结构一般常见两种：单镶嵌结构(single damascene)以及双镶嵌结构(dualdamascene)，其中，双镶嵌结构若依干蚀刻方式的不同来分类的话，大致上可分为TrenchFirst、Via first及Self-Aligned等三种。
S106、利用大马士革工艺填充金属，完成通孔。
具体的，利用大马士革工艺对所述通孔填充金属后，对所述通孔进行机械化抛光(CMP，Chemical Mechanical Polishing)。传统的是先做via后做trench，把via和trench层材料上下顺序和工艺顺序互换后，就是本专利所说的trench first的Via双大马士革工艺，即首先在已沉积之介电层上蚀刻出导线用的沟槽(trench)图型，然后然后进行孔洞(hole)的光刻(lithography)，最后再蚀刻出孔洞图型，填充金属，进行CMP，结果是一样的，而化学机械抛光(CMP，Chemical Mechanical Polishing)是集成电路芯片制造，半导体分立器件、电子元器件加工，以及薄膜存贮磁盘、陶瓷、蓝宝石表面加工等的重要步骤。CMP技术包括机械削磨和化学腐蚀，借助超微粒子的研磨作用和浆料的化学腐蚀作用在被研磨介质表面形成光洁平坦表面。
本发明也适用于金属切线(metal cut)和栅极切线(gate cut)工艺，其中，金属切线：一维的金属线(SADP或者SALELE)制作布线图案之后，需要进行切线工艺来进行切线，切线的设计与这里的SAV类似，通常通过在金属沟槽中形成柱子，之后金属填充的时候切线的地方就被阻断，这时切掉的金属线方向的CD就很重要，如图8所提供的金属切线示意图所示，而所述栅极切线(gate cut)工艺是在RMG(replacement metal gate)的工艺中，多晶闸管的沟槽首先通过自对准双重成像结构(SADP)或者单次曝光(single exposure)形成，在填充poly之前需要做一次切线工艺形成隔断，同样，线方向的CD控制比较重要，如图9所提供的栅极切线示意图所示。
本发明的一种提高后段金属线通孔的工艺窗口的方法，利用自对准双重成像结构或者大马士革结构在衬底上制造金属线沟槽，并进行沉积光刻后，利用光刻工艺曝光自对准通孔，并蚀刻所述第一硬掩膜；以设定倾角对所述第一硬掩膜的侧壁在关键方向注入硼离子，并通过得到的两个所述蚀刻选择对所述第二硬掩膜进行过蚀刻，扩大所述第二硬掩膜的非关键方向的尺寸；根据对所述第二硬掩膜过蚀刻后得到的图形，对所述平坦化层进行蚀刻，打开所述通孔；最后利用大马士革工艺对所述通孔填充金属后，对所述通孔进行机械化抛光，提高蚀刻的工艺窗口，提高良率。
以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。

Claims (8)

1.一种提高后段金属线通孔的工艺窗口的方法，其特征在于，包括：
在衬底上制造金属线沟槽，并进行沉积光刻；
利用光刻工艺曝光自对准通孔，并蚀刻第一硬掩膜；
以设定倾角向所述第一硬掩膜的关键方向注入硼离子；
对第二硬掩膜进行过蚀刻，扩大非关键方向的尺寸；
对平坦化层进行蚀刻，打开通孔；
利用大马士革工艺填充金属，完成通孔。
2.如权利要求1所述的一种提高后段金属线通孔的工艺窗口的方法，其特征在于，所述在衬底上制造金属线沟槽，并进行沉积光刻，包括：
利用自对准双重成像结构或者大马士革结构对第三硬掩膜按照设定图形进行光刻后，根据所述设定图形对所述第三硬掩膜和衬底进行蚀刻，得到金属线第一沟槽。
3.如权利要求2所述的一种提高后段金属线通孔的工艺窗口的方法，其特征在于，所述在衬底上制造金属线沟槽，并进行沉积光刻后，所述方法还包括：
得到第一沟槽后，依次沉积平坦化层、第二硬掩膜、第一硬掩膜和光刻胶层，并按照所述设定图形进行光刻。
4.如权利要求3所述的一种提高后段金属线通孔的工艺窗口的方法，其特征在于，所述利用光刻工艺曝光自对准通孔，并蚀刻第一硬掩膜，包括：
获取蚀刻的通孔图形，利用光刻工艺曝光所述光刻胶层，并根据所述通孔图形蚀刻所述第一硬掩膜。
5.如权利要求4所述的一种提高后段金属线通孔的工艺窗口的方法，其特征在于，所述以设定倾角向第一硬掩膜的关键方向注入硼离子，包括：
以设定倾角对所述第一硬掩膜的侧壁在关键方向注入硼离子，增大所述第一硬掩膜在边界处的第一蚀刻速率，而非关键方向的第二蚀刻速率不变。
6.如权利要求5所述的一种提高后段金属线通孔的工艺窗口的方法，其特征在于，所述对第二硬掩膜进行过蚀刻，扩大非关键方向的尺寸，包括：
通过所述第一蚀刻速率对所述第二硬掩膜的非关键方向进行蚀刻，扩大所述第二硬掩膜的非关键方向的尺寸数据，并利用所述第二蚀刻速率对所述第二硬掩膜的非关键方向进行过蚀刻，得到对应尺寸数据。
7.如权利要求6所述的一种提高后段金属线通孔的工艺窗口的方法，其特征在于，所述对平坦化层进行蚀刻，打开通孔，包括：
根据对所述第二硬掩膜过蚀刻后得到的图形，对所述平坦化层进行蚀刻，打开所述通孔。
8.如权利要求7所述的一种提高后段金属线通孔的工艺窗口的方法，其特征在于，所述利用大马士革工艺填充金属，完成通孔，包括：
利用大马士革工艺对所述通孔填充金属后，对所述通孔进行机械化抛光。
CN202010417479.4A 2020-05-18 2020-05-18 一种提高后段金属线通孔的工艺窗口的方法 Active CN111564410B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010417479.4A CN111564410B (zh) 2020-05-18 2020-05-18 一种提高后段金属线通孔的工艺窗口的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010417479.4A CN111564410B (zh) 2020-05-18 2020-05-18 一种提高后段金属线通孔的工艺窗口的方法

Publications (2)

Publication Number Publication Date
CN111564410A true CN111564410A (zh) 2020-08-21
CN111564410B CN111564410B (zh) 2023-08-11

Family

ID=72069497

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010417479.4A Active CN111564410B (zh) 2020-05-18 2020-05-18 一种提高后段金属线通孔的工艺窗口的方法

Country Status (1)

Country Link
CN (1) CN111564410B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113611605A (zh) * 2021-02-24 2021-11-05 联芯集成电路制造(厦门)有限公司 图案化结构的制作方法
CN114093755A (zh) * 2021-11-15 2022-02-25 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102479751A (zh) * 2010-11-19 2012-05-30 海力士半导体有限公司 制造通孔和穿透硅通路的方法
CN103094181A (zh) * 2011-10-31 2013-05-08 中芯国际集成电路制造(上海)有限公司 用于形成自对准通孔的t形金属硬掩膜
US20130267092A1 (en) * 2012-04-05 2013-10-10 Samsung Electronics Co., Ltd. Methods of Forming a Fine Pattern on a Substrate and Methods of Forming a Semiconductor Device Having a Fine Pattern
CN103730406A (zh) * 2012-10-11 2014-04-16 中芯国际集成电路制造(上海)有限公司 一种双大马士革结构的制备方法
US20150079757A1 (en) * 2013-09-16 2015-03-19 Kyung-yub Jeon Method of fabricating semiconductor device
CN109786219A (zh) * 2017-11-14 2019-05-21 台湾积体电路制造股份有限公司 半导体装置的制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102479751A (zh) * 2010-11-19 2012-05-30 海力士半导体有限公司 制造通孔和穿透硅通路的方法
CN103094181A (zh) * 2011-10-31 2013-05-08 中芯国际集成电路制造(上海)有限公司 用于形成自对准通孔的t形金属硬掩膜
US20130267092A1 (en) * 2012-04-05 2013-10-10 Samsung Electronics Co., Ltd. Methods of Forming a Fine Pattern on a Substrate and Methods of Forming a Semiconductor Device Having a Fine Pattern
CN103730406A (zh) * 2012-10-11 2014-04-16 中芯国际集成电路制造(上海)有限公司 一种双大马士革结构的制备方法
US20150079757A1 (en) * 2013-09-16 2015-03-19 Kyung-yub Jeon Method of fabricating semiconductor device
CN109786219A (zh) * 2017-11-14 2019-05-21 台湾积体电路制造股份有限公司 半导体装置的制作方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113611605A (zh) * 2021-02-24 2021-11-05 联芯集成电路制造(厦门)有限公司 图案化结构的制作方法
CN114093755A (zh) * 2021-11-15 2022-02-25 长鑫存储技术有限公司 半导体结构及其形成方法
CN114093755B (zh) * 2021-11-15 2024-05-03 长鑫存储技术有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN111564410B (zh) 2023-08-11

Similar Documents

Publication Publication Date Title
US9099530B2 (en) Methods of patterning small via pitch dimensions
US20190287848A1 (en) Interconnect Structure Having an Etch Stop Layer Over Conductive Lines
US10269715B2 (en) Split rail structures located in adjacent metal layers
KR102423220B1 (ko) 감산적으로 패터닝된 자기 정렬된 상호접속부들, 플러그들, 및 비아들을 위한 텍스타일 패터닝
CN107993925B (zh) 一种自对准四重图形技术
US11929258B2 (en) Via connection to a partially filled trench
TW201733007A (zh) 用於圖案化後段（ｂｅｏｌ）互連之金屬線端的方法
CN110494971B (zh) 互连结构及其形成方法
JP2009164546A (ja) 半導体素子のパターン形成方法
CN111564410B (zh) 一种提高后段金属线通孔的工艺窗口的方法
TWI693675B (zh) 用於對齊積體電路結構諸層的標記結構及其形成方法
KR20230098237A (ko) 자기-정렬된 상단 비아
TW202205528A (zh) 半導體結構的形成方法
CN108054137B (zh) 金属互连结构及其制作方法
KR20090019133A (ko) 반도체 소자의 오버레이 버니어 형성 방법
KR100734083B1 (ko) 반도체 소자의 콘택홀 형성방법
WO2023236103A1 (en) Method of metal integration for fabricating integrated device
US20230307289A1 (en) Method for fabricating semiconductor device with damascene structure by using etch stop layer
US20240162087A1 (en) Mandrel-pull-first interconnect patterning
TW202248886A (zh) 處理晶圓之方法及半導體裝置
CN114334800A (zh) 半导体结构及其形成方法
CN114188271A (zh) 半导体结构的形成方法
WO2020112388A1 (en) Metal interconnect structure by subtractive process
CN117810163A (zh) 半导体结构及其形成方法
KR20050002417A (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant