TWI693675B - 用於對齊積體電路結構諸層的標記結構及其形成方法 - Google Patents

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Abstract

本發明揭示一種用於對齊一積體電路(IC)結構的各層的結構，其包括位於具有一或多個主動裝置的一半導體基材上方的一第一介電層、位於該第一介電層上方的一溝槽阻擋層、位於該溝槽阻擋層上方的一第二介電層，以及垂直延伸通過該第二介電層和該溝槽阻擋層並且至少部分進入該第一介電層的複數個金屬填充標記溝槽。該等金屬填充溝槽與該IC內含的任何主動裝置電絕緣。

Description

用於對齊積體電路結構諸層的標記結構及其形成方法
本發明係關於在一積體電路(integrated circuit，IC)結構內形成來與多個垂直層彼此對齊之結構，特別是用多種圖案製作技術形成的IC結構。更特別的是，本發明係關於用於對齊積體電路(IC)結構各層的標記結構及其形成方法。
積體電路製造需要在半導體基底材料的表面上形成大量互連裝置，例如電晶體、電阻器、電容器和二極體，這些裝置一部分通過選擇性沉積並去除多層材料來形成，例如半導體、絕緣體、光阻劑、遮罩、蝕刻阻擋層和金屬。特定IC的功能和可靠性至少部分取決於每層之間的精確垂直對齊。在一些情況下，製造者可使用多個圖案化微影蝕刻來讓一些元件彼此在橫向上更接近，這可通過傳統製造技術實現。
雙圖案化微影蝕刻是一種多次圖案化微影蝕刻技術，已經使用有一段時間。雙圖案化微影蝕刻通常涉及建立形狀，例如，用於在裝置內提供功能部件及/或電連接的一或多個導電元件，其在相同的設計層內但彼此太靠近而無法指派至相同的光罩層。而是將該等形狀指派至兩不同光罩層，以便滿足產品設計中規定的間隔需求。然後這兩不同光罩層用來建立一層IC。其他多個圖案化微影蝕刻選項，例如三重圖案化微影蝕刻，可 使用兩個以上的光罩。因此，多個光罩層之間的精確對齊是製造功能性和可靠IC的幾個重要因素之一。
通過許多方式可實現光罩層之間的精確對齊，方式之一包括形成一或多個標記結構，例如在處理時各個IC層內的一或多個重疊標記及/或一或多個對齊標記。在微影蝕刻期間，即IC結構中每層的印刷，製造者可偵測每層中標記結構的位置，以確定多個層是否彼此對齊。如果在先前形成層中偵測到的標記結構不在其預期位置，則製造者可調整半成品IC和當前光罩的相對位置，以在印刷下一層之前，讓先前光罩層和當前光罩彼此適當對齊。此外，在微影蝕刻處理之後，可通過單機或原位度量衡工具來測量標記結構，以量化在光阻劑中成像的當前層相對於蝕刻到基材中的先前層之對齊，以偵測是否存在未對齊的部件。然後，該重疊標記計量資料允許確定繼續製造、進行再次加工操作和反饋偏移，或丟棄有缺陷的IC。
典型的標記結構可包括在介電材料內彼此平行配置的若干線性金屬填充溝槽，該等溝槽可用群組方式配置，其中群組內的溝槽彼此緊密靠近，並且多個群組配置成形成用作覆蓋標記或對齊標記的結構。這些溝槽內的金屬與各個裝置電絕緣，例如電晶體，並且在完成的IC內沒有任何功能。標記結構可選擇性位於半導體基材上的各個晶粒間之切口線內。標記結構的有效性至少部分取決於材料之間的對比度以及半成品IC的背景材料。較高對比度可改善該標記結構的成像精準度，如此改善IC內各個層之間最終對齊的精準度。
形成標記結構的傳統方法可產生具有金屬填充物的標記溝槽，不過該填充物不夠厚在成像時產生與背景良好的對比度。傳統方法也會產生缺乏均勻性的溝槽。在測量對齊度時，弱對比度或不均勻性會導致不可靠的結果，造成產品缺陷或昂貴且耗時的重新加工操作。
本發明的第一態樣係關於用於對齊一積體電路(IC)結構的結構，該結構包括：一第一介電層，其位於一半導體基材上方，該半導體基材其上具有一或多個主動裝置；一溝槽阻擋層，其位於該第一介電層上方；一第二介電層，其位於該溝槽阻擋層上方；以及複數個金屬填充標記溝槽，其垂直延伸通過該第二介電層以及該溝槽阻擋層，並且至少部分進入該第一介電層，其中該等複數個金屬填充標記溝槽之每一者都包括一金屬，其透過至少該第一介電層與該等一或多個主動裝置電絕緣。
本發明的第二態樣係關於形成用於對齊一積體電路(IC)結構的一結構之方法，該方法包括：在一前體結構上形成一穿孔硬光罩，其中該前體結構包括一半導體基材、位於該半導體基材上方的一第一介電層、位於該第一介電層上方的一溝槽阻擋層、位於該溝槽阻擋層上方的一第二介電層、位於該第二介電層上方並且其中包括複數個預製開口的一第一硬光罩、位於該等複數個預製開口之間該第一硬光罩上方的複數個基本平行溝槽隔板、位於該等複數個溝槽隔板之上與之間的一旋塗硬光罩，以及位於該旋塗硬光罩上方的一穿孔阻擋層；在該穿孔硬光罩之內形成複數個第一開口，其中該等複數個第一開口基本上垂直於該等複數個溝槽隔板或基本上平行於該等複數個溝槽隔板，並且其中該等複數個第一開口位於該等複數個溝槽隔板上方；通過去除複數個該穿孔硬光罩條來擴展該穿孔硬光罩內的該等複數個第一開口，其中該等複數個條基本上垂直於該等複數個溝槽隔板或基本上平行於該等複數個溝槽隔板，並且其中該等複數個條位於該等複數個第一開口配對之間，使得基本上移除位於該等複數個溝槽隔板上方的所有該穿孔硬光罩以形成一擴展開口；去除該穿孔阻擋層的一部分、該旋塗硬光罩的一部分，以及該第二介電層位於該第一硬光罩內該等複數個預製開口下面的一部分；去除位於該已擴展開口下方並位於該等複數個溝槽隔板之間的該溝槽阻擋層的一部分和該第一介電層的一部 分，以形成複數個標記溝槽；以及在至少該等複數個標記溝槽之一者內形成一金屬。
本發明的第三態樣係關於形成用於對齊一積體電路(IC)結構的一結構之方法，該方法包括：在一前體結構上形成一穿孔硬光罩，其中該前體結構包括一半導體基材、位於該半導體基材上方的一第一介電層、位於該第一介電層上方的一溝槽阻擋層、位於該溝槽阻擋層上方的一第二介電層、位於該第二介電層上方的一第一硬光罩、位於該第一硬光罩上方的一旋塗硬光罩、及位於該旋塗硬光罩上方的一穿孔阻擋層，其中該第一硬光罩具有穿過該第一硬光罩的複數個預製開口；在該穿孔硬光罩之內形成複數個第一開口，其中該等複數個第一開口基本上垂直於穿過該第一硬光罩的該等複數個預製開口或基本上平行於穿過該第一硬光罩的該等複數個預製開口，並且其中該等複數個第一開口位於穿過該第一硬光罩的該等複數個預製開口上方；通過去除複數個該穿孔硬光罩條來擴展該穿孔硬光罩內的該等複數個第一開口，其中該等複數個條基本上垂直於穿過該第一硬光罩的該等複數個預製開口或基本上平行於穿過該第一硬光罩的該等複數個預製開口，並且其中該等複數個條位於該等複數個第一開口配對之間，使得基本上移除位於穿過該第一硬光罩的該等複數個預製開口上方的所有該穿孔硬光罩以形成一擴展開口；去除該穿孔阻擋層的一部分、該旋塗硬光罩的一部分，以及該第二介電層位於該已擴展開口下面的一部分；去除位於該已擴展開口下方並位於穿過該第一硬光罩的該等複數個預製開口下方之該溝槽阻擋層的一部分和該第一介電層的一部分，以形成複數個標記溝槽；以及在至少該等複數個標記溝槽之一者內形成一金屬。
從以下對本發明具體實施例的更具體說明，本發明的前述和其他特徵將顯而易見。
100‧‧‧前體結構
105‧‧‧基材
110‧‧‧第一介電層
115‧‧‧溝槽阻擋層
120‧‧‧第二介電層
125‧‧‧第一硬光罩
130‧‧‧溝槽隔板
135‧‧‧預製開口
140‧‧‧旋塗硬光罩
145‧‧‧穿孔阻擋層
150‧‧‧穿孔硬光罩
180‧‧‧前體結構
182‧‧‧預製開口
200‧‧‧半成品結構
205‧‧‧開口
210‧‧‧條帶
215‧‧‧擴展開口
280‧‧‧半成品結構
300‧‧‧IC結構
305‧‧‧標記溝槽
310‧‧‧全深度溝槽
315‧‧‧金屬
320‧‧‧標記溝槽
350‧‧‧組合
350A、350B、350C、350D‧‧‧四組標記溝槽
400‧‧‧結構
402‧‧‧平行組合
404‧‧‧傾斜組合
在此參考下列圖式詳細說明本發明的該等具體實施例，其中相同的標號代表相同的元件。
圖1顯示要根據本發明具體實施例處理的一積體電路(IC)前體結構之平面圖。
圖2顯示沿著圖1內線2-2的根據本發明具體實施例之該前體結構的橫向剖面圖。
圖3顯示在根據本發明具體實施例進行第一圖案化操作之後該IC的平面圖。
圖4顯示在根據本發明具體實施例進行第一圖案化操作之後，沿著該IC的圖3內線4-4之橫向剖面圖。
圖5顯示在根據本發明具體實施例進行第二圖案化操作之後該IC的平面圖。
圖6顯示在根據本發明具體實施例進行第二圖案化操作之後，沿著該IC的圖5內線6-6之橫向剖面圖。
圖7顯示在根據本發明具體實施例進行第一去除操作之後該IC的平面圖。
圖8顯示在根據本發明具體實施例進行第一去除操作之後，沿著該IC的圖7內線8-8之橫向剖面圖。
圖9顯示在根據本發明具體實施例進行第二去除操作之後該IC的平面圖。
圖10顯示在根據本發明具體實施例進行第二去除操作之後，沿著該IC的圖9內線10-10之橫向剖面圖。
圖11顯示根據本發明具體實施例在該等溝槽內形成一金屬之後該IC的平面圖。
圖12顯示根據本發明具體實施例在形成一金屬之後，沿著該IC的圖11內線12-12之橫向剖面圖。
圖13顯示要根據本發明具體實施例處理的一積體電路(IC)另一個前體結構之平面圖。
圖14顯示沿著圖13內線14-14的根據本發明具體實施例之該前體結構的橫向剖面圖。
圖15顯示在根據本發明具體實施例進行第一圖案化操作之後該IC的平面圖。
圖16顯示在根據本發明具體實施例進行第一圖案化操作之後，沿著該IC的圖15內線16-16之橫向剖面圖。
圖17顯示在根據本發明具體實施例進行第二圖案化操作之後該IC的平面圖。
圖18顯示在根據本發明具體實施例進行第二圖案化操作之後，沿著該IC的圖17內線18-18之橫向剖面圖。
圖19顯示在根據本發明具體實施例進行第一去除操作之後該IC的平面圖。
圖20顯示在根據本發明具體實施例進行第一去除操作之後，沿著該IC的圖19內線20-20之橫向剖面圖。
圖21顯示在根據本發明具體實施例進行第二去除操作之後該IC的平面圖。
圖22顯示在根據本發明具體實施例進行第二去除操作之後，沿著該IC的圖21內線22-22之橫向剖面圖。
圖23顯示根據本發明具體實施例在該等溝槽內形成一金屬之後該IC的平面圖。
圖24顯示根據本發明具體實施例在形成一金屬之後，沿著該IC的圖23內線24-24之橫向剖面圖。
圖25顯示在根據本發明具體實施例進行平面化之後該IC的平面圖。
圖26顯示在根據本發明具體實施例進行平面化之後，沿著該IC的圖25內線26-26之橫向剖面圖。
圖27顯示根據本發明具體實施例的一結構之一個具體實施例平面圖。
圖28顯示根據本發明具體實施例的一結構之其他具體實施例平面圖。
請注意，本發明的圖式並未依照比例，圖式旨在僅描繪本發明的典型態樣，因此不應被視為限制本發明的範圍。在圖式內，圖式之間相同的編號代表相同的元件。在特定圖式中，為了清晰起見，省略重複元件的重複參考編號。
除非另有說明或從其使用的上下文中顯而易見，否則本文中使用的任何術語、縮寫、首字母縮寫詞或科學符號和標記將在與本發明最接近的技術學科中給出其普通含義。底下所揭示的某些術語可能為註冊商標(®)。
本發明係關於積體電路(IC)結構以及製造技術，尤其是本發明係關於對齊結構，此後稱之為「結構」，其可用來當成用於IC結構的重疊光罩、對齊光罩等等。除了其他操作之外，採用多個處理步驟製造積體電路，該等步驟選擇性添加或去除在半導體基材上形成的一或多個層內之材料。某些處理步驟可能需要在同一層上進行多次添加或去除操作。此外或另外，單一操作或一系列操作可影響多個層。功能性和可靠IC的製造至少部分取決於這些層中每一層之間以及在該等層上執行的每個操作之間的精確對齊。
在下列說明中將會參照附圖，其上將形成零件，並且其中藉由說明本發明實施的特定具體實施例來顯示。以足夠詳細的方式描述這些 具體實施例，讓精通技術入士能夠實踐本發明，並且應當理解，可使用其他具體實施例，並且可在不背離本發明範圍的情況下進行改變。因此，下列說明僅為例示。
本發明內揭示的製造步驟可與針對其他目的執行的製造步驟結合，例如，根據本發明具體實施例執行的光微影蝕刻或蝕刻步驟可同時形成IC的其他結構，包括但不限於配線、矽穿孔或其他互連。
本發明的具體實施例包括提供要根據本發明一態樣處理的一積體電路(IC)之前體結構100。此外，根據本發明的結構和方法可具備用於對齊IC的各個層之結構，其中與傳統對齊結構相比，金屬形成在更深的標記溝槽內。使用具有較厚金屬填充物的較深標記溝槽可改善成像對比度，並提供更大的不均勻寬限度。這些改進可提高製造期間的對齊精準度、增加產量並降低成本。
請同時參閱圖1和圖2，圖1提供示例性前體結構100的平面圖，而圖2提供相同結構的平面X-Z內之橫剖面圖。前體結構100的具體實施例可包含一或多個主動裝置或半成品的主動裝置(未顯示，但通常在基材105上或基材105內)，其位於與用於製造本發明所描述該標記溝槽和重疊標記的區域分開之區域中。前體結構100可包括在先前處理步驟期間製造的許多層，例如，前體結構100可包括半導體基材105、第一介電層110、溝槽阻擋層115、第二介電層120、第一硬光罩125、位於第一硬光罩125上的許多溝槽隔板130、在第一硬光罩125內並且橫向介於溝槽隔板130之間的複數個預製開口138、旋塗硬光罩140、穿孔阻擋層145和穿孔硬光罩150。溝槽隔板130可位於旋塗硬光罩140之內，並且在第一硬光罩125上以交替方式與預製開口135相鄰。每個溝槽隔板130都可包括一或多個當前已知或以後開發、適用於積體電路處理的隔板材料，本文中提供其範例。在一些具體實施例內，根據用來形成基材105和層110、114、120、125的處理技術，可省略溝槽隔板130(例如圖14內所示以及底下進一步細節中 的討論)。溝槽隔板130及/或適用的開口基本上可為線性，並且基本上彼此平行延伸。在替代具體實施例中，成對溝槽隔板130及/或開口之間的間隔在前體結構100的不同部分中大體上可相同或可不同。類似地，溝槽隔板130的寬度在前體結構100的不同部分中大體上可相同或可不同。參考圖1和圖2，在此更詳細討論前體結構100的各種組件，以幫助描述後續處理及/或所得結構。
前體結構100的各種組件可包括多種材料。基材105材料可包括但不限於矽、鍺、矽鍺、碳化矽以及基本上由一或多種具有由化學式AlX1GaX2InX3AsY1PY2NY3SbY4所定義成分的III-V族化合物半導體所組成之材料，其中X1、X2、X3、Y1、Y2、Y3和Y4表示相對比例，各自大於或等於零並且X1+X2+X3+Y1+Y2+Y3+Y4=1(1是總相對莫耳量)。其他合適的基材包括具有成分ZnA1CdA2SeB1TeB2的II-VI族化合物半導體，其中A1、A2、B1和B2表示相對比例，各自大於或等於零並且A1+A2+B1+B2=1(1為總莫耳量)。更進一步，整個基材105及/或其部分可能已應變。在一些情況下，半導體基材105可採用絕緣體上半導體(SOI，semiconductor-on-insulator)層之形式。SOI層通常指層狀矽-絕緣體-矽基材，而不是半導體製造中更傳統的矽基材(塊材)，尤其是微電子領域。SOI型裝置與傳統塊體半導體裝置的不同之處在於半導體接合處位於電絕緣體上方，通常是二氧化矽或(較不常見的)藍寶石。絕緣層和最頂半導體層的精確厚度也隨預期應用而變化很大。
第一介電層110和第二介電層120的介電材料可包括任何層間或層內介電材料，包括無機介電材料、有機介電材料或其組合。第一介電層110或第二介電層120還可包括另外的子層，例如業界已知的膠層或覆蓋層。第一介電層110可為業界已知稱為「零穿孔介電層」的層。介電材料可具有各種介電常數(K)，當要有高電容時，則運用高K介電，即具有介電常數高於大約3.9的介電值。相反地，當要有低電容時，則運用低K 以及超低K介電，即具有介電常數最高大約3.9的介電值。合適的介電材料可包括但不限於：摻碳二氧化矽材料、氟化矽酸鹽玻璃(FSG)、有機聚合性熱固性材料、碳氧化矽、SiCOH介電質、氟摻雜氧化矽、旋轉塗敷玻璃、倍半矽氧烷，包括氫倍半矽氧烷(HSQ)、甲基倍半矽氧烷(MSQ)和HSQ和MSQ的混合物或共聚物、苯並環丁烯(BCB)系的聚合物介電質和任何含矽低k介電質。使用倍半矽氧烷化學物，具有SiCOH型組合物的旋轉塗敷低k膜之範例包括HOSPTM(Honeywell出品)、JSR 5109和5108(Japan Synthetic Rubber出品)、ZirkonTM(Shipley Microelectronics出品，此為Rohm and Haas的分公司)以及多孔低k(ELk)材料(Applied Materials出品)。碳摻雜二氧化矽材料或有機矽烷的範例包括Black DiamondTM(Applied Materials出品)和CoralTM(Lam Research出品)。HSQ材料的範例為FOxTM(Dow Corning出品)。
前體結構100的第一硬光罩125和穿孔硬光罩150均指供應於下層材料之上的材料層。在處理該下層之後，可去除該光罩。常用硬光罩材料的範例為Si3N4(「氮化物」)。溝槽阻擋層115和穿孔阻擋層145均指在蝕刻該阻擋層上方層期間防止損壞下面的半導體或金屬材料之材料層。蝕刻阻擋材料具有與待蝕刻材料截然不同的蝕刻特性；在待蝕刻材料下面放置一層蝕刻阻擋材料，以阻擋蝕刻過程。常用阻擋層材料的範例包括但不限於：氮化鋁、氧化鋁和元素週期表第IV、V和VI族金屬的金屬氧化物和氧化釔。旋塗硬光罩140可通過一或多種用於供應材料的旋塗技術所形成，這通常涉及在基材旋轉的同時提供材料流給基材，從而在下層基材上產生相對薄、平坦、均勻分佈的材料塗層。
溝槽隔板130指的是抗蝕刻材料，其通過隨後的蝕刻操作，限定在前體結構100內形成的相鄰溝槽間之邊界。溝槽隔板130可由業界內熟知的任何材料所形成，像是二氧化鈦(TiO2)及/或二氧化矽(SiO2)。在各種具體實施例中，可使用自對齊雙圖案化(SADP，self-aligned double patterning)處理，也稱為側壁影像轉移(SIT，sidewall image transfer)處理，來形成溝槽隔板130。根據本發明的具體實施例，溝槽隔板130或替代具體實施例中開口的配置將決定在後續處理步驟期間形成的標記溝槽之配置。在各種具體實施例中，溝槽隔板130可具有在約5奈米(nm)至約100nm之間範圍內的間隔。
前體結構100的具體實施例及/或本文所討論的其他前體結構可橫向定位在一或多個主動裝置或半成品主動裝置(未顯示，在基材105上或基材105中)附近。這些裝置可位於與用於製造標記溝槽的區域分開之區域中，以及用來當成本發明中所描述一覆蓋或對齊標記之結構。此外或另外，本文所討論的前體結構100及/或其他前體結構可形成於在後續處理步驟中要去除之區域中，例如但不限於IC晶圓中的切口區域。在各種具體實施例中，一或多個主動裝置可形成於與用於通過後續處理步驟製造該對齊結構的區域分開之區域中。
此時轉往圖3和圖4，顯示依照本發明用於在穿孔硬光罩150內形成開口205之程序。圖3提供其中具有開口205的半成品結構200之平面圖，而圖4提供相同結構的平面X-Z之橫剖面圖。根據本發明具體實施例的處理包括使用光微影蝕刻，通過位於溝槽隔板130上方的穿孔硬光罩150來形成多個開口205。這些開口基本上可垂直於溝槽隔板130取向，或者基本上可平行於溝槽隔板130取向。由於光微影蝕刻處理的限制和由於蝕刻加載效應(etch loading effect)，可通過單一光微影蝕刻步驟可靠產生的開口寬度受到限制。這些效應導致不要的穿孔硬光罩150殘留物，這會阻擋後續蝕刻處理。因此，根據所使用的特定光微影蝕刻處理，開口205的寬度受限於預定大小。在上面的第一光微影蝕刻步驟之後，穿孔硬光罩材料的條帶210保留在溝槽隔板130上。
在微影蝕刻(或「光微影蝕刻」)中，以一些方式在待處理的一或多個層上形成輻射敏感的「抗蝕劑」塗層，以便選擇性摻雜及/或具有 轉移到其上的圖案。有時被稱為光阻劑的抗蝕劑本身首先通過將其暴露於輻射下而圖案化，其中輻射(選擇性)穿過包含圖案的中間光罩或模板。結果，根據所用光阻劑的類型，抗蝕劑塗層的曝光或未曝光區域或多或少變得可溶。然後使用顯影劑去除光阻劑的更多可溶區，留下圖案化的抗蝕劑。然後，圖案化抗蝕劑可當成下層的光罩，然後可對其進行選擇性處理，例如接收摻雜劑及/或進行蝕刻。
穿孔硬光罩150的部分保留在溝槽隔板130上方時，通過後續蝕刻處理形成的標記溝槽之深度受到限制。傳統方法會在溝槽隔板上方留下殘餘穿孔硬光罩，導致標記溝槽僅穿透到第二介電質120中。當稍後填入金屬時，該得到的結構會在IC的不同區域之間表現出對比度不佳和高的變化。為了解決該問題，將通過多個圖案微影蝕刻去除殘留的穿孔硬光罩材料，包括根據本發明具體實施例的第二光微影蝕刻步驟，如下所述。按順序印刷的每個圖案在業界內通常識別為不同的「顏色」，儘管顏色的重要性僅在於識別不同的圖案，並不反映實際顏色。
請轉往圖5和圖6，顯示依照本發明用於在穿孔硬光罩150內形成擴展開口215之程序。圖5提供其中具有擴展開口215的半成品結構200之平面圖，而圖6提供相同結構的平面X-Z之橫剖面圖。根據本發明具體實施例的程序包括第二光微影蝕刻步驟，運用一第二「顏色」光罩，來形成通過穿孔硬光罩150的一擴展開口215。通過在第一光微影蝕刻步驟之後去除殘留在開口205之間的穿孔硬光罩150之條帶210，該擴展開口215定位在溝槽隔板130上方。該第二微影蝕刻步驟大體上去除溝槽隔板130上方的所有穿孔硬光罩150。
請轉往圖7和圖8，顯示依照本發明用於部分形成標記溝槽305之程序。圖7提供其中具有部分形成標記溝槽305的半成品結構200之平面圖，而圖8提供相同結構的平面X-Z之橫剖面圖。根據本發明具體實施例的處理包括去除穿孔硬光罩150、穿孔阻擋層145和旋塗硬光罩140， 例如通過使用業界熟知或將來開發的一或多種蝕刻方法。雖然傳統處理通常僅在第一硬光罩125中垂直蝕刻到IC結構中，但是擴展開口215允許繼續蝕刻到更深的層。在擴展開口215下面沒有被溝槽隔板130保護的第一硬光罩125和第二介電質120的一部分可去除，如此在溝槽隔板130之間形成部分標記溝槽305。
蝕刻通常是指從基材(或基材上形成的結構)去除材料，並且通常在光罩就位的情況下進行，使得可從基材的某些區域選擇性去除材料，同時不影響基材其他區域內的材料。一般蝕刻有兩種類別，(i)濕式蝕刻以及(ii)乾式蝕刻。濕式蝕刻用溶劑(例如酸)來執行，溶劑可選擇以具備選擇性溶解已知材料(例如氧化物)，同時使另一種材料(例如多晶矽)相對完整之能力。此選擇性蝕刻已知材料為許多半導體製程的基礎能力。濕式蝕刻通常以等向方式蝕刻均勻材料(例如，氧化物)，但濕式蝕刻也可以非等向方式蝕刻單晶材料(例如矽晶圓)。乾式蝕刻可使用電漿來執行。電漿系統可通過調整電漿的參數，在各種模式內操作。原始電漿蝕刻產生高能自由基、中性電荷，在晶圓表面反應。因為中性粒子從各個角度攻擊晶圓，因此該過程是等向的。離子研磨或濺鍍蝕刻用高能氣體的高能離子轟擊晶圓，所述高能氣體大致從一個方向接近晶圓，因此該過程是極度非等向性。反應離子蝕刻(RIE)在濺鍍與電漿蝕刻之間的中間條件下操作，並且可用於產生深、窄的部件，例如溝槽。
請轉往圖9和圖10，顯示依照本發明用於形成全深度標記溝槽310之程序。圖9提供其中具有全深度標記溝槽310的半成品結構200之平面圖，而圖10提供相同結構的平面X-Z之橫剖面圖。根據本發明具體實施例的處理包括去除第二介電層120的一部分、溝槽阻擋層115和第一介電層110，例如通過使用業界熟知或將來開發的一或多種蝕刻方法。在第一蝕刻步驟中形成的部分溝槽305通過第二蝕刻步驟更深入延伸到IC中，穿過溝槽阻擋層115並且至少部分延伸到第一介電層110中。得到的全深 度溝槽310可位於溝槽隔板130之間。
請轉往圖11和圖12，顯示依照本發明用於填入先前形成標記溝槽310之程序。圖11提供其中具有沉積金屬的半成品結構200之平面圖，而圖12提供相同結構的平面X-Z之橫剖面圖。根據本發明具體實施例的處理包括在全深度溝槽310中沉積金屬315。儘管金屬315僅顯示在全深度溝槽310中，但是為了清晰起見，金屬可沉積在未顯示的IC其他部分上。在任何情況下，根據本發明具體實施例在全深度溝槽310中形成的金屬315可與也存在的任何主動裝置電隔離。
沉積在全深度標記溝槽310中的金屬315可以是任何目前已知的或以後開發的導電材料的形式，例如鋁(Al)、鋅(Zn)、銦(In)、銅(Cu)、銦銅(InCu)、錫(Sn)、鉭(Ta)、氮化鉭(TaN)、碳化鉭(TaC)、鈦(Ti)、氮化鈦(TiN)、碳化鈦(TiC)、鎢(W)、氮化鎢(WN)、碳化鎢(WC)、鈷(Co)、釕(Ru)及/或多晶矽(poly-Si)或其組合。在一些情況下，金屬315可與其他金屬沉積技術同時沉積在全深度溝槽310內，以形成IC結構的其他導電元件。在這種情況下，金屬線、穿孔等可通過鑲嵌或用導電金屬填充一層內開口的其他程序，形成於該裝置結構的橫向遠端區域(未顯示)上。如圖12內的範例所示，金屬315可以形成為至少任何剩餘溝槽隔板130的高度。先前形成的全深度溝槽310可允許全深度溝槽310與IC結構中的其他開口同時填充金屬315。
此時請參閱圖13和圖14，在前體結構100(圖1、圖2)和部分處理的結構(圖3-12)上實施的各種處理可在具有不同結構部件的前體結構180上實施。圖13、14內所示的前體結構180可包括大體上與圖1、2內所示前體結構100相同的組件，但是可具有附加或替代結構部件。尤其是，前體結構180可藉由SADP(自對齊雙圖案化)以外的處理來形成。如圖14內所示，在沒有SADP的情況下形成前體結構180可產生一系列預製開口182，其至少部分延伸到第一硬光罩125中，並且無溝槽隔板130(圖 1-12)。如所示，第二介電層120的上表面可位於一或多個開口182的底部。前體結構180的剩餘組件可和前體結構100內的那些組件相同。
儘管與前體結構100相比，前體結構180可包括一或多個結構差異，但是本文關於圖1至圖12所描述處理的具體實施例可適合於形成IC結構300(圖25-28，下面討論)，用於裝置內不同層的對齊。因此，強調本文所討論的處理和附圖13-24中所示的處理反映了一組相似或相同的處理概念，其中在此討論的實施方案中可能的變化將在替代前體結構180上執行。
運用本文關於前體結構100(圖1、2)和半成品結構200(圖3-12)所討論相同或類似的處理，前體結構180可處理成為半成品結構280(圖15-24)。除非本文內有提到，否則關於圖1-12所討論的各種處理操作、材料等等也可用於前體結構180和半成品結構280上的操作。圖15和16例示在穿孔硬光罩150內形成開口205。圖17和圖18展示例如使用第二色罩來增加硬光罩內先前形成開口205的大小，在穿孔硬光罩150內形成擴展開口215。施加第二微影蝕刻步驟大體上去除所有穿孔硬光罩150預製開口182。繼續如圖18和圖19內所示的製造，可包括例如通過去除穿孔硬光罩150、穿孔阻擋層145和旋塗硬光罩140來形成標記溝槽305。在擴展開口215下面的第一硬光罩125和第二介電質120的一部分可去除，形成部分標記溝槽305。此時請參閱圖21和圖22，通過蝕刻部分標記溝槽305以在其中產生全深度標記溝槽310，但是沒有溝槽隔板130存在於第一硬光罩125上，可以繼續處理。然後可以對半成品結構280進行平面化，使得第一硬光罩125具有水平平坦的上表面。
圖23和圖24例示在半成品結構280上形成金屬315。在半成品結構280上形成金屬315的處理(例如沉積)，可與本文其他地方討論相對於在半成品結構200上形成金屬315並顯示於圖11和圖12之處理相同。然而，在這種情況下，在半成品結構280中不存在溝槽隔板130，可導致金 屬315形成於第一硬光罩125上並完全覆蓋。仍舊在進一步具體實施例或前體結構中可能是這種情況，例如，其中金屬非選擇性沉積在全深度標記溝槽310之外。如下面詳細討論，然後可將金屬315平坦化到第一硬光罩125的上表面，使得金屬315僅位於全深度標記溝槽310之內。在事先未移除一或多個溝槽間隔物130的具體實施例中，金屬315的後續平坦化還可移除任何剩餘的溝槽隔板130。
請轉往圖25和圖26，顯示依照本發明用於形成已完成標記溝槽315和對應IC結構300之程序。請注意，圖25和圖26代表半成品結構200(圖3-12)、半成品結構280(圖14-26)或由其他前體結構處理所形成的其他材料之接續處理。圖25提供其中具有平坦化金屬填充標記溝槽315的IC結構300之平面圖，而圖26提供相同結構的平面X-Z之橫剖面圖。根據本發明具體實施例，此步驟的處理包括平坦化，平坦化可以去除溝槽隔板130、第一硬光罩125、第二介電質125的部分和金屬315的部分。在平坦化之後，金屬的上表面將與第二介電層120的上表面基本上共面。
平坦化是指使表面更平坦(即更平坦及/或光滑)的各種處理。化學機械拋光(CMP)是目前傳統的平坦化處理，其通過化學反應和機械力的組合使表面平坦化。CMP使用包括研磨和腐蝕性化學成分的漿料以及通常具有比晶圓更大直徑的拋光墊和維持環，該墊和晶圓利用動態拋光頭壓在一起，並用塑膠維持環維持在定位。該動態拋光頭繞著不同的旋轉軸旋轉(也就是不同心)。此處理去除材料並趨向於使任何「地形」平坦，使晶圓平整且平坦。其他當前的傳統平坦化技術可包括：(i)氧化；(ii)化學蝕刻；(iii)離子注入損傷的錐度控制；(iv)沉積低熔點玻璃薄膜；(v)重新濺鍍沉積的薄膜以使其平滑；(vi)光敏聚醯亞胺(PSPI)薄膜；(vii)新樹脂；(viii)低黏度液體環氧樹脂；(ix)旋塗玻璃(SOG)材料及/或(x)犧牲蝕刻。
根據本發明具體實施例形成的標記溝槽310(如圖12所示)進一步延伸到IC結構中，而不是通過傳統方法形成的溝槽。結果，填入該 等溝槽的金屬315會較厚。較厚的金屬在背景中提供較高的對比度，並且在IC的後續處理期間對標記溝槽成像時，降低對金屬厚度變化的敏感性。
請前往圖27，顯示結構400的範例，其可根據上面討論的一或多種處理方法製造複數組350的標記溝槽320。每組合350內的標記溝槽320可彼此平行配置並且彼此緊密靠近，例如在成對標記溝槽320之間的間隔距離在約15奈米(nm)至約200nm間之範圍內。在一些具體實施例內，對於每對相鄰標記溝槽320，一組合350內的間隔距離基本相同，而在其他具體實施例中，該間隔距離可在一組合350內變化。類似地，標記溝槽320的寬度在組合350的不同部分中大體上可相同或可不同。每組可在大體上縱向方向上定向(即標記溝槽沿Y軸延伸)，在大體上橫向方向上(即標記溝槽沿X軸延伸)或者相對於X和Y軸的傾斜方向。在一些具體實施例內，組合350之間的間隔大於每一組之內標記溝槽之間的間隔。在其他具體實施例內，一組合內標記溝槽的定向不同於相鄰組合內標記溝槽的定向。在一個具體實施例內，用來當成計量覆蓋或對齊標記的結構400包括橫向彼此相鄰配置的至少四組標記溝槽配置(350A、350B、350C、350D)，使得第一組合350A和第三組合350C往一方向定向，並且第二組合350B和第四組合350D沿基本上垂直於第一組合350A和第三組合350C的第二方向定向，並且以「風車」形式配置，如圖27所示。額外組合350的標記溝槽可選擇性配置成與四組合350A、350B、350C和350D中任一組合相鄰並平行。
請參閱圖28，顯示另外結構400的另外兩個範例，用於對齊IC中形成的層，例如製造複數組350的標記溝槽320。在不背離本發明範疇與精神之下，精通技術人士將瞭解用來當成重疊或對齊標記的結構400中該幾何外型的許多修正以及變化。例如，在不限制本發明範圍的情況下，結構400可包括標記溝槽320的平行組合402，該組合每一者都可彼此沿著單一縱向軸線(例如圖28中所示的Y軸)橫向延伸。標記溝槽320的平行組 合402可形成於結構400的不同位置內，並且可彼此橫向分開，但是每一者都可成形為佔據結構400內大體上相同的橫截面區域。標記溝槽320的平行組合可不同於本文所討論的其他配置，例如通過在單一橫向或縱向方向上延伸而不是橫向及/或縱向的組合來設置350A、350B、350C、350D(圖27)。針對進一步範例，結構400可額外或另外包括標記溝槽320的一或多個傾斜組合404，其中的一或多個可具有相對於彼此及/或橫向和縱向參考軸(例如，軸XY)的變化定向。在圖28的範例中，標記溝槽320的傾斜組合404可具有相對於相鄰傾斜組合404不同的定向。根據一個範例，標記溝槽320的傾斜組合404可在不同或相反方向上對角橫向延伸，並且每個傾斜組合404的一些標記溝槽320可在其末端處彼此接觸。仍舊根據進一步具體實施例，標記溝槽320的平行組合402及/或傾斜組合404可配置為形成例如網格狀圖案、人字形圖案或適合於可預期特定用途的其他配置。根據本發明的各個具體實施例內之X和Y軸可與IC其他部件對齊，或具有任何其他定向。
如上述，該方法可用於積體電路晶片製造。得到的積體電路晶片可由製造廠以原始晶圓形式(也就是具有多個未封裝晶片的單一晶圓)、當成裸晶粒或已封裝形式來散佈。在後者案例中，晶片固定在單晶片封裝內(像是塑膠載體，具有導線黏貼至主機板或其他更高層載體)或固定在多晶片封裝內(像是一具有表面互連及/或內嵌互連的陶瓷載體)。然後在任何案例中，晶片與其他晶片、離散電路元件以及/或其他信號處理裝置整合成為(a)中間產品，像是主機板，或(b)末端產品。
此處所使用的術語僅為說明特定具體實施例之用，並非用於限制本發明。如此處所使用，除非該上下文有明確指示，否則該等單數形式「一」(a,an)和「該」(the)也包含該等複數形式。吾人將進一步瞭解，說明書中使用的「包含」(comprises及/或comprising)指明所陳述的特徵、整體、步驟、操作、元件及/或組件的存在，但是不排除還有一或多個其他特 徵、整體、步驟、操作、元件、組件及/或群組的存在或添加。「選擇性」或「選擇性地」表示隨後描述的事件或情況可能發生或可能不發生，並且該描述包括事件發生的實例和事件不發生的實例。
在整個說明書和申請專利範圍中使用的近似語言可用於修改任何允許變化的定量表示，而不會導致與其相關基本功能的變化。因此，由一或多個術語修飾的值，例如「約」、「大約」和「基本上」，不限於指定的精確值。在至少一些情況下，近似說法可對應於用於測量值的儀器之精準度。本文和整個說明書與申請專利範圍中，範圍限制可組合及/或互換，這種範圍被識別並包括其中包含的所有子範圍，除非上下文或語言另有說明。應用於範圍特定值的「近似」適用於兩值，並且除非另外取決於測量值的儀器精準度，否則可指示所述值的+/- 10%。「大體上」在很大程度上是指完全指定的或任何輕微的偏差，其提供與本發明相同的技術益處。
對應的結構、材料、動作以及所有裝置或步驟的同等項，加上以下申請專利範圍內的功能元件，都包含用來執行該功能結合特別主張的其他主張元件之任何結構、材料或動作。本發明的描述已經為了例示與描述的目的而呈現，但非要將本發明毫無遺漏地限制在所揭之形式中。在不脫離本發明之範疇與精神的前提下，本技術之一般技術者將瞭解許多修正例以及變化例。具體實施例經過選擇與說明來最佳闡述本發明原理及實施應用，並且以許多具體實施例讓其他精通此技術的人士對本發明有最佳瞭解，這些具體實施例都經過修飾以適合預期的特定用途。
105‧‧‧基材
110‧‧‧第一介電層
115‧‧‧溝槽阻擋層
120‧‧‧第二介電層
125‧‧‧第一硬光罩
130‧‧‧溝槽隔板
200‧‧‧半成品結構
315‧‧‧金屬

Claims (20)

  1. 一種對齊用於一積體電路(IC)諸層之結構，該結構包括：一第一介電層，其位於一半導體基材上方，該半導體基材其上具有一或多個主動裝置；一溝槽阻擋層，其位於該第一介電層上方；一第二介電層，其位於該溝槽阻擋層上方；以及複數個金屬填充，各填充至對應的複數個金屬填充標記溝槽之一，該等金屬填充標記溝槽垂直延伸通過該第二介電層以及該溝槽阻擋層，並且部分地進入該第一介電層，使得每一個該等金屬填充透過至少該第一介電層與該等一或多個主動裝置電絕緣；其中每一個該等金屬填充皆包括彼此實質平行的鄰近側壁，且相對於該半導體基材的頂表面垂直地延伸以接觸該第一介電層、該溝槽阻擋層和該第二介電層之每一者，及一最低的表面與該第一介電層接觸並位於該半導體基材上。
  2. 如申請專利範圍第1項所述之結構，其中該等複數個標記溝槽之每一者大體上彼此平行延伸。
  3. 如申請專利範圍第2項所述之結構，其中該等複數個金屬填充標記溝槽的相鄰金屬填充標記溝槽間之一橫向間隔距離位於大約15奈米(nm)至大約200nm的範圍內。
  4. 一種對齊用於一積體電路(IC)諸層之結構，該結構包括：一第一介電層，其位於一半導體基材上方，該半導體基材其上具有一或多個主動裝置；一溝槽阻擋層，其位於該第一介電層上方； 一第二介電層，其位於該溝槽阻擋層上方；以及複數個金屬填充標記溝槽，其垂直延伸通過該第二介電層以及該溝槽阻擋層，並且至少部分進入該第一介電層，其中該等複數個金屬填充標記溝槽之每一者都包括一金屬，其透過至少該第一介電層與該等一或多個主動裝置電絕緣；其中該等複數個金屬填充標記溝槽配置成包括：一第一組金屬填充標記溝槽，其具有一縱向定向；一第二組金屬填充標記溝槽，其具有大體上與該縱向定向垂直的一橫向定位，並且橫向與該第一組金屬填充標記溝槽的一縱向末端相鄰；一第三組金屬填充標記溝槽，其具有該縱向定向，並且橫向與該第二組金屬填充標記溝槽的一橫向末端相鄰；以及一第四組金屬填充標記溝槽，其具有該橫向定向，並且橫向與該第三組金屬填充標記溝槽的一縱向末端以及與該第一組金屬填充標記溝槽的一橫向末端相鄰，其中該等金屬填充標記溝槽在每組金屬填充標記溝槽內大體上彼此平行延伸。
  5. 如申請專利範圍第4項所述之結構，其中每組金屬填充標記溝槽包括具有一共同定向的至少三個金屬填充標記溝槽，並且其中相鄰組金屬填充標記溝槽的側壁間之一水平間隔距離大於每組金屬填充標記溝槽之內金屬填充標記溝槽之間的一端對側壁間隔距離。
  6. 如申請專利範圍第1項所述之結構，其中該等複數個金屬填充標記溝槽配置成包括：一第一組金屬填充標記溝槽；以及 一第二組金屬填充標記溝槽，其中在該第一組金屬填充標記溝槽之內的每一該等金屬填充標記溝槽都大體上彼此平行延伸，並且在該第二組金屬填充標記溝槽之內的每一該等金屬填充標記溝槽都大體上彼此平行延伸。
  7. 如申請專利範圍第6項所述之結構，其中每組金屬填充標記溝槽包括具有一共同定向的至少三個金屬填充標記溝槽，並且其中相鄰組金屬填充標記溝槽之間的該間隔大於每組金屬填充標記溝槽之內金屬填充標記溝槽之間的該間隔。
  8. 如申請專利範圍第6項所述之結構，其中每組金屬填充標記溝槽包括具有一共同定向的至少三個金屬填充標記溝槽，並且其中相鄰組金屬填充標記溝槽之間的金屬填充標記溝槽定向不同。
  9. 如申請專利範圍第6項所述之結構，其中每組金屬填充標記溝槽內相鄰金屬填充標記溝槽之間一橫向間隔距離位於大約15奈米(nm)至大約200nm的範圍內。
  10. 如申請專利範圍第1項所述之結構，其中該第一介電層由具有一介電常數小於3.0的一材料所構成。
  11. 如申請專利範圍第1項所述之結構，其中該第二介電層包括具有碳含量介於0與30原子百分比之間的氧化矽。
  12. 如申請專利範圍第1項所述之結構，其中至少該等複數個金屬填充標記溝槽之一者在該第一介電層的一上方表面底下延伸至少5奈米(nm)。
  13. 一種形成用於對齊一積體電路(IC)結構層的結構之方法，該方法包括：在一前體結構上形成一穿孔硬光罩，其中該前體結構包括一半導體基材、位於該半導體基材上方的一第一介電層、位於該第一介電層上方的一溝槽阻擋層、位於該溝槽阻擋層上方的一第二介電層、位於該第二介電層上方並且其中包括複數個預製開口的一第一硬光罩、位於該等複數個預製開口之間該第一硬光罩上方的複數個基本平行溝槽隔板、位於該等複數個溝槽隔板之上與之間的一旋塗硬光罩，以及位於該旋塗硬光罩上方的一穿孔阻擋層；在該穿孔硬光罩之內形成複數個第一開口，其中該等複數個第一開口基本上垂直於該等複數個溝槽隔板或基本上平行於該等複數個溝槽隔板，並且其中該等複數個第一開口位於該等複數個溝槽隔板上方；通過去除複數個該穿孔硬光罩條來擴展該穿孔硬光罩內的該等複數個第一開口，其中該等複數個條基本上垂直於該等複數個溝槽隔板或基本上平行於該等複數個溝槽隔板，並且其中該等複數個條位於該等複數個第一開口配對之間，使得基本上移除位於該等複數個溝槽隔板上方的所有該穿孔硬光罩以形成一擴展開口；去除該穿孔阻擋層的一部分、該旋塗硬光罩的一部分，以及該第二介電層位於該第一硬光罩內該等複數個預製開口下面的一部分；去除位於該已擴展開口下方並位於該等複數個溝槽隔板之間的該溝槽阻擋層的一部分和該第一介電層的一部分，以形成複數個標記溝槽；以及在至少該等複數個標記溝槽之一者內形成一金屬。
  14. 如申請專利範圍第13項所述之方法，其中該等複數個第一開口每一者的一寬度在大約15奈米(nm)至大約200nm之範圍內。
  15. 如申請專利範圍第13項所述之方法，其中至少該等複數個金屬填充標記溝槽之一者在該第一介電層的一上表面底下延伸至少5奈米(nm)。
  16. 如申請專利範圍第13項所述之方法，進一步包括在形成該金屬之後將該結構平坦化，讓該金屬的一上表面大體上與該第二介電層的一上表面共平面。
  17. 一種形成用於對齊一積體電路(IC)結構諸層的結構之方法，該方法包括：在一前體結構上形成一穿孔硬光罩，其中該前體結構包括一半導體基材、位於該半導體基材上方的一第一介電層、位於該第一介電層上方的一溝槽阻擋層、位於該溝槽阻擋層上方的一第二介電層、位於該第二介電層上方的一第一硬光罩、位於該第一硬光罩上方的一旋塗硬光罩、位於該旋塗硬光罩上方的一穿孔阻擋層，其中該第一硬光罩具有穿過該第一硬光罩的複數個預製開口；在該穿孔硬光罩之內形成複數個第一開口，其中該等複數個第一開口基本上垂直於穿過該第一硬光罩的該等複數個預製開口或基本上平行於穿過該第一硬光罩的該等複數個預製開口，並且其中該等複數個第一開口位於穿過該第一硬光罩的該等複數個預製開口上方；通過去除複數個該穿孔硬光罩條來擴展該穿孔硬光罩內的該等複數個第一開口，其中該等複數個條基本上垂直於穿過該第一硬光罩的該等複數個預製開口或基本上平行於穿過該第一硬光罩的該等複數個預製開口，並且其中該等複數個條位於該等複數個第一開口配對之間，使得基本上移除位於穿過該第一硬光罩的該等複數個預製開口上方的所有該穿孔硬光罩以形成一擴展開口； 去除該穿孔阻擋層的一部分、該旋塗硬光罩的一部分，以及該第二介電層位於該已擴展開口下面的一部分；去除位於該已擴展開口下方並位於穿過該第一硬光罩的該等複數個預製開口下方之該溝槽阻擋層的一部分和該第一介電層的一部分，以形成複數個標記溝槽；以及在至少該等複數個標記溝槽之一者內形成一金屬。
  18. 如申請專利範圍第17項所述之方法，其中該等複數個第一開口每一者的一寬度在大約15奈米(nm)至大約200nm之範圍內。
  19. 如申請專利範圍第17項所述之方法，其中至少該等複數個金屬填充標記溝槽之一者在該第一介電層的一上表面底下延伸至少5奈米(nm)。
  20. 如申請專利範圍第17項所述之方法，進一步包括在形成該金屬之後將該結構平坦化，讓該金屬的一上表面大體上與該第二介電層的一上表面共平面。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12094691B2 (en) * 2020-09-30 2024-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Etch apparatus for compensating shifted overlayers
CN113013076B (zh) * 2021-02-25 2022-06-10 长鑫存储技术有限公司 套刻标记的形成方法及半导体结构
CN113517259B (zh) * 2021-06-29 2024-01-19 上海华力集成电路制造有限公司 对准标识结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150200165A1 (en) * 2012-07-10 2015-07-16 Nikon Corporation Mark, method for forming same, and exposure apparatus
US20160351573A1 (en) * 2013-03-25 2016-12-01 Hiroshi Yoshino Semiconductor device and method for manufacturing the same
US20170294342A1 (en) * 2015-08-19 2017-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and Method for Interconnection

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4999234B2 (ja) * 2001-04-02 2012-08-15 ルネサスエレクトロニクス株式会社 フォトマスク及びそれを用いた半導体装置の製造方法
JP4353685B2 (ja) * 2002-09-18 2009-10-28 株式会社ルネサステクノロジ 半導体装置
US7259083B2 (en) * 2004-10-22 2007-08-21 Lsi Corporation Local interconnect manufacturing process
JP4537834B2 (ja) * 2004-11-16 2010-09-08 富士通セミコンダクター株式会社 半導体装置の製造方法
US20060117293A1 (en) 2004-11-30 2006-06-01 Nigel Smith Method for designing an overlay mark
WO2008007173A1 (en) * 2006-07-06 2008-01-17 Freescale Semiconductor, Inc. Wafer and method of forming alignment markers
KR100849358B1 (ko) * 2006-12-27 2008-07-29 동부일렉트로닉스 주식회사 반도체 소자의 정렬키 제조방법
US8148232B2 (en) 2010-08-11 2012-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Overlay mark enhancement feature
US8980651B2 (en) 2011-09-30 2015-03-17 Tokyo Electron Limited Overlay measurement for a double patterning
US8822343B2 (en) 2012-09-04 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced FinFET process overlay mark

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150200165A1 (en) * 2012-07-10 2015-07-16 Nikon Corporation Mark, method for forming same, and exposure apparatus
US20160351573A1 (en) * 2013-03-25 2016-12-01 Hiroshi Yoshino Semiconductor device and method for manufacturing the same
US20170294342A1 (en) * 2015-08-19 2017-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and Method for Interconnection

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