CN113013076B - 套刻标记的形成方法及半导体结构 - Google Patents

套刻标记的形成方法及半导体结构 Download PDF

Info

Publication number
CN113013076B
CN113013076B CN202110209604.7A CN202110209604A CN113013076B CN 113013076 B CN113013076 B CN 113013076B CN 202110209604 A CN202110209604 A CN 202110209604A CN 113013076 B CN113013076 B CN 113013076B
Authority
CN
China
Prior art keywords
mark
pseudo
area
layer
overlay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110209604.7A
Other languages
English (en)
Other versions
CN113013076A (zh
Inventor
郭帅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202110209604.7A priority Critical patent/CN113013076B/zh
Publication of CN113013076A publication Critical patent/CN113013076A/zh
Priority to PCT/CN2021/101941 priority patent/WO2022179010A1/zh
Priority to US17/598,864 priority patent/US12014994B2/en
Application granted granted Critical
Publication of CN113013076B publication Critical patent/CN113013076B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70681—Metrology strategies
    • G03F7/70683—Mark designs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

本发明涉及一种套刻标记的形成方法及半导体结构。所述套刻标记的形成方法包括如下步骤：提供衬底，所述衬底表面具有标记层和覆盖于所述标记层表面的第一掩膜层，所述标记层包括第一标记区域和位于所述第一标记区域端部的第二标记区域；于所述第一掩膜层的第一图形区形成多个第一沟槽，于所述第一掩膜层第二图形区域形成多个第二沟槽；形成覆盖所述第一沟槽侧壁和所述第二沟槽侧壁的间隔层；回填第一沟槽和第二沟槽，形成第二掩膜层；去除所述间隔层；刻蚀所述标记层，于所述第一标记区域形成主套刻标记，并于所述第二标记区域形成伪套刻标记。本发明能够形成完整的、并完全贯穿标记层的主套刻标记，确保了半导体制程工序的顺利进行。

Description

套刻标记的形成方法及半导体结构
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种套刻标记的形成方法及半导体结构。
背景技术
套刻标记(Overlay Mark)是半导体制程中用于衡量不同层之间对准精度的图形，用以判断上下层之间的对准精度是否满足工艺制程的要求。在半导体结构的制程线宽较宽时，套刻标记的制程较为简单。
随着半导体行业的发展，为了提高企业利润以及芯片集成度，制程的线宽越来越窄，进而实现于一片晶圆上形成的芯片数据量越来越多。但随着线宽的不断缩小，衍生出来的问题也相应越来越多。其中，用于不同层之间对准精度量测的套刻标记在制程中的问题越来越凸显。因此，如何减小结构密度效应对套刻标记图案的影响，使得能够准确的形成所需的套刻标记图案，从而有助于提高不同层间的对准精度，是当前亟待解决的技术问题。
发明内容
本发明提供一种套刻标记的形成方法及半导体结构，用于解决现有技术由于受到结构密度效应影响不能准确的形成所需套刻标记的问题，以确保半导体制程的顺利进行。
为了解决上述问题，本发明提供了一种套刻标记的形成方法，包括如下步骤：
提供一衬底，所述衬底表面具有标记层、以及覆盖于所述标记层表面的第一掩膜层，所述标记层包括第一标记区域和位于所述第一标记区域端部的第二标记区域；
图形化所述第一掩膜层，于所述第一掩膜层中形成第一图形区域和位于所述第一图形区域端部的第二图形区域，所述第一图形区域中具有多个第一沟槽，所述第二图形区域中具有多个第二沟槽，所述第一标记区域与所述第一图形区域对应，所述第二标记区域与所述第二图形区域对应；
形成至少覆盖所述第一沟槽侧壁和所述第二沟槽侧壁的间隔层；
回填所述第一沟槽和所述第二沟槽，形成第二掩膜层；
去除所述间隔层，于所述第一掩膜层和所述第二掩膜层之间形成刻蚀窗口；
沿所述刻蚀窗口刻蚀所述标记层，于所述第一标记区域形成主套刻标记，并于所述第二标记区域形成伪套刻标记。
可选的，形成至少覆盖所述第一沟槽侧壁和所述第二沟槽侧壁的间隔层的具体步骤包括：
沉积间隔材料，形成覆盖所述第一沟槽侧壁和底壁、所述第二沟槽侧壁和底壁、以及所述第一掩膜层顶面的所述间隔层。
可选的，形成第二掩膜层的具体步骤包括：
回填所述第一沟槽和所述第二沟槽，形成填充满所述第一沟槽和所述第二沟槽、并覆盖位于所述第一掩膜层顶面的所述间隔层的第二掩膜层，位于所述第一图形区域的所述第二掩膜层厚度小于位于所述第二图形区域的所述第二掩膜层厚度。
可选的，所述第二标记区域环绕所述第一标记区域的外围分布；
所述第二图形区域环绕所述第一图形区域的外围分布。
可选的，所述主套刻标记为沿第一方向延伸的条状图形，多条所述主套刻标记沿与所述第一方向垂直的第二方向平行排布，所述第一方向和所述第二方向均为平行于所述衬底的方向；
所述伪套刻标记为环绕所述第一标记区域的围框状图形，多条所述伪套刻标记沿所述第一标记区域指向所述第二标记区域的方向依次嵌套。
可选的，所述主套刻标记为沿第一方向延伸的条状图形，多条所述主套刻标记沿与所述第一方向垂直的第二方向平行排布，所述第一方向和所述第二方向均为平行于所述衬底的方向；
所述伪套刻标记包括第一伪图形和第二伪图形，多条所述第一伪图形位于所述主套刻标记沿所述第二方向的相对两端、且均沿所述第一方向延伸，多条所述第二伪图形位于所述主套刻标记沿所述第一方向的相对两端、且均沿所述第二方向延伸。
可选的，所述主套刻标记为沿第一方向延伸的条状图形，多条所述主套刻标记沿与所述第一方向垂直的第二方向平行排布，所述第一方向和所述第二方向均为平行于所述衬底的方向；
所述伪套刻标记包括多个第三伪图形，多个所述第三伪图形环绕所述第一标记区域的外周呈围框状排布。
可选的，所述伪套刻标记的特征尺寸小于或者等于所述主套刻标记的特征尺寸。
为了解决上述问题，本发明还提供了一种半导体结构，包括：
衬底；
标记层，位于所述衬底上，包括第一标记区域和位于所述第一标记区域端部的第二标记区域，所述第一标记区域具有主套刻标记，所述第二标记区域具有伪套刻标记。
可选的，所述第二标记区域环绕所述第一标记区域的外围分布。
可选的，所述主套刻标记为沿第一方向延伸的条状图形，多条所述主套刻标记沿与所述第一方向垂直的第二方向平行排布，所述第一方向和所述第二方向均为平行于所述衬底的方向；
所述伪套刻标记为环绕所述第一标记区域的围框状图形，多条所述伪套刻标记沿所述第一标记区域指向所述第二标记区域的方向依次嵌套。
可选的，所述主套刻标记为沿第一方向延伸的条状图形，多条所述主套刻标记沿与所述第一方向垂直的第二方向平行排布，所述第一方向和所述第二方向均为平行于所述衬底的方向；
所述伪套刻标记包括第一伪图形和第二伪图形，多条所述第一伪图形位于所述主套刻标记沿所述第二方向的相对两端、且均沿所述第一方向延伸，多条所述第二伪图形位于所述主套刻标记沿所述第一方向的相对两端、且均沿所述第二方向延伸。
可选的，所述主套刻标记为沿第一方向延伸的条状图形，多条所述主套刻标记沿与所述第一方向垂直的第二方向平行排布，所述第一方向和所述第二方向均为平行于所述衬底的方向；
所述伪套刻标记包括多个第三伪图形，多个所述第三伪图形环绕所述第一标记区域的外周呈围框状排布。
可选的，所述主套刻标记贯穿所述标记层；
所述伪套刻标记贯穿或者未贯穿所述标记层。
可选的，在沿所述第一标记区域指向所述第二标记区域的方向上，所述第二标记区域的宽度小于所述第一标记区域。
本发明提供的套刻标记的形成方法及半导体结构，通过将用于形成套刻标记的标记层划分为第一标记区域和位于所述第一标记区域端部的第二标记区域，并于所述第一标记区域形成主套刻标记、于所述第二标记区域形成伪套刻标记，使得在套刻标记形成过程中由于结构密度效应导致的第二掩膜层的高低差向外拉，提高了所述第一标记区域填充的所述第二掩膜层厚度的均匀性，从而确保于所述标记层中形成完整的、并完全贯穿所述标记层的主套刻标记，确保了半导体制程工序的顺利进行。
附图说明
附图1是本发明具体实施方式中套刻标记的形成方法流程图；
附图2A-2J是本发明具体实施方式在形成套刻标记的过程中主要的工艺截面示意图；
附图3是本发明具体实施方式中半导体结构的截面示意图。
具体实施方式
目前在制程工艺中采用旋涂有机碳(Spin On Carbon，SOC)来作为形成套刻标记的硬掩模层，这是因为SOC具有很好的流动性，因而具有很好的填充能力。但在实际的半导体制程中，SOC的流动性并没有那么完美，并且受图案结构密度的影响，即结构密度效应或者图案负载效应(pattern loading)，SOC在图案结构密度越高的位置其填充高度越低，相应的，SOC在图案结构密度越低的位置其填充高度越高，因此，在图形结构中心处填充的SOC与图形结构边缘处填充的SOC之间存在高度差，例如图形结构中心处填充的SOC的高度低于图形结构边缘处填充的SOC。SOC填充高度的不均匀性会影响后续制程的顺利进行，例如会使得后续光刻过程中，图形结构边缘处刻蚀不充分，影响最终形成的产品结构的性能，严重时甚至导致晶圆的报废，引起半导体制造成本的增加。
为了解决上述问题，本发明提供一种套刻标记的形成方法及半导体结构，用于解决现有技术由于受到结构密度效应影响不能准确的形成所需套刻标记的问题，以确保半导体制程的顺利进行，提高产品良率。下面结合附图对本发明提供的套刻标记的形成方法及半导体结构的具体实施方式做详细说明。
本具体实施方式提供了一种套刻标记的形成方法，附图1是本发明具体实施方式中套刻标记的形成方法流程图，附图2A-2J是本发明具体实施方式在形成套刻标记的过程中主要的工艺截面示意图。如图1、图2A-图2J所示，本具体实施方式提供的套刻标记的形成方法，包括如下步骤：
步骤S11，提供一衬底20，所述衬底20表面具有标记层21、以及覆盖于所述标记层21表面的第一掩膜层22，所述标记层21包括第一标记区域Ⅰ和位于所述第一标记区域Ⅰ端部的第二标记区域Ⅱ，如图2A所示。
具体来说，所述衬底20可以是单一硅衬底，也可以是由多个膜层叠置形成的衬底。所述标记层21后续用于形成套刻标记。所述第一掩膜层22的材料可以为硬掩膜材料，例如有机碳材料。所述第一标记区域Ⅰ用于形成主套刻标记，所述第二标记区域Ⅱ用于形成伪套刻标记。在半导体制程工序中，使用所述主套刻标记进行套刻对准。所述第二标记区域Ⅱ的宽度本领域技术人员可以根据实际需要进行设置，例如可以是0.5μm～10μm。
步骤S12，图形化所述第一掩膜层22，于所述第一掩膜层22中形成第一图形区域和位于所述第一图形区域端部的第二图形区域，所述第一图形区域中具有多个第一沟槽241，所述第二图形区域中具有多个第二沟槽242，所述第一标记区域Ⅰ与所述第一图形区域对应，所述第二标记区域Ⅱ与所述第二图形区域对应，如图2B所示。
具体来说，在图形化所述第一掩膜层22之前，还可以先于所述第一掩膜层22表面形成辅助掩膜层23，用于确保于所述第一掩膜层22中形成的图形的形貌。所述辅助掩膜层23的材料与所述第一掩膜层22的材料不同，以便于后续进行选择性刻蚀。所述辅助掩膜层23的材料可以是但不限于氮化物材料。之后，刻蚀所述辅助掩膜层23和所述第一掩膜层22，于与所述第一标记区域Ⅰ对应的所述第一图形区域中形成多个所述第一沟槽241、并同时于与所述第二标记区域Ⅱ对应的所述第二图形区域中形成多个所述第二沟槽242。所述第一沟槽241和所述第二沟槽242均沿垂直于所述衬底20的方向(例如图2B中的Z轴方向)贯穿所述辅助掩膜层23和所述第一掩膜层22。本具体实施方式中所述的多个是指两个及两个以上。
步骤S13，形成至少覆盖所述第一沟槽241侧壁和所述第二沟槽侧壁242的间隔层25，如图2C所示。
可选的，形成至少覆盖所述第一沟槽241侧壁和所述第二沟槽242侧壁的间隔层25的具体步骤包括：
沉积间隔材料，形成覆盖所述第一沟槽241侧壁和底壁、所述第二沟槽242侧壁和底壁、以及所述第一掩膜层22顶面的所述间隔层25。
具体来说，在形成所述第一沟槽241和所述第二沟槽242之后，采用原子层沉积工艺或者其他沉积工艺沉积间隔材料，形成覆盖所述第一沟槽241侧壁和底壁、所述第二沟槽242侧壁和底壁、以及所述辅助掩膜层23顶面(即所述辅助掩膜层23背离所述衬底20的表面)的所述间隔层25。所述间隔层25覆盖所述第一沟槽241的侧壁和底壁，未填充满所述第一沟槽241；所述间隔层25覆盖所述第二沟槽242的侧壁和底壁，未填充满所述第二沟槽242。通过调整所述间隔层25的厚度，可以控制后续形成的所述主套刻标记和所述伪套刻标记的宽度。
步骤S14，回填所述第一沟槽241和所述第二沟槽242，形成第二掩膜层26，如图2D所示。
可选的，形成第二掩膜层26的具体步骤包括：
回填所述第一沟槽241和所述第二沟槽242，形成填充满所述第一沟槽241和所述第二沟槽242、并覆盖位于所述第一掩膜层22顶面的所述间隔层25的第二掩膜层26，位于所述第一图形区域的所述第二掩膜层26厚度小于位于所述第二图形区域的所述第二掩膜层26厚度。
具体来说，通过回填所述第一沟槽241和所述第二沟槽242，形成所述第二掩膜层26。所述第二掩膜层26填充满所述第一沟槽241和所述第二沟槽242，并覆盖位于所述辅助掩膜层23顶面的所述间隔层25。通过设置具有所述第二沟槽242的所述第二图形区域，即便是在填充所述第二掩膜层26的过程中，受结构密度效应的影响，也能够将所述第二掩膜层26的厚度高低差向外拉，减小所述第一图形区域内的所述第二掩膜层26的厚度差，使得位于所述第一图形区域的所述第二掩膜层26的厚度小于位于所述第二图形区域的所述第二掩膜层26的厚度，确保后续能够形成完整的主套刻标记。所述第二掩膜层26的材料可以与所述第一掩膜层22的材料相同，例如都为硬掩膜材料有机碳。在其他具体实施方式中，本领域技术人员也可以根据实际需要将所述第二掩膜层26的材料设置为与所述第一掩膜层22的材料不同。
步骤S15，去除所述间隔层25，于所述第一掩膜层22和所述第二掩膜层26之间形成刻蚀窗口27，如图2F所示。
具体来说，在形成所述第二掩膜层26之后，采用化学机械研磨工艺平坦化所述第二掩膜层26，以所述间隔层25作为研磨截止层。由于受结构密度效应的影响，研磨之后，位于所述第一图形区域的所述间隔层25能够完整暴露，而由于所述第二图形区域的所述第二掩膜层26的厚度较大，位于所述第二图形区域的所述间隔层25则不能完整暴露，如图2E所示。之后，通过干法或者湿法刻蚀工艺区域所述间隔层25，位于所述第一沟槽241侧壁的所述间隔层25能够被完整的、充分的去除，位于所述第二沟槽242侧壁的所述间隔层25则不能被充分去除，使得于所述第二沟槽242侧壁残留有部分所述间隔层25，如图2F所示。
步骤S16，沿所述刻蚀窗口27刻蚀所述标记层21，于所述第一标记区域Ⅰ形成主套刻标记，并于所述第二标记区域Ⅱ形成伪套刻标记。
具体来说，沿所述刻蚀窗口27刻蚀所述标记层21，于所述第一标记区域Ⅰ形成主套刻标记槽281、并同时于所述第二标记区域Ⅱ形成伪套刻标记槽282。所述第一标记区域Ⅰ中的所有主套刻标记槽281均沿垂直于所述衬底20的方向贯穿所述标记层21，所述第二标记区域Ⅱ中存在未贯穿所述标记层21的伪套刻标记槽282，如图2G所示。之后，采用标记材料填充所述主套刻标记槽281，形成主套刻标记；同时采用标记材料填充所述伪套刻标记槽282，形成伪套刻标记。所述标记材料可以是但不限于金属材料。所述标记层21的材料可以为绝缘介质材料。
可选的，所述伪套刻标记的特征尺寸小于或者等于所述主套刻标记的特征尺寸。
具体来说，通过限定所述伪套刻标记的特征尺寸小于或者等于所述主套刻标记的特征尺寸，使得在进行套刻对准的过程中，所述伪套刻标记不影响所述主套刻标记的对准。
可选的，所述第二标记区域Ⅱ环绕所述第一标记区域Ⅰ的外围分布；
所述第二图形区域环绕所述第一图形区域的外围分布。
本具体实施方式是以所述第二标记区域Ⅱ环绕所述第一标记区域Ⅰ的外围分布为例进行说明，以充分减少结构密度效应对主套刻标记各个角度的影响。在其他具体实施方式中，本领域技术人员也可以根据实际需要在所述第一标记区域Ⅰ的一侧或者多侧设置所述第二标记区域Ⅱ。多侧是指两侧及两侧以上。
可选的，所述主套刻标记为沿第一方向延伸的条状图形，多条所述主套刻标记沿与所述第一方向垂直的第二方向平行排布，所述第一方向和所述第二方向均为平行于所述衬底的方向；
所述伪套刻标记为环绕所述第一标记区域的围框状图形，多条所述伪套刻标记沿所述第一标记区域指向所述第二标记区域的方向依次嵌套。
图2H为本具体实施方式形成的第一种套刻标记的俯视结构示意图。举例来说，如图2H所示，当层的主套刻标记30的外围环绕有当层的伪套刻标记32。所述当层的主套刻标记30为沿Y轴方向延伸的条状图形，多条所述当层的主套刻标记30沿X轴方向平行排布。所述当层的伪套刻标记32为围框状图形结构，且在沿所述当层的主套刻标记30指向当层的伪套刻标记32的方向上，多条所述当层的伪套刻标记32依次嵌套。在套刻对准的过程中，使用当层的主套刻标记30与前层的主套刻标记31对准。
可选的，所述主套刻标记为沿第一方向延伸的条状图形，多条所述主套刻标记沿与所述第一方向垂直的第二方向平行排布，所述第一方向和所述第二方向均为平行于所述衬底的方向；
所述伪套刻标记包括第一伪图形和第二伪图形，多条所述第一伪图形位于所述主套刻标记沿所述第二方向的相对两端、且均沿所述第一方向延伸，多条所述第二伪图形位于所述主套刻标记沿所述第一方向的相对两端、且均沿所述第二方向延伸。
图2I为本具体实施方式形成的第二种套刻标记的俯视结构示意图。举例来说，如图2I所示，当层的主套刻标记30的外围环绕有当层的伪套刻标记。所述当层的主套刻标记30为沿Y轴方向延伸的条状图形，多条所述当层的主套刻标记30沿X轴方向平行排布。所述当层的伪套刻标记包括第一伪图形321和第二伪图形322。所述第一伪图形321分布于所述主套刻标记30沿Y轴方向的相对两端、且均沿X轴方向延伸；所述第二伪图形322分布于所述主套刻标记30沿X轴方向的相对两端、且均沿Y轴方向延伸。在套刻对准的过程中，使用当层的主套刻标记30与前层的主套刻标记31对准。
可选的，所述主套刻标记为沿第一方向延伸的条状图形，多条所述主套刻标记沿与所述第一方向垂直的第二方向平行排布，所述第一方向和所述第二方向均为平行于所述衬底的方向；
所述伪套刻标记包括多个第三伪图形，多个所述第三伪图形环绕所述第一标记区域的外周呈围框状排布。
图2J为本具体实施方式形成的第三种套刻标记的俯视结构示意图。举例来说，如图2J所示，当层的主套刻标记30的外围环绕有当层的伪套刻标记。所述当层的主套刻标记30为沿Y轴方向延伸的条状图形，多条所述当层的主套刻标记30沿X轴方向平行排布。所述当层的伪套刻标记包括多个第三伪图形32，多个所述第三伪图形环绕所述当层的主套刻标记30的外围分布，并形成围框状结构。在套刻对准的过程中，使用当层的主套刻标记30与前层的主套刻标记31对准。
本具体实施方式是以所述伪套刻标记中的多个所述第三伪图形的结构和尺寸均相同为例进行说明。在其他具体实施方式中，本领域技术人员可以根据实际需要将多个所述第三伪图形的结构和/或尺寸设置的不相同。
不仅如此，本具体实施方式还提供了一种半导体结构。附图3是本发明具体实施方式中半导体结构的截面示意图，本具体实施方式提供的半导体结构可以采用如图1、图2A-图2J所示的方法形成。如图3所示，本具体实施方式提供的半导体结构，包括：
衬底20；
标记层21，位于所述衬底20上，包括第一标记区域Ⅰ和位于所述第一标记区域Ⅰ端部的第二标记区域Ⅱ，所述第一标记区域Ⅰ具有主套刻标记40，所述第二标记区域Ⅱ具有伪套刻标记41。
可选的，所述第二标记区域Ⅱ环绕所述第一标记区域Ⅰ的外围分布。
可选的，所述主套刻标记40为沿第一方向延伸的条状图形，多条所述主套刻标记40沿与所述第一方向垂直的第二方向平行排布，所述第一方向和所述第二方向均为平行于所述衬底的方向；
所述伪套刻标记41为环绕所述第一标记区域的围框状图形，多条所述伪套刻标记41沿所述第一标记区域指向所述第二标记区域的方向依次嵌套。
可选的，所述主套刻标记40为沿第一方向延伸的条状图形，多条所述主套刻标记40沿与所述第一方向垂直的第二方向平行排布，所述第一方向和所述第二方向均为平行于所述衬底的方向；
所述伪套刻标记41包括第一伪图形和第二伪图形，多条所述第一伪图形位于所述主套刻标记40沿所述第二方向的相对两端、且均沿所述第一方向延伸，多条所述第二伪图形位于所述主套刻标记40沿所述第一方向的相对两端、且均沿所述第二方向延伸。
可选的，所述主套刻标记40为沿第一方向延伸的条状图形，多条所述主套刻标记40沿与所述第一方向垂直的第二方向平行排布，所述第一方向和所述第二方向均为平行于所述衬底的方向；
所述伪套刻标记41包括多个第三伪图形，多个所述第三伪图形环绕所述第一标记区域Ⅰ的外周呈围框状排布。
可选的，所述主套刻标记40贯穿所述标记层21；
所述伪套刻标记41贯穿或者未贯穿所述标记层21。
可选的，在沿所述第一标记区域Ⅰ指向所述第二标记区域Ⅱ的方向上，所述第二标记区域Ⅱ的宽度小于所述第一标记区域Ⅰ。
本具体实施方式提供的套刻标记的形成方法及半导体结构，通过将用于形成套刻标记的标记层划分为第一标记区域和位于所述第一标记区域端部的第二标记区域，并于所述第一标记区域形成主套刻标记、于所述第二标记区域形成伪套刻标记，使得在套刻标记形成过程中由于结构密度效应导致的第二掩膜层的高低差向外拉，提高了所述第一标记区域填充的所述第二掩膜层厚度的均匀性，从而确保于所述标记层中形成完整的、并完全贯穿所述标记层的主套刻标记，确保了半导体制程工序的顺利进行。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (15)

1.一种套刻标记的形成方法，其特征在于，包括如下步骤：
提供一衬底，所述衬底表面具有标记层、以及覆盖于所述标记层表面的第一掩膜层，所述标记层包括第一标记区域和位于所述第一标记区域端部的第二标记区域；
图形化所述第一掩膜层，于所述第一掩膜层中形成第一图形区域和位于所述第一图形区域端部的第二图形区域，所述第一图形区域中具有多个第一沟槽，所述第二图形区域中具有多个第二沟槽，所述第一标记区域与所述第一图形区域对应，所述第二标记区域与所述第二图形区域对应；
形成至少覆盖所述第一沟槽侧壁和所述第二沟槽侧壁的间隔层；
回填所述第一沟槽和所述第二沟槽，形成第二掩膜层，使得位于所述第一图形区域的所述第二掩膜层的厚度小于位于所述第二图形区域的所述第二掩膜层的厚度；
去除所述间隔层，位于所述第一沟槽侧壁的所述间隔层被完整的、充分的去除，位于所述第二沟槽侧壁的所述间隔层不能被充分去除，使得于所述第二沟槽侧壁残留有部分所述间隔层，从而于所述第一掩膜层和所述第二掩膜层之间形成刻蚀窗口；
沿所述刻蚀窗口刻蚀所述标记层，于所述第一标记区域形成主套刻标记槽、并同时于所述第二标记区域形成伪套刻标记槽，所述第一标记区域中的所有主套刻标记槽均沿垂直于所述衬底的方向贯穿所述标记层，所述第二标记区域中存在未贯穿所述标记层的伪套刻标记槽；采用标记材料填充所述主套刻标记槽，形成主套刻标记，并同时采用标记材料填充所述伪套刻标记槽，形成伪套刻标记。
2.根据权利要求1所述的套刻标记的形成方法，其特征在于，形成至少覆盖所述第一沟槽侧壁和所述第二沟槽侧壁的间隔层的具体步骤包括：
沉积间隔材料，形成覆盖所述第一沟槽侧壁和底壁、所述第二沟槽侧壁和底壁、以及所述第一掩膜层顶面的所述间隔层。
3.根据权利要求2所述的套刻标记的形成方法，其特征在于，形成第二掩膜层的具体步骤包括：
回填所述第一沟槽和所述第二沟槽，形成填充满所述第一沟槽和所述第二沟槽、并覆盖位于所述第一掩膜层顶面的所述间隔层的第二掩膜层。
4.根据权利要求1所述的套刻标记的形成方法，其特征在于，所述第二标记区域环绕所述第一标记区域的外围分布；
所述第二图形区域环绕所述第一图形区域的外围分布。
5.根据权利要求1所述的套刻标记的形成方法，其特征在于，所述主套刻标记为沿第一方向延伸的条状图形，多条所述主套刻标记沿与所述第一方向垂直的第二方向平行排布，所述第一方向和所述第二方向均为平行于所述衬底的方向；
所述伪套刻标记为环绕所述第一标记区域的围框状图形，多条所述伪套刻标记沿所述第一标记区域指向所述第二标记区域的方向依次嵌套。
6.根据权利要求1所述的套刻标记的形成方法，其特征在于，所述主套刻标记为沿第一方向延伸的条状图形，多条所述主套刻标记沿与所述第一方向垂直的第二方向平行排布，所述第一方向和所述第二方向均为平行于所述衬底的方向；
所述伪套刻标记包括第一伪图形和第二伪图形，多条所述第一伪图形位于所述主套刻标记沿所述第二方向的相对两端、且均沿所述第一方向延伸，多条所述第二伪图形位于所述主套刻标记沿所述第一方向的相对两端、且均沿所述第二方向延伸。
7.根据权利要求1所述的套刻标记的形成方法，其特征在于，所述主套刻标记为沿第一方向延伸的条状图形，多条所述主套刻标记沿与所述第一方向垂直的第二方向平行排布，所述第一方向和所述第二方向均为平行于所述衬底的方向；
所述伪套刻标记包括多个第三伪图形，多个所述第三伪图形环绕所述第一标记区域的外周呈围框状排布。
8.根据权利要求1所述的套刻标记的形成方法，其特征在于，所述伪套刻标记的特征尺寸小于或者等于所述主套刻标记的特征尺寸。
9.一种半导体结构，采用如权利要求1-8中任一项所述的套刻标记的形成方法形成，其特征在于，包括：
衬底；
标记层，位于所述衬底上，包括第一标记区域和位于所述第一标记区域端部的第二标记区域，所述第一标记区域具有主套刻标记，所述第二标记区域具有伪套刻标记。
10.根据权利要求9所述的半导体结构，其特征在于，所述第二标记区域环绕所述第一标记区域的外围分布。
11.根据权利要求9所述的半导体结构，其特征在于，所述主套刻标记为沿第一方向延伸的条状图形，多条所述主套刻标记沿与所述第一方向垂直的第二方向平行排布，所述第一方向和所述第二方向均为平行于所述衬底的方向；
所述伪套刻标记为环绕所述第一标记区域的围框状图形，多条所述伪套刻标记沿所述第一标记区域指向所述第二标记区域的方向依次嵌套。
12.根据权利要求9所述的半导体结构，其特征在于，所述主套刻标记为沿第一方向延伸的条状图形，多条所述主套刻标记沿与所述第一方向垂直的第二方向平行排布，所述第一方向和所述第二方向均为平行于所述衬底的方向；
所述伪套刻标记包括第一伪图形和第二伪图形，多条所述第一伪图形位于所述主套刻标记沿所述第二方向的相对两端、且均沿所述第一方向延伸，多条所述第二伪图形位于所述主套刻标记沿所述第一方向的相对两端、且均沿所述第二方向延伸。
13.根据权利要求9所述的半导体结构，其特征在于，所述主套刻标记为沿第一方向延伸的条状图形，多条所述主套刻标记沿与所述第一方向垂直的第二方向平行排布，所述第一方向和所述第二方向均为平行于所述衬底的方向；
所述伪套刻标记包括多个第三伪图形，多个所述第三伪图形环绕所述第一标记区域的外周呈围框状排布。
14.根据权利要求9所述的半导体结构，其特征在于，所述主套刻标记贯穿所述标记层；
所述伪套刻标记贯穿或者未贯穿所述标记层。
15.根据权利要求9所述的半导体结构，其特征在于，在沿所述第一标记区域指向所述第二标记区域的方向上，所述第二标记区域的宽度小于所述第一标记区域。
CN202110209604.7A 2021-02-25 2021-02-25 套刻标记的形成方法及半导体结构 Active CN113013076B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202110209604.7A CN113013076B (zh) 2021-02-25 2021-02-25 套刻标记的形成方法及半导体结构
PCT/CN2021/101941 WO2022179010A1 (zh) 2021-02-25 2021-06-24 套刻标记的形成方法及半导体结构
US17/598,864 US12014994B2 (en) 2021-02-25 2021-06-24 Method for forming overlay marks and semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110209604.7A CN113013076B (zh) 2021-02-25 2021-02-25 套刻标记的形成方法及半导体结构

Publications (2)

Publication Number Publication Date
CN113013076A CN113013076A (zh) 2021-06-22
CN113013076B true CN113013076B (zh) 2022-06-10

Family

ID=76385848

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110209604.7A Active CN113013076B (zh) 2021-02-25 2021-02-25 套刻标记的形成方法及半导体结构

Country Status (3)

Country Link
US (1) US12014994B2 (zh)
CN (1) CN113013076B (zh)
WO (1) WO2022179010A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013076B (zh) * 2021-02-25 2022-06-10 长鑫存储技术有限公司 套刻标记的形成方法及半导体结构
US11942532B2 (en) * 2021-08-30 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor and method of forming the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218262B1 (en) * 1997-09-09 2001-04-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
TW436961B (en) * 1998-12-14 2001-05-28 United Microelectronics Corp Method for forming the dielectric layer of an alignment marker area
JP2004179221A (ja) * 2002-11-25 2004-06-24 Nikon Corp 重ね合わせ検査装置および重ね合わせ検査方法
TW201444049A (zh) * 2013-05-10 2014-11-16 Winbond Electronics Corp 疊對標記及其製造方法
CN108666207A (zh) * 2017-03-29 2018-10-16 联华电子股份有限公司 制作半导体元件的方法
CN111403276A (zh) * 2020-03-24 2020-07-10 长江存储科技有限责任公司 半导体结构的制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW388803B (en) * 1999-03-29 2000-05-01 Nanya Technology Corp A structure and method of measuring overlapping marks
KR20050096633A (ko) * 2004-03-31 2005-10-06 주식회사 하이닉스반도체 반도체소자의 정렬마크 형성방법
KR100886219B1 (ko) * 2007-06-07 2009-02-27 삼성전자주식회사 자기정렬된 이중 패터닝을 채택하는 미세 패턴 형성 방법
KR20100042423A (ko) * 2008-10-16 2010-04-26 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
US8643148B2 (en) * 2011-11-30 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-Wafer structures and methods for forming the same
US9059102B2 (en) * 2013-08-15 2015-06-16 International Business Machines Corporation Metrology marks for unidirectional grating superposition patterning processes
US9490217B1 (en) * 2015-04-15 2016-11-08 United Microelectronics Corp. Overlay marks and semiconductor process using the overlay marks
KR102311186B1 (ko) * 2015-11-19 2021-10-08 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US10566291B2 (en) * 2018-02-18 2020-02-18 Globalfoundries Inc. Mark structure for aligning layers of integrated circuit structure and methods of forming same
CN111968962A (zh) * 2019-05-20 2020-11-20 长鑫存储技术有限公司 对准图形、具有对准图形的半导体结构及其制造方法
CN111463171B (zh) 2020-04-10 2022-11-29 上海华力集成电路制造有限公司 图形结构的制造方法
CN113013076B (zh) * 2021-02-25 2022-06-10 长鑫存储技术有限公司 套刻标记的形成方法及半导体结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218262B1 (en) * 1997-09-09 2001-04-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
TW436961B (en) * 1998-12-14 2001-05-28 United Microelectronics Corp Method for forming the dielectric layer of an alignment marker area
JP2004179221A (ja) * 2002-11-25 2004-06-24 Nikon Corp 重ね合わせ検査装置および重ね合わせ検査方法
TW201444049A (zh) * 2013-05-10 2014-11-16 Winbond Electronics Corp 疊對標記及其製造方法
CN108666207A (zh) * 2017-03-29 2018-10-16 联华电子股份有限公司 制作半导体元件的方法
CN111403276A (zh) * 2020-03-24 2020-07-10 长江存储科技有限责任公司 半导体结构的制备方法

Also Published As

Publication number Publication date
US20230223349A1 (en) 2023-07-13
WO2022179010A1 (zh) 2022-09-01
CN113013076A (zh) 2021-06-22
US12014994B2 (en) 2024-06-18

Similar Documents

Publication Publication Date Title
US8343871B2 (en) Method for fabricating fine patterns of semiconductor device utilizing self-aligned double patterning
US8343875B2 (en) Methods of forming an integrated circuit with self-aligned trench formation
CN113013076B (zh) 套刻标记的形成方法及半导体结构
CN112309838B (zh) 半导体结构及其形成方法
US10276395B2 (en) Method for manufacturing semiconductor device
CN111640656B (zh) 半导体器件及其形成方法
US20150235895A1 (en) Spacer Enabled Active Isolation for an Integrated Circuit Device
WO2022077136A1 (zh) 半导体结构及其形成方法
CN115763241A (zh) 一种半导体结构的制备方法及半导体结构
US7541255B2 (en) Method for manufacturing semiconductor device
US11682557B2 (en) Recognition method for photolithography process and semiconductor device
CN111668093A (zh) 半导体器件及其形成方法
CN112885714B (zh) 半导体结构及其形成方法
KR102609924B1 (ko) 반도체 소자의 제조 방법
CN112928057B (zh) 半导体结构及其形成方法
US20100227451A1 (en) Method for manufacturing semiconductor device
KR100953053B1 (ko) 반도체 소자의 미세 패턴 형성 방법
CN112908836B (zh) 半导体结构及其形成方法
US20230411157A1 (en) Methods of manufacturing semiconductor devices including a repeating pattern of lines and spaces
CN110349909B (zh) 半导体器件及其形成方法
CN116759300A (zh) 半导体结构的制造方法
CN116798924A (zh) 半导体结构的形成方法
CN114038858A (zh) 三维存储器及其制作方法
CN114496735A (zh) 半导体结构及其形成方法
CN117423619A (zh) 鳍的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant