CN117423619A - 鳍的形成方法 - Google Patents

鳍的形成方法 Download PDF

Info

Publication number
CN117423619A
CN117423619A CN202210810046.4A CN202210810046A CN117423619A CN 117423619 A CN117423619 A CN 117423619A CN 202210810046 A CN202210810046 A CN 202210810046A CN 117423619 A CN117423619 A CN 117423619A
Authority
CN
China
Prior art keywords
sacrificial
forming
structures
layer
fins
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210810046.4A
Other languages
English (en)
Inventor
姜长城
张海洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202210810046.4A priority Critical patent/CN117423619A/zh
Publication of CN117423619A publication Critical patent/CN117423619A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

一种鳍的形成方法,包括:提供待刻蚀层,待刻蚀层上具有第一牺牲材料层;在第一牺牲材料层上形成第一图形化层;根据第一图形化层形成若干第二掩膜结构;形成若干第二掩膜结构后,在第一牺牲材料层上形成若干第二图形化结构;以若干第二掩膜结构和第二图形化结构为掩膜刻蚀第一牺牲材料层,形成若干第一牺牲结构、以及若干第二牺牲结构,第二牺牲结构位于相邻第一牺牲结构之间;在若干第一牺牲结构的侧壁面形成若干第一侧墙,在若干第二牺牲结构的侧壁面形成若干第二侧墙;以若干第一侧墙和若干第二侧墙为掩膜刻蚀待刻蚀层,形成基底、以及若干第一鳍和若干第二伪鳍;去除若干第二伪鳍。从而,设计自由度高且性能和可靠性好。

Description

鳍的形成方法
技术领域
本发明涉及半导体技术领域,尤其涉及一种鳍的形成方法。
背景技术
随着半导体集成电路制造技术的不断进步,性能不断提升的同时也伴随着器件小型化、微型化的进程。在越来越先进的制程中,要求在尽可能小的区域内实现尽可能多的器件。
在先进工艺节点中,鳍式晶体管通常通过采用自对准多重图形化工艺的方式,形成关键尺寸更小和均一性更好的鳍和栅极等结构,以实现器件面积的缩小以及可靠性的提高。在鳍的产生方法中通常有两种产生方式:一种通过形成均匀节距的鳍,然后通过去除多余鳍的方法形成器件;另外一种是通过非均匀排布的鳍,同时避免产生多余的鳍。前一种方法产生的鳍的尺寸更加均一,后一种方法产生的鳍在器件的面积上更加节省。
然而,现有的鳍的形成方法仍然有待改善。
发明内容
本发明解决的技术问题是提供一种鳍的形成方法,以形成非均匀性排布设计自由度高的鳍部,同时,提高半导体结构的性能和可靠性。
为解决上述技术问题,本发明的技术方案提供一种鳍的形成方法,包括:提供待刻蚀层,所述待刻蚀层上具有第一牺牲材料层;在第一牺牲材料层上形成第一图形化层;根据第一图形化层在第一牺牲材料层上形成若干相互分立的第二掩膜结构;形成若干第二掩膜结构之后,在第一牺牲材料层上形成若干相互分立的第二图形化结构,所述第二图形化结构位于相邻第二掩膜结构之间;以若干第二掩膜结构和第二图形化结构为掩膜刻蚀第一牺牲材料层,直至暴露出待刻蚀层的表面,形成若干相互分立的第一牺牲结构、以及若干相互分立的第二牺牲结构,所述第二牺牲结构位于相邻第一牺牲结构之间;在若干第一牺牲结构的侧壁面形成若干第一侧墙,并且,在若干第二牺牲结构的侧壁面形成若干第二侧墙;以若干第一侧墙和若干第二侧墙为掩膜刻蚀待刻蚀层,形成基底、以及位于基底上且相互分立的若干第一鳍和若干第二伪鳍;去除若干第二伪鳍。
可选的,所述第二图形化结构的宽度与所述第二掩膜结构的宽度不同。
可选的,还包括:形成第一图形化层之前,在第一牺牲材料层表面形成第二牺牲材料层;并且,根据第一图形化层在第一牺牲材料层上形成若干相互分立的第二掩膜结构的方法包括:以所述第一图形化层为掩膜刻蚀第二牺牲材料层,直至暴露出第一牺牲材料层的表面,形成若干第三牺牲结构;在若干第三牺牲结构的侧壁面形成若干第三侧墙;在形成若干第三侧墙之后,去除若干第三牺牲结构,并将若干第三侧墙作为若干第二掩膜结构。
可选的,在若干第三牺牲结构的侧壁面形成若干第三侧墙的方法包括:在第一牺牲材料层表面、以及若干第三牺牲结构表面,形成第一侧墙材料膜;采用各向异性的刻蚀工艺刻蚀所述第一侧墙材料膜,直至暴露出若干第三牺牲结构顶面和第一牺牲材料层表面。
可选的,还包括:形成第二牺牲材料层之前,在第一牺牲材料层表面形成第一保护层。
可选的,所述第三牺牲结构的材料包括硅,所述第三侧墙的材料包括氮化硅,所述第一保护层的材料包括氧化硅。
可选的,在若干第一牺牲结构的侧壁面形成若干第一侧墙,并且,在若干第二牺牲结构的侧壁面形成若干第二侧墙的方法包括:在待刻蚀层表面、若干第一牺牲结构表面、以及若干第二牺牲结构表面形成第二侧墙材料膜;采用各向异性的刻蚀工艺刻蚀所述第二侧墙材料膜,直至暴露出待刻蚀层表面、若干第一牺牲结构顶面、以及若干第二牺牲结构顶面。
可选的,所述待刻蚀层包括:初始基底、位于所述初始基底表面的第二保护层。
可选的,所述第二保护层为堆叠的复合层,所述第二保护层的材料包括氮化硅和氧化硅。
可选的,去除若干第二伪鳍的方法包括:在所述基底表面形成第三图形化层,所述第三图形化层覆盖若干第一鳍且暴露出若干第二伪鳍;在形成所述第三图形化层之后,刻蚀暴露的若干第二伪鳍。
可选的,所述第一牺牲材料层、第一牺牲结构、以及第二牺牲结构的材料包括硅,所述第一侧墙和第二侧墙的材料包括氮化硅。
与现有技术相比,本发明实施例的技术方案具有以下有益效果:
本发明的技术方案提供的鳍的形成方法中,根据第一图形化层在第一牺牲材料层上形成若干相互分立的第二掩膜结构;形成若干第二掩膜结构之后,在第一牺牲材料层上形成若干相互分立的第二图形化结构,所述第二图形化结构位于相邻第二掩膜结构之间;以若干第二掩膜结构和第二图形化结构为掩膜刻蚀第一牺牲材料层,直至暴露出初始基底的表面,形成若干相互分立的第一牺牲结构、以及若干相互分立的第二牺牲结构,所述第二牺牲结构位于相邻第一牺牲结构之间;在若干第一牺牲结构的侧壁面形成若干第一侧墙,并且,在若干第二牺牲结构的侧壁面形成若干第二侧墙。其中,一方面,通过所述第一图形化层的图形可方便地在自对准多重图形化工艺中控制相邻第一牺牲结构之间的间距,因此,可自由定义位于不同第一牺牲结构侧壁面的第一侧墙之间的间距。另一方面,通过形成所述第二图形化结构,可在不影响第一牺牲结构的位置分布的同时,进行用于形成若干第二伪鳍的自对准双重图形化工艺。由此,以若干第一侧墙和若干第二侧墙为掩膜刻蚀初始基底,形成基底、以及位于基底上且相互分立的若干第一鳍和若干第二伪鳍时,一方面,若干第一鳍的位置分布受若干第二伪鳍的位置分布的影响小,易于形成符合设计要求的非均匀分布的若干第一鳍,另一方面,在非均匀分布处通过若干第二侧墙增加了掩膜结构(包括若干第一侧墙和若干第二侧墙)的均匀性,因此,形成若干第一鳍时的刻蚀负载小,且可形成形貌好的第一鳍。综上,可在形成非均匀性排布设计自由度高的若干第一鳍的同时,使刻蚀负载小并形成形貌好的第一鳍,以提高半导体结构的性能和可靠性。
附图说明
图1至图5是一鳍的形成方法各形成步骤的剖面结构示意图;
图6至图8是另一鳍的形成方法各形成步骤的剖面结构示意图;
图9至图18是本发明一实施例的鳍的形成方法各形成步骤的剖面结构示意图。
具体实施方式
如背景技术所述,现有的鳍的形成方法中,难以在鳍部的非均匀性设计自由度与半导体结构的性能和可靠性之间兼顾。现结合具体实施例进行分析说明。
需要注意的是,本说明书中的“表面”和“上”,用于描述空间的相对位置关系,并不限定于是否直接接触。
图1至图5是一鳍的形成方法各形成步骤的剖面结构示意图。
请参考图1,提供基底100,所述基底100包括第一区I和第二区II,所述基底100上具有第一牺牲材料层110、以及位于第一牺牲材料层110上的第二牺牲材料层(未图示);在所述第二牺牲材料层上形成光刻图形化层130。
请继续参考图1,以所述光刻图形化层130为掩膜,刻蚀所述第二牺牲材料层,形成第二牺牲层120。
请参考图2,在所述第二牺牲层120的侧壁面形成第二侧墙121;形成第二侧墙121之后,去除所述第二牺牲层120。
请参考图3,以第二侧墙121为掩膜刻蚀第一牺牲材料层110,形成第一牺牲层111。
请参考图4,形成第一牺牲层111之后,去除第二侧墙121;去除第二侧墙121后,在第一牺牲层111的侧壁面形成第一侧墙112;形成第一侧墙112 后,去除第一牺牲层111;去除第一牺牲层111后,以第一侧墙112为掩膜对基底100进行刻蚀,形成若干鳍部101。
请参考图5,去除第二区II的若干鳍部101,以形成非均匀分布的若干鳍部101。
在本实施例中,由于同时在第一区I和第二区II上形成第一侧墙112,因此,掩膜结构(第一侧墙112)分布均匀,从而,对基底100进行刻蚀形成若干鳍部101时,刻蚀负载少,且形成的鳍部101形貌好。
然而,由于第二区II两侧的第一区I上的鳍部101之间的最小间距M1,通过第二区II上去除的鳍部101数量确定,并且,第一区I和第二区II上的若干鳍部101的图形均基于光刻图形化层130传递,使得第一区I和第二区 II上的相邻鳍部101之间的间距相等,因此,导致最小间距M1受到较大限制、设计自由度低。
图6至图8是另一鳍的形成方法各形成步骤的剖面结构示意图。
请参考图6,提供基底200,所述基底200上具有第一牺牲材料层210、以及位于第一牺牲材料层上的第二牺牲材料层(未图示);在所述第二牺牲材料层上形成光刻图形化层230。
请继续参考图6,以所述光刻图形化层230为掩膜,刻蚀所述第二牺牲材料层,形成第二牺牲层220。
请参考图7,在所述第二牺牲层220的侧壁面形成第二侧墙221;形成第二侧墙221之后,去除所述第二牺牲层220;去除所述第二牺牲层220之后,以所述第二侧墙221为掩膜,刻蚀第一牺牲材料层210,形成第一牺牲层211。
请参考图8,形成第一牺牲层211之后,去除第二侧墙221;去除第二侧墙221之后,在第一牺牲层211的侧壁面形成第一侧墙212,所述第一侧墙 212位于第一区I上;形成第一侧墙212后,去除第一牺牲层211;去除第一牺牲层211后,以第一侧墙212为掩膜,对基底200进行刻蚀,在第一区I 形成若干鳍部201。
相比图1至图5所示的实施例,本实施例中通过光刻图形化层230的图案(pattern)传递,直接形成非均匀分布的若干鳍部201,以提高鳍部的非均匀性设计自由度。然而,由于第一侧墙212仅位于第一区I上,因此,在对基底200进行刻蚀形成若干鳍部201时,掩膜结构(第一侧墙212)分布均匀性差,导致刻蚀负载严重(如图8中的第二区II处所示),且形成的鳍部201形貌差(如图8中的区域A所示)。
综上,现有的鳍的形成方法中,难以在兼顾鳍部的非均匀性设计自由度的同时,使刻蚀负载小且形成形貌好的鳍部,即:难以在鳍部的非均匀性设计自由度与半导体结构的性能和可靠性之间兼顾。
为解决上述技术问题,本发明的技术方案提供一种鳍的形成方法,包括:提供待刻蚀层,所述待刻蚀层上具有第一牺牲材料层;在第一牺牲材料层上形成第一图形化层;根据第一图形化层在第一牺牲材料层上形成若干相互分立的第二掩膜结构;形成若干第二掩膜结构之后,在第一牺牲材料层上形成若干相互分立的第二图形化结构,所述第二图形化结构位于相邻第二掩膜结构之间;以若干第二掩膜结构和第二图形化结构为掩膜刻蚀第一牺牲材料层,直至暴露出待刻蚀层的表面,形成若干相互分立的第一牺牲结构、以及若干相互分立的第二牺牲结构,所述第二牺牲结构位于相邻第一牺牲结构之间;在若干第一牺牲结构的侧壁面形成若干第一侧墙,并且,在若干第二牺牲结构的侧壁面形成若干第二侧墙;以若干第一侧墙和若干第二侧墙为掩膜刻蚀待刻蚀层,形成基底、以及位于基底上且相互分立的若干第一鳍和若干第二伪鳍;去除若干第二伪鳍。从而,可在鳍部的非均匀性设计自由度与半导体结构的性能和可靠性之间兼顾。
为使本发明的上述目的、特征和有益效果能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图9至图18是本发明一实施例的鳍的形成方法各形成步骤的剖面结构示意图。
请参考图9,提供待刻蚀层300,所述待刻蚀层300上具有第一牺牲材料层400。
所述待刻蚀层300包括:初始基底310。
所述初始基底310为后续形成基底、若干第一鳍、以及若干第二伪鳍提供材料。
所述初始基底310的材料包括半导体材料。
具体的,所述初始基底310的材料包括硅。
在其他实施例中,初始基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中,Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs 或者InGaAsP等。
在本实施例中,所述待刻蚀层300还包括:位于所述初始基底310表面的第二保护层320。
本实施例中,通过所述第二保护层320可保护初始基底310,以减少初始基底310的氧化。此外,所述第二保护层320还作为后续形成第一侧墙和第二侧墙时的刻蚀工艺的刻蚀停止层。
在本实施例中,所述第二保护层320为堆叠的复合层,所述第二保护层 320的材料包括氮化硅和氧化硅。
在其他实施例中,第二保护层为单层结构。
所述第一牺牲材料层400用于在后续形成第一牺牲结构。
在本实施例中,所述第一牺牲材料层400的材料包括硅。
请继续参考图9,在第一牺牲材料层400表面形成第二牺牲材料层420。
所述第二牺牲材料层420用于在后续形成第三牺牲结构。
在本实施例中,所述第二牺牲材料层420的材料包括硅。
具体的,形成所述第二牺牲材料层420的工艺包括沉积工艺,所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺等。
在本实施例中,形成第二牺牲材料层420之前,在第一牺牲材料层400 表面形成第一保护层410。
所述第一保护层410能够隔开所述第一牺牲材料层400和所述第二牺牲材料层420,以在后续刻蚀第二牺牲材料层420形成第三牺牲结构时,作为刻蚀工艺的刻蚀停止层。不仅如此,所述第一保护层410还能够提高第一牺牲材料层400的表面平整度和界面态,以提高后续形成的第一图形化层的图案准确性,并且,提高所述第一图形化层的图案传递的稳定性。此外,通过第一保护层410还能够减少第一牺牲材料层400的氧化风险。
在本实施例中,所述第一保护层410的材料包括氧化硅。
在本实施例中,形成所述第一保护层410的工艺包括沉积工艺,所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺等。
请继续参考图9,在第一牺牲材料层400上形成第一图形化层431。
具体的,本实施例中在第二牺牲材料层420表面形成第一图形化层431。
后续,通过所述第一图形化层431定义相邻第一牺牲结构之间的间距,以形成符合设计间距的非均匀排布的若干第一鳍。
在本实施例中,所述第一图形化层431的材料包括光刻胶。
在本实施例中,形成所述第一图形化层431的工艺包括:光照和显影等。
接着,根据第一图形化层431在第一牺牲材料层400上形成若干相互分立的第二掩膜结构。具体的,若干相互分立的第二掩膜结构的详细形成过程请参考图10和图12。
请参考图10,以所述第一图形化层431为掩膜刻蚀第二牺牲材料层420,直至暴露出第一牺牲材料层400的表面,形成若干第三牺牲结构421。
具体的,本实施例中由于形成了第一保护层410,因此,以所述第一图形化层431为掩膜刻蚀第二牺牲材料层420,直至暴露出第一保护层410表面。
在本实施例中,所述第三牺牲结构421的材料包括硅。
在本实施例中,刻蚀第二牺牲材料层420的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
在本实施例中,形成若干第三牺牲结构421之后,去除所述第一图形化层431。
去除所述第一图形化层431的工艺包括灰化工艺等。
请参考图11,在若干第三牺牲结构421的侧壁面形成若干第三侧墙422。
在本实施例中,所述第三侧墙422的材料包括氮化硅。
在本实施例中,在若干第三牺牲结构421的侧壁面形成若干第三侧墙422 的方法包括:在第一牺牲材料层400表面、以及若干第三牺牲结构421表面,形成第一侧墙材料膜(未图示);采用各向异性的刻蚀工艺刻蚀所述第一侧墙材料膜,直至暴露出若干第三牺牲结构421顶面和第一牺牲材料层400表面。
在本实施例中,形成第一侧墙材料膜的工艺包括沉积工艺,所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺等。
在本实施例中,所述各向异性的刻蚀工艺包括干法刻蚀工艺。具体的,所述干法刻蚀工艺例如是等离子体刻蚀工艺。
请参考图12,在形成若干第三侧墙422之后,去除若干第三牺牲结构421,并将若干第三侧墙422作为若干第二掩膜结构。
在本实施例中,去除若干第三牺牲结构421的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
请参考图13,形成若干第二掩膜结构(第三侧墙422)之后,在第一牺牲材料层400上形成若干相互分立的第二图形化结构432,所述第二图形化结构432位于相邻第二掩膜结构(第三侧墙422)之间。
后续,通过所述第二图形化结构432的图形传递,在相邻第一鳍之间形成若干第二伪鳍。
在本实施例中,所述第二图形化结构432的材料包括光刻胶。
在本实施例中,形成第二图形化结构432的工艺包括:光照和显影等。
在本实施例中,所述第二图形化结构432的宽度与所述第二掩膜结构的宽度不同。从而,可在非均匀性设计自由度高的情况下,在非均匀分布处(相邻第二掩膜结构之间)高效实现均匀性的提升。具体而言,所述第二图形化结构432的宽度可基于相邻第二掩膜结构之间的间距确定。
请参考图14,以若干第二掩膜结构(第三侧墙422)和第二图形化结构 432为掩膜刻蚀第一牺牲材料层400,直至暴露出待刻蚀层300的表面,形成若干相互分立的第一牺牲结构401、以及若干相互分立的第二牺牲结构402,所述第二牺牲结构402位于相邻第一牺牲结构401之间。
具体的,所述第一牺牲结构401基于所述第二掩膜结构(第三侧墙422) 形成,所述第二牺牲结构402基于所述第二图形化结构432形成。
在本实施例中,所述第一牺牲结构401的材料、以及所述第二牺牲结构402的材料包括硅。
在本实施例中,刻蚀第一牺牲材料层400的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
本实施例中,形成若干第一牺牲结构401和若干第二牺牲结构402之后,去除若干第二掩膜结构(第三侧墙422)和第二图形化结构432。
请参考图15,在若干第一牺牲结构401的侧壁面形成若干第一侧墙441,并且,在若干第二牺牲结构402的侧壁面形成若干第二侧墙442。
所述第一侧墙441用于在后续定义第一鳍,所述第二侧墙442用于在后续定义第二伪鳍。
在本实施例中,所述第一侧墙441和第二侧墙442的材料包括氮化硅。
在本实施例中,在若干第一牺牲结构401的侧壁面形成若干第一侧墙441,并且,在若干第二牺牲结构402的侧壁面形成若干第二侧墙442的方法包括:在待刻蚀层300表面、若干第一牺牲结构401表面、以及若干第二牺牲结构 402表面形成第二侧墙材料膜(未图示);采用各向异性的刻蚀工艺刻蚀所述第二侧墙材料膜,直至暴露出待刻蚀层300表面、若干第一牺牲结构401顶面、以及若干第二牺牲结构402顶面。
在本实施例中,形成第二侧墙材料膜的工艺包括沉积工艺,所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺等。
在本实施例中,刻蚀第二侧墙材料膜的各向异性的刻蚀工艺包括干法刻蚀工艺。具体的,所述干法刻蚀工艺例如是等离子体刻蚀工艺。
在本实施例中,形成所述第一侧墙441和第二侧墙442后,去除第一牺牲结构401和第二牺牲结构402。
请参考图16,以若干第一侧墙441和若干第二侧墙442为掩膜刻蚀待刻蚀层300,形成基底311、以及位于基底311上且相互分立的若干第一鳍321 和若干第二伪鳍322。
由于根据第一图形化层431在第一牺牲材料层400上形成若干相互分立的第二掩膜结构(第三侧墙422);形成若干第二掩膜结构(第三侧墙422) 之后,在第一牺牲材料层400上形成若干相互分立的第二图形化结构432,所述第二图形化结构432位于相邻第二掩膜结构(第三侧墙422)之间;以若干第二掩膜结构(第三侧墙422)和第二图形化结构432为掩膜刻蚀第一牺牲材料层400,直至暴露出待刻蚀层300的表面,形成若干相互分立的第一牺牲结构401、以及若干相互分立的第二牺牲结构402,所述第二牺牲结构402位于相邻第一牺牲结构401之间;在若干第一牺牲结构401的侧壁面形成若干第一侧墙441,并且,在若干第二牺牲结构402的侧壁面形成若干第二侧墙442。因此,一方面,通过所述第一图形化层431的图形可方便地在自对准多重图形化工艺中控制相邻第一牺牲结构401之间的间距,使得可自由定义位于不同第一牺牲结构401侧壁面的第一侧墙441之间的间距。另一方面,通过形成所述第二图形化结构432,可在不影响第一牺牲结构401的位置分布的同时,进行用于形成若干第二伪鳍322的自对准双重图形化工艺。由此,以若干第一侧墙441和若干第二侧墙442为掩膜刻蚀待刻蚀层300,形成基底311、以及位于基底311上且相互分立的若干第一鳍321和若干第二伪鳍322时,一方面,若干第一鳍321的位置分布受若干第二伪鳍322的位置分布的影响小,易于形成符合设计要求的非均匀分布的若干第一鳍321,另一方面,在非均匀分布处通过若干第二侧墙442增加了掩膜结构(包括若干第一侧墙441和若干第二侧墙442)的均匀性,因此,形成若干第一鳍421时的刻蚀负载小,且可形成形貌好的第一鳍421。综上,可在形成非均匀性设计自由度高的若干第一鳍421的同时,使刻蚀负载小并形成形貌好的第一鳍421,以提高半导体结构的性能和可靠性。
在本实施例中,刻蚀所述待刻蚀层300的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
在本实施例中,形成若干第一鳍321和若干第二伪鳍322之后,去除所述第一侧墙441和第二侧墙442。
接着,去除若干第二伪鳍332。具体的,去除若干第二伪鳍332的详细步骤请参考图17和图18。
请参考图17,在所述基底311表面形成第三图形化层433,所述第三图形化层433覆盖若干第一鳍421且暴露出若干第二伪鳍422。
在本实施例中,所述第三图形化层433的材料包括光刻胶。
具体的,形成所述第三图形化层433的工艺包括:光照、显影等。
所述第三图形化层433的作用在于,后续刻蚀若干第二伪鳍422时,对若干第一鳍421进行保护,以在去除若干第二伪鳍422的同时,保留若干第一鳍421。
请参考图18,在形成所述第三图形化层433之后,刻蚀暴露的若干第二伪鳍422,以去除若干第二伪鳍422。
由此,实现若干第一鳍421的非均匀性分布。
在本实施例中,刻蚀暴露的若干第二伪鳍422的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
在本实施例中,去除若干第二伪鳍422之后,去除所述第三图形化层433。
具体的,去除所述第三图形化层433的工艺包括灰化工艺。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种鳍的形成方法,其特征在于,包括:
提供待刻蚀层,所述待刻蚀层上具有第一牺牲材料层;
在第一牺牲材料层上形成第一图形化层;
根据第一图形化层在第一牺牲材料层上形成若干相互分立的第二掩膜结构;形成若干第二掩膜结构之后,在第一牺牲材料层上形成若干相互分立的第二图形化结构,所述第二图形化结构位于相邻第二掩膜结构之间;
以若干第二掩膜结构和第二图形化结构为掩膜刻蚀第一牺牲材料层,直至暴露出待刻蚀层的表面,形成若干相互分立的第一牺牲结构、以及若干相互分立的第二牺牲结构,所述第二牺牲结构位于相邻第一牺牲结构之间;在若干第一牺牲结构的侧壁面形成若干第一侧墙,并且,在若干第二牺牲结构的侧壁面形成若干第二侧墙;
以若干第一侧墙和若干第二侧墙为掩膜刻蚀待刻蚀层,形成基底、以及位于基底上且相互分立的若干第一鳍和若干第二伪鳍;
去除若干第二伪鳍。
2.如权利要求1所述的鳍的形成方法,其特征在于,所述第二图形化结构的宽度与所述第二掩膜结构的宽度不同。
3.如权利要求1所述的鳍的形成方法,其特征在于,还包括:形成第一图形化层之前,在第一牺牲材料层表面形成第二牺牲材料层;并且,根据第一图形化层在第一牺牲材料层上形成若干相互分立的第二掩膜结构的方法包括:以所述第一图形化层为掩膜刻蚀第二牺牲材料层,直至暴露出第一牺牲材料层的表面,形成若干第三牺牲结构;在若干第三牺牲结构的侧壁面形成若干第三侧墙;在形成若干第三侧墙之后,去除若干第三牺牲结构,并将若干第三侧墙作为若干第二掩膜结构。
4.如权利要求3所述的鳍的形成方法,其特征在于,在若干第三牺牲结构的侧壁面形成若干第三侧墙的方法包括:在第一牺牲材料层表面、以及若干第三牺牲结构表面,形成第一侧墙材料膜;采用各向异性的刻蚀工艺刻蚀所述第一侧墙材料膜,直至暴露出若干第三牺牲结构顶面和第一牺牲材料层表面。
5.如权利要求3所述的鳍的形成方法,其特征在于,还包括:形成第二牺牲材料层之前,在第一牺牲材料层表面形成第一保护层。
6.如权利要求5所述的鳍的形成方法,其特征在于,所述第三牺牲结构的材料包括硅,所述第三侧墙的材料包括氮化硅,所述第一保护层的材料包括氧化硅。
7.如权利要求1所述的鳍的形成方法,其特征在于,在若干第一牺牲结构的侧壁面形成若干第一侧墙,并且,在若干第二牺牲结构的侧壁面形成若干第二侧墙的方法包括:在待刻蚀层表面、若干第一牺牲结构表面、以及若干第二牺牲结构表面形成第二侧墙材料膜;采用各向异性的刻蚀工艺刻蚀所述第二侧墙材料膜,直至暴露出待刻蚀层表面、若干第一牺牲结构顶面、以及若干第二牺牲结构顶面。
8.如权利要求1所述的鳍的形成方法,其特征在于,所述待刻蚀层包括:初始基底、位于所述初始基底表面的第二保护层。
9.如权利要求8所述的鳍的形成方法,其特征在于,所述第二保护层为堆叠的复合层,所述第二保护层的材料包括氮化硅和氧化硅。
10.如权利要求1所述的鳍的形成方法,其特征在于,去除若干第二伪鳍的方法包括:在所述基底表面形成第三图形化层,所述第三图形化层覆盖若干第一鳍且暴露出若干第二伪鳍;在形成所述第三图形化层之后,刻蚀暴露的若干第二伪鳍。
11.如权利要求1所述的鳍的形成方法,其特征在于,所述第一牺牲材料层、第一牺牲结构、以及第二牺牲结构的材料包括硅,所述第一侧墙和第二侧墙的材料包括氮化硅。
CN202210810046.4A 2022-07-11 2022-07-11 鳍的形成方法 Pending CN117423619A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210810046.4A CN117423619A (zh) 2022-07-11 2022-07-11 鳍的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210810046.4A CN117423619A (zh) 2022-07-11 2022-07-11 鳍的形成方法

Publications (1)

Publication Number Publication Date
CN117423619A true CN117423619A (zh) 2024-01-19

Family

ID=89523483

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210810046.4A Pending CN117423619A (zh) 2022-07-11 2022-07-11 鳍的形成方法

Country Status (1)

Country Link
CN (1) CN117423619A (zh)

Similar Documents

Publication Publication Date Title
US10768526B2 (en) Method of forming patterns
CN110739210B (zh) 半导体结构及其形成方法
JP5532303B2 (ja) 半導体デバイスのクリティカルディメンジョンを縮小する方法
KR20170042056A (ko) 반도체 소자의 패턴 형성 방법
US20170062349A1 (en) Semiconductor structure with aligning mark and method of forming the same
US10475649B2 (en) Patterning method
TWI567785B (zh) 半導體裝置圖案化結構之製作方法
CN110690117A (zh) 半导体结构及其形成方法
CN114334619A (zh) 半导体结构的形成方法
US20220148880A1 (en) Semiconductor structure and fabrication method thereof
CN111524793A (zh) 一种半导体结构及形成方法
CN117423619A (zh) 鳍的形成方法
CN112908836B (zh) 半导体结构及其形成方法
CN113327843B (zh) 半导体结构的形成方法
CN114496741B (zh) 半导体结构的形成方法
US10586762B2 (en) Interrupted small block shape
CN114373713A (zh) 半导体结构及其形成方法
CN111986983B (zh) 半导体结构及其形成方法
US20220028692A1 (en) Semiconductor structure and fabrication method thereof
CN113394092B (zh) 半导体结构及其形成方法
CN115346875A (zh) 半导体结构及其形成方法
US11373911B2 (en) Method for forming fins of semiconductor device
CN115775726A (zh) 半导体结构的形成方法
JPS63258020A (ja) 素子分離パタ−ンの形成方法
CN116779442A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination