CN111524793A - 一种半导体结构及形成方法 - Google Patents
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Abstract
本发明实施例提供了一种半导体结构及形成方法。本发明实施例通过在自对准四次图形工艺过程(SAQP)中，形成间距不同的第一芯轴，以及覆盖所述第一芯轴两侧的第一侧墙，对图案间距要求不高的部分区域的第一侧墙之间形成一个隔离层使得两个第一侧墙和之间的隔离层的图案保留到在后的掩膜工艺步骤中，从而可以实现在部分区域采用自对准双图形工艺(SADP)，在部分区域采用SAQP工艺。由此，可以减少掩膜数量，降低生产成本。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及形成方法。
背景技术
为了增加半导体器件的集成密度，现有技术中采用了许多不同的方法，如，自对准双图形(Self-aligned Double Patterning，SADP)工艺和自对准四次图形(Self-alignedQuadruple Patterning，SAQP)工艺等。
然而，现有的半导体结构的工艺较为复杂，生产成本较高。
发明内容
有鉴于此，本发明实施例提供了一种半导体结构的形成方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括依次叠置的待图案化层、第二芯轴层以及第一芯轴层，所述半导体衬底包括用于形成第一类器件的第一区域以及用于形成第二类器件的第二区域；
刻蚀所述第一区域和所述第二区域的所述第一芯轴层，以形成多个第一芯轴，所述第一区域的第一芯轴的间距大于所述第二区域的第一芯轴的间距；
形成覆盖所述第一芯轴两侧的第一侧墙；
去除所述第一芯轴；
在所述第二区域的部分所述相邻第一侧墙之间形成隔离层；
以所述第一侧墙和隔离层为掩膜，刻蚀所述第二芯轴层，以形成多个第二芯轴，其中，所述第一区域的第二芯轴具有第一宽度，所述第二区域的第二芯轴具有第二宽度，所述第二宽度大于所述第一宽度；
形成覆盖所述第二芯轴的两侧的第二侧墙；
去除所述第二芯轴；
以所述第二芯轴为掩膜刻蚀所述待图案化层，以在所述待图案化层上形成多个分立的图案，其中在第一区域的相邻图案间具有第一间距，在第二区域的部分相邻图案间具有第二间距，所述第二间距大于所述第一间距。
进一步地，所述第二区域的所述相邻第一侧墙之间的间距小于预定尺寸，
所述在所述第二区域的所述相邻第一侧墙之间形成隔离层包括：
在所述第一区域和所述第二区域上形成隔离材料层；
刻蚀所述隔离材料层，以去除所述第一区域的所述隔离材料层。
进一步地，所述在所述第一区域和所述第二区域上形成隔离材料层包括：
在所述第一区域和所述第二区域旋涂硬掩膜层。
进一步地，所述隔离材料层的材料与第一侧墙的材料不同；所述隔离材料层的材料与第二芯轴层的材料不同。
进一步地，所述待图案化层为硅单晶、锗单晶或硅锗单晶，所述图案为鳍部。
进一步地，所述第一区域的所述鳍部的间距小于40nm。
进一步地，所述图案为鳍部，所述第二区域用于形成静态随机存取存储器，所述第一区域用于形成逻辑器件。
进一步地，所述待图案化层为金属，所述图案为金属连线。
进一步地，所述第一侧墙的材料和所述第一芯轴层的材料不同。
进一步地，所述第一芯轴层的材料和所述第二芯轴层的材料不同。
进一步地，所述第二区域的第一芯轴的间距大于两个所述第一侧墙的宽度。
进一步地，所述形成覆盖所述第一区域的所述第一芯轴的两侧的第一侧墙，包括：
沉积覆盖所述第一区域的所述第一芯轴的第一侧墙材料层；
刻蚀所述第一侧墙材料层，以形成所述第一侧墙。
所述第一区域的所述第一芯轴和所述第二区域的所述第二芯轴的宽度不同。
根据本发明实施例的另一方面，提供一种半导体结构，包括：
半导体衬底，所述半导体衬底包括用于形成第一类器件的第一区域以及用于形成第二类器件的第二区域，所述半导体衬底上形成有多个分立的图案，其中，第一区域的图案之间具有第一间距，第二区域的部分图案之间具有第二间距，所述第二间距大于所述第一间距。
进一步地，所述第二区域用于形成静态随机存取存储器，所述第一区域用于形成逻辑器件。
本发明实施例通过在SAQP中，形成间距不同的第一芯轴，以及覆盖所述第一芯轴两侧的第一侧墙，对图案间距要求不高的部分区域的第一侧墙之间形成一个隔离层使得两个第一侧墙和之间的隔离层的图案保留到在后的掩膜工艺步骤中，从而可以实现在部分区域采用SADP，在部分区域采用SAQP工艺。由此，可以减少掩膜数量，降低生产成本。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1是一个对比例的SAQP工艺中多次刻蚀掩膜的位置关系示意图；
图2是一个对比例中通过SAQP工艺形成的结构的俯视图；
图3是现有技术中SRAM的结构布局俯视图；
图4是本发明实施例的半导体结构的形成方法的流程图；
图5-图18本发明实施例的半导体结构的形成方法的各步骤结构示意图；
图19是本发明实施例的第二区域中多次刻蚀掩膜的位置关系示意图；
图20是本发明实施例的另一种实现方式中第二区域中多次刻蚀掩膜的位置关系示意图；
图21和图22分别是本发明实施例的半导体结构的示意图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。在本发明的描述中，除非另有说明，“多层”的含义是两层或两层以上。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间关系术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间关系术语旨在概括除附图所示取向之外器件在使用或操作中的器件的不同取向。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示范性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，这里所用的空间关系描述符被相应地解释。
由于受到光刻技术的限制，SADP工艺被广泛应用于鳍式场效应晶体管(FinField-Effect Transistor，FinFET)器件的制造工艺，而使用SAQP工艺能够制备更小节点的器件，并且证实SAQP工艺可以提供更小的过程波动。随着工艺的不断发展，现在采用SAQP可以使得鳍部的间距小于40nm。
在一个对比例中，图1-图3是一个对比例的静态随机存取存储器(Static Random-Access Memory，SRAM)的形成方法示意图。
图1是一个对比例的SAQP工艺中多次刻蚀掩膜的位置关系示意图。如图1所示，在X方向，表示各掩膜图案的位置关系，在Y方向，表示各掩膜图案形成的先后顺序。具体地，在SAQP工艺中，先提供包括硅衬底、第一芯轴层和第二芯轴层的半导体衬底。首先利用掩膜刻蚀第一芯轴层，以形成芯轴11。然后，在芯轴11两侧形成第一侧墙12，并去除芯轴11，以第一侧墙12为掩膜刻蚀第二芯轴层，以形成第二芯轴。再在第二芯轴两侧形成第二侧墙12’，去除第二芯轴，以第二侧墙12’为掩膜刻蚀硅衬底，以形成鳍部。
图2是一个对比例中通过SAQP工艺形成的结构的俯视图。图3是现有技术中SRAM的结构布局俯视图。如图2所示，采用SAQP工艺形成的鳍部密集，鳍部的间距可以小于40nm。如图3所示，在形成SRAM的过程中，由于SRAM结构中的晶体管需要相较于逻辑区器件更大的鳍部间距，而SRAM结构区域和逻辑器件区域的鳍部是同时形成的，因此，需要刻蚀所述SRAM区域内的部分鳍部13以增大鳍部13的间距。然后，再形成横跨所述鳍部13的栅极结构15。
然而，如图2所示，在现有的工艺条件下，掩膜图案14的间距限制为80nm，在鳍部的间距小于40nm时，如果需要以间隔的方式刻蚀鳍部13，采用一张掩膜会导致掩膜图案14间的距离会小于80nm，无法实施。因此，需要采用两张掩膜。这使得工艺较为复杂，生产成本较高。
有鉴于此，本发明实施例提供一种半导体结构的形成方法，能够降低生产成本。图4是本发明实施例的半导体结构的形成方法的流程图。如图4所示，所述方法包括如下步骤：
步骤S100、提供半导体衬底。所述半导体衬底包括依次叠置的待图案化层、第二芯轴层以及第一芯轴层，所述半导体衬底包括用于形成第一类器件的第一区域以及用于形成第二类器件的第二区域。
步骤S200、刻蚀所述第一区域和所述第二区域的所述第一芯轴层，以形成多个第一芯轴。其中，所述第一区域的第一芯轴的间距大于所述第二区域的第一芯轴的间距。
步骤S300、形成覆盖所述第一芯轴两侧的第一侧墙。
步骤S400、去除所述第一芯轴。
步骤S500、在所述第二区域的部分所述相邻第一侧墙之间形成隔离层。
步骤S600、以所述第一侧墙和隔离层为掩膜，刻蚀所述第二芯轴层，以形成多个第二芯轴。其中，所述第一区域的第二芯轴具有第一宽度，所述第二区域的第二芯轴具有第二宽度，所述第二宽度大于所述第一宽度；
步骤S700、形成覆盖所述第二芯轴的两侧的第二侧墙。
步骤S800、去除所述第二芯轴。
步骤S900、以所述第二芯轴为掩膜刻蚀所述待图案化层，以在所述待图案化层上形成多个分立的图案。其中在第一区域的相邻图案间具有第一间距，在第二区域的部分相邻图案间具有第二间距，所述第二间距大于所述第一间距。
在本实施例中，待图案化层为衬底层，上述工艺过程用于图案化所述硅层，以在形成SRAM器件的第二区域和形成逻辑器件的第一区域中形成基本平行的多个鳍部。所述鳍部在不同的区域的间距不同。
如图5所示，在步骤S100中，提供半导体衬底10。所述半导体衬底10包括依次叠置的待图案化层101、第二芯轴层102以及第一芯轴层103，所述半导体衬底包括用于形成第一类器件的第一区域1以及用于形成第二类器件的第二区域2。
可选地，如图6所示，以所述第二区域用于形成静态随机存取存储器，所述第一区域用于形成逻辑器件为例进行说明。
所述第二芯轴层102以及第一芯轴层103间具有刻蚀停止层(Etch Stop Layer，ESL)104。所述第二芯轴层102和所述待图案化层101之间包括依次叠置的垫氧层(PadOxide，PO)106，鳍部硬掩膜层(Fin Hard Mask，Fin HM)105和刻蚀停止层104。
具体地，所述待图案化层101为硅单晶、锗单晶或硅锗单晶。可替换地，所述待图案化层101还可为绝缘体上硅(SOI)衬底、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)、绝缘体上锗(GeOI)、硅上外延层结构的衬底或化合物半导体。所述化合物半导体包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或镝化铟。优选地，所述待图案化层101为硅单晶。
所述垫氧层106为氧化硅(SiO2)。所述鳍部硬掩膜层105可以为氮化钛(TiN)、氮化钽(TaN)、碳化硅(SiC)和氧化钛(TiO2)中的一种或者多种的组合。垫氧层和鳍部硬掩膜层用于保护所述鳍部。
所述刻蚀停止层104可以是含碳的氮化硅(NDC)、氧化硅或氮化硅。所述刻蚀停止层104用于防止出现过刻蚀。
所述第一芯轴层103和第二芯轴层102可以是旋涂碳(Spin On Carbon，SOC)、旋涂硬掩膜(Spin On Hard，SOH)、无定形硅或无定形碳等。
所述第一芯轴层的材料和所述第二芯轴层的材料不同。
在一种可选的实现方式中，所述第一芯轴层103的材料为无定形硅，所述第二芯轴层102的材料为旋涂碳，所述鳍部硬掩膜层105的材料为碳化硅，所述刻蚀停止层104的材料为氮化硅。
如图7和图8所示，在步骤S200中，刻蚀所述第一区域1和所述第二区域2的所述第一芯轴层103，形成相互间具有预定间隔的多个第一芯轴108。所述第一区域1的第一芯轴的间距a大于所述第二区域2的第一芯轴108的间距b。
具体地，如图7所示，在所述第一芯轴层上方形成光刻图案107。如图8所示，以光刻图案107为掩膜刻蚀所述第一芯轴层，形成多个第一芯轴108。
可选地，所述第一区域1的第一芯轴108的间距a大于所述第二区域的第一芯轴的间距b。
如图9和图10所示，在步骤S300中，形成覆盖所述第一芯轴108两侧的第一侧墙109。
具体地，通过先沉积覆盖所述第一区域1的所述第一芯轴108的第一侧墙材料层，然后再刻蚀所述第一侧墙材料层，以形成所述第一侧墙110。
可选地，如图9所示，在所述第一区域和所述第二区域沉积侧墙材料层。
在一种可选的实现方式中，所述侧墙材料可以是氮化硅。所述侧墙材料层的形成方法可以是采用本领域技术人员所知的任何技术，优选采用采用化学气相沉积法(Chemical Vapor Deposition，CVD)，例如低温化学气相沉积(Low Temperature ChemicalVapor Deposition，LTCVD)、低压化学气相沉积(Low Pressure Chemical VaporDeposition，LPCVD)、快热化学气相沉积(Rapid Thermo Chemical Vapor Deposition，RTCVD)、原子层沉积(Atomics Layer Deposition，ALD)工艺、离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)等。
如图10所示，刻蚀所述第一侧墙材料层，以形成所述第一侧墙109。
可选地，所述刻蚀方法可以为各向异性刻蚀。进一步，刻蚀方法可以选用等离子刻蚀(Plasma Etching，PE)。
具体地，所述第一侧墙109的材料和所述第一芯轴108的材料不同。以在刻蚀的过程中使得对第一侧墙109的刻蚀速率大于所述第一芯轴108的刻蚀速率。在刻蚀第一侧墙材料层的过程不会破坏第一芯轴108。
进一步地，在刻蚀第一侧墙材料层的过程中，第一侧墙材料层相对于刻蚀停止层104具有较高的刻蚀选择比，由此，能够起到保护第二芯轴材料层102的作用。
所述第二区域2的第一芯轴108的间距大于两个所述第一侧墙109的宽度。具体地，第二区域的部分第一侧墙109的间距为3-12nm。
如图11所示，在步骤S400中，去除所述第一芯轴108，保留第一芯轴108两侧的第一侧墙109。
可选地，可以采用湿法剥离(Wet Strip，WS)的方法去除所述第一芯轴108。
进一步地，在去除所述第一芯轴108的过程中，刻蚀停止层104可以保护第二芯轴材料层102。
如图12和图13所示，在步骤S500中，在所述第二区域2的部分所述相邻第一侧墙109之间形成隔离层110。
具体地，所述第二区域2的部分所述相邻第一侧墙109之间的间距小于预定尺寸，所述在所述第二区域2的部分所述相邻第一侧墙109之间形成隔离层110包括如下步骤：
步骤S501、在所述第一区域1和所述第二区域2上形成隔离材料层。
步骤S502、刻蚀所述隔离材料层，以去除所述第一区域的所述隔离材料层和第二区域的部分隔离材料层。
进一步地，所述第二区域的部分所述相邻第一侧墙之间的间距小于预定尺寸，其中，所述预定尺寸为3-12nm。在一种可选的实现方式中，所述预定尺寸为7nm。
具体地，如图12所示，在步骤S501中，所述第一区域1和所述第二区域2上形成隔离材料层。
具体地，所述隔离材料层的材料与第一侧墙的材料不同；所述隔离材料层的材料与第二芯轴层的材料不同。进一步地，所述隔离材料层的材料可以是旋涂硬掩膜、旋涂玻璃(Spin On Glass，SOG)、旋涂碳、底部抗反射层(Bottom Anti Reflective Coating，BARC)、氧化硅、碳化硅或氧化钛等。
在一种可选的实现方式中，所述第二芯轴层102的材料是旋涂碳，所述第一侧墙109的材料是氮化硅，所述隔离材料层的材料可以是旋涂硬掩膜。具体地，所述在所述第一区域1和所述第二区域2上形成隔离材料层包括在所述第一区域1和所述第二区域2旋涂硬掩膜层。
在另一种可选的实现方式中，所述第二芯轴层102的材料是旋涂碳，所述第一侧墙109的材料是氮化硅，所述隔离材料层的材料可以是氧化硅。具体地，可以采用化学气相沉积的方法。进一步地，可以采用原子层沉积法形成所述隔离材料层。
如图13所示，在步骤S502中，刻蚀所述隔离材料层，以去除所述第一区域的所述隔离材料层和第二区域的部分隔离材料层。
具体地，可以采用各向同性的湿法刻蚀(Wet Etch，WE)的工艺刻蚀所述隔离材料层。也可以采用各向同性的干法刻蚀工艺刻蚀所述隔离材料层。进一步地，选用对隔离材料层和第一侧墙109的材料的刻蚀比高的刻蚀工艺，和对隔离材料层和第二芯轴层102的材料的刻蚀比高的刻蚀工艺。由此，可以在刻蚀隔离材料层的过程中，是的第一侧墙109和第二芯轴层102不被刻蚀。
在一种可选的实现方式中，当所述隔离材料层的材料是氧化硅，所述第二芯轴层102的材料是旋涂碳，所述第一侧墙109的材料是氮化硅时，可以采用氢氟酸溶液刻蚀所述隔离材料层。
在各向同性的刻蚀工艺中，刻蚀速率会随着鳍部间距的间隙的减小而减小。所述第二区域2的部分第一侧墙109的间距较小，所以刻蚀速率很慢，将第一区域1以及第二区域2中间距较大的第一侧墙109之间的隔离层110去除后，即停止刻蚀，此时，间距较小的第一侧墙109之间的隔离材料层被部分保留，由此形成隔离层110。由此，在刻蚀完成后，在第一区域1中，隔离材料层全部被去除，具有宽度相同的第一侧墙109；在第二区域2中，间距较大的第一侧墙109间的隔离材料层被去除，间距较小的第一侧墙109之间形成隔离层110，所述隔离层110与其两侧的第一侧墙109相互连接。在此步骤中，不需要采用掩膜，工艺简单，能够降低成本。
如图14所示，在步骤S600中，以所述第一侧墙109和隔离层110为掩膜，刻蚀所述第二芯轴层102，以形成多个第二芯轴111。其中，所述第一区域1的第二芯轴111具有第一宽度，所述第二区域2的第二芯轴111具有第二宽度，所述第二宽度大于所述第一宽度。
具体地，通过在第二区域2部分相邻的第一侧墙109间形成隔离层110，将该第一侧墙109和隔离层110作为一个刻蚀图案，并以此为掩膜形成具有第二宽度的第二芯轴111。以及以部分所述第一侧墙作为掩膜图案，形成具有第一宽度的第二芯轴111。所述第一宽度的第二芯轴111和所述第二宽度的第二芯轴111是通过同一次刻蚀工艺形成的。
如图15和图16所示，在步骤S700中，形成覆盖所述第二芯轴111的两侧的第二侧墙112。
具体地，先沉积覆盖所述第一区域1和所述第二区域2的所述第二芯轴的第二侧墙材料层；然后刻蚀所述第二侧墙材料层，以形成所述第二侧墙112。进一步地，在刻蚀所述第二侧墙材料层的过程中，刻蚀停止层104’、鳍部硬掩膜层105及垫氧层106可以保护待图案化层101。
具体地，所述第二侧墙112的材料可以是氮化硅。所述刻蚀第二侧墙材料层可以采用等离子体刻蚀工艺。
如图17所示，在步骤S800中，去除所述第二芯轴111。
可选地，可以采用湿法剥离(Wet Strip，WS)的方法去除所述第二芯轴111。
由于第二区域2中部分的第二芯轴111的宽度大于所述第一区域1的第二芯轴111的宽度，因此，在第二区域2中的第二侧墙112间的距离大于所述第一区域1中的第二侧墙112间的距离。
进一步地，在去除所述第二芯轴111的过程中，刻蚀停止层104’、鳍部硬掩膜层105及垫氧层106可以保护待图案化层101。
如图18所示，在步骤S900中，以所述第二侧墙112为掩膜刻蚀所述待图案化层101，以在所述待图案化层上形成多个分立的图案，其中在第一区域1的相邻图案间具有第一间距，在第二区域2的部分相邻图案间具有第二间距，所述第二间距大于所述第一间距。
具体地，以所述第二侧墙112为掩膜采用湿法刻蚀工艺，依次刻蚀所述鳍部硬掩膜层105、垫氧层106和待图案化层。形成分立的鳍部113。
然后采用刻蚀工艺去除所述第二侧墙112。
因为第二区域2中的第二侧墙112之间的距离大于所述第一区域1中的第二侧墙112之间的距离，所以，第二区域2中的鳍部113的间距大于所述第一区域1的鳍部113的间距。
可选地，所述第一区域的所述鳍部的间距小于40nm。
图19是本发明实施例的第二区域中多次刻蚀掩膜的位置关系示意图。如图19所示，在本发明实施例的第二区域，首先，形成第一芯轴108，第一芯轴108的间距b小于在第一区域中的第一芯轴的间距a，第二区域2的第一芯轴108的宽度与第一区域1的第一芯轴108的宽度相等。然后，在第一芯轴108的两侧形成第一侧墙109，以第一侧墙109及第一侧墙109间的隔离层110作为掩膜形成第二芯轴，在第二区域的第二芯轴的宽度大于第一区域的第二芯轴的宽度。最后，在所述第二芯轴的两侧形成第二侧墙112，以第二侧墙112为掩膜，刻蚀所述待图案化层。在本实施例中，第二侧墙112的间距具有间距c和间距d两种尺寸。由此，以第二侧墙112为掩膜，会在待图案化层上形成具有间距c和间距d的鳍部。
在另一种可选的实现方式中，如图20所示，可以在第二区域形成宽度大于第一区域的第一芯轴108。由此，在后续工艺中可以增大第二侧墙间距c的尺寸。进一步地，可以使第二侧墙间距c的尺寸等于第二侧墙间距d的尺寸，由此，可以形成间距相同的第二侧墙作为掩膜。以第二侧墙为掩膜刻蚀所述待图案化层，可以以在第二区域中形成间距相同，且间距尺寸大于第一区域的间距尺寸的鳍部。
在后续工艺中，可以在第二区域形成的鳍部上形成SRAM器件。在第一区域中形成的鳍部上进一步形成逻辑器件。
在本发明实施例中，在第一区域采用SAQP工艺形成较为密集的鳍部，并在第一区域形成逻辑器件，可以提高半导体结构的集合程度，减小半导体结构的体积。同时，在复用SAQP工艺的同时，在第二区域中的部分第一侧墙之间形成隔离层，使得第二区域中部分第二芯轴的形状为两个第一侧墙和所述两个第一侧墙之间的隔离层组合而成。即在第二区域中采用SADP工艺，使第二区域中形成的部分鳍部的间距较大。与对比例相比，不需要刻蚀来增大鳍部的间距，能够缩短工艺流程，减少掩膜数量，降低生产成本。
本发明实施例的方法也可以应用于其它图案的形成，例如，对于半导体结构中的金属层进行图案化。在本发明另一个实施例中，所述待图案化层为金属，在所述第一区域和所述第二区域形成间距不同的金属连线。所述第一区域和第二区域可以形成不同的半导体器件。
应理解，所述第一芯轴的宽度及距离可以根据所形成结构的要求做相应的调整。同时，本实施例所述的形成方法也可以用于形成其他器件。
本发明实施例通过在部分区域采用SADP工艺，在部分区域采用SAQP工艺，可以减少掩膜数量，降低生产成本。
在本发明的另一实施例中，提供一种半导体结构，所述半导体结构包括：半导体衬底，所述半导体衬底包括用于形成第一类器件的第一区域以及用于形成第二类器件的第二区域，所述半导体衬底上形成有多个分立的图案，其中，第一区域的图案之间具有第一间距，第二区域的部分图案之间具有第二间距，所述第二间距大于所述第一间距。
具体地，如图21所示，用于形成第一类器件的第一区域1’以及用于形成第二类器件的第二区域2’。
进一步地，所述半导体结构包括待图案化层101’，及在所述待图案化层101’上形成的分立的图案113’。
进一步地，在第一区域1’的图案113’之间具有第一间距，在第二区域2’的部分图案113’之间具有第二间距，在第二区域2’的部分图案113’之间具有第一间距。
具体地，如图22所示，用于形成第一类器件的第一区域1’以及用于形成第二类器件的第二区域2’。
进一步地，所述半导体结构包括待图案化层101’，及在所述待图案化层101’上形成的分立的图案113’。
进一步地，在第一区域1’的图案113’之间具有第一间距，在第二区域2’的图案113’之间具有第二间距。
在一种可选的实现方式中，所述待图案化层101’为衬底材料，所述图案113’为鳍部。所述第二区域用于形成静态随机存取存储器，所述第一区域用于形成逻辑器件。
可选地，所述第一区域的所述鳍部的间距小于40nm。由此，可以减小后续在第一区域形成的逻辑器件的尺寸，提高半导体结构的集成度。
在另一种可选的实现方式中，所述待图案化层为金属，在所述第一区域和所述第二区域形成间距不同的金属连线。所述第一区域和第二区域可以形成不同的半导体器件。
在本发明实施例中，在半导体衬底的第一区域和第二区域分别形成间距不同的图案，以在所述第一区域和第二区域形成不同的半导体器件。可以降低生产成本。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (15)
1.一种半导体结构的形成方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括依次叠置的待图案化层、第二芯轴层以及第一芯轴层，所述半导体衬底包括用于形成第一类器件的第一区域以及用于形成第二类器件的第二区域；
刻蚀所述第一区域和所述第二区域的所述第一芯轴层，以形成多个第一芯轴，其中，所述第一区域的第一芯轴的间距大于所述第二区域的第一芯轴的间距；
形成覆盖所述第一芯轴两侧的第一侧墙；
去除所述第一芯轴；
在所述第二区域的部分所述相邻第一侧墙之间形成隔离层；
以所述第一侧墙和隔离层为掩膜，刻蚀所述第二芯轴层，以形成多个第二芯轴，其中，所述第一区域的第二芯轴具有第一宽度，所述第二区域的第二芯轴具有第二宽度，所述第二宽度大于所述第一宽度；
形成覆盖所述第二芯轴的两侧的第二侧墙；
去除所述第二芯轴；
以所述第二侧墙为掩膜刻蚀所述待图案化层，以在所述待图案化层上形成多个分立的图案，其中在第一区域的相邻图案间具有第一间距，在第二区域的部分相邻图案间具有第二间距，所述第二间距大于所述第一间距。
2.根据权利要求1所述的形成方法，其特征在于，所述第二区域的所述相邻第一侧墙之间的间距小于预定尺寸，
所述在所述第二区域的部分所述相邻第一侧墙之间形成隔离层包括：
在所述第一区域和所述第二区域上形成隔离材料层；
刻蚀所述隔离材料层，以去除所述第一区域的所述隔离材料层。
3.根据权利要求2所述的形成方法，其特征在于，所述在所述第一区域和所述第二区域上形成隔离材料层包括：
在所述第一区域和所述第二区域旋涂硬掩膜层。
4.根据权利要求2所述的形成方法，其特征在于，所述隔离材料层的材料与第一侧墙的材料不同；所述隔离材料层的材料与第二芯轴层的材料不同。
5.根据权利要求1所述的形成方法，其特征在于，所述待图案化层为硅单晶、锗单晶或硅锗单晶，所述图案为鳍部。
6.根据权利要求5所述的形成方法，其特征在于，所述第一区域的所述鳍部的间距小于40nm。
7.根据权利要求5所述的形成方法，其特征在于，所述图案为鳍部，所述第二区域用于形成静态随机存取存储器，所述第一区域用于形成逻辑器件。
8.根据权利要求1所述的形成方法，其特征在于，所述待图案化层为金属，所述图案为金属连线。
9.根据权利要求1所述的形成方法，其特征在于，所述第一侧墙的材料和所述第一芯轴层的材料不同。
10.根据权利要求1所述的形成方法，其特征在于，所述第一芯轴层的材料和所述第二芯轴层的材料不同。
11.根据权利要求1所述的形成方法，其特征在于，所述第二区域的第一芯轴的间距大于两个所述第一侧墙的宽度。
12.根据权利要求1所述的形成方法，其特征在于，所述形成覆盖所述第一区域的所述第一芯轴的两侧的第一侧墙，包括：
沉积覆盖所述第一区域的所述第一芯轴的第一侧墙材料层；
刻蚀所述第一侧墙材料层，以形成所述第一侧墙。
13.根据权利要求1所述的形成方法，其特征在于，所述第一区域的所述第一芯轴和所述第二区域的所述第二芯轴的宽度不同。
14.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底包括用于形成第一类器件的第一区域以及用于形成第二类器件的第二区域，所述半导体衬底上形成有多个分立的图案，其中，第一区域的图案之间具有第一间距，第二区域的部分图案之间具有第二间距，所述第二间距大于所述第一间距。
15.根据权利要求14所述的半导体结构，其特征在于，所述第二区域用于形成静态随机存取存储器，所述第一区域用于形成逻辑器件。
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