CN113327843B - 半导体结构的形成方法 - Google Patents
半导体结构的形成方法 Download PDFInfo
- Publication number
- CN113327843B CN113327843B CN202010129548.1A CN202010129548A CN113327843B CN 113327843 B CN113327843 B CN 113327843B CN 202010129548 A CN202010129548 A CN 202010129548A CN 113327843 B CN113327843 B CN 113327843B
- Authority
- CN
- China
- Prior art keywords
- mask
- layer
- forming
- substrate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 153
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 239000000463 material Substances 0.000 claims abstract description 170
- 239000000758 substrate Substances 0.000 claims abstract description 122
- 230000008569 process Effects 0.000 claims abstract description 105
- 238000005530 etching Methods 0.000 claims abstract description 75
- 238000000059 patterning Methods 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims description 376
- 229920002120 photoresistant polymer Polymers 0.000 claims description 24
- 239000006117 anti-reflective coating Substances 0.000 claims description 16
- 239000011162 core material Substances 0.000 claims description 11
- 239000012792 core layer Substances 0.000 claims description 10
- 230000000873 masking effect Effects 0.000 claims description 10
- 238000012545 processing Methods 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 description 10
- 238000012546 transfer Methods 0.000 description 10
- 230000000903 blocking effect Effects 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000012876 topography Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
Abstract
一种半导体结构的形成方法，形成方法包括：提供基底，包括待刻蚀层，基底包括第一区域和第二区域；在基底上形成第一掩膜层；形成保形覆盖第一掩膜层和基底的侧墙材料层，位于第一掩膜层侧壁的侧墙材料层作为掩膜侧墙，剩余侧墙材料层作为牺牲层，第一区域的第一掩膜层和掩膜侧墙构成第一掩膜结构，第二区域的第一掩膜层和掩膜侧墙构成第二掩膜结构；对第一掩膜结构侧壁进行横向减薄处理；去除位于基底上的牺牲层；以横向减薄处理后的第一掩膜结构和第二掩膜结构为掩膜刻蚀基底，将待刻蚀层图形化成多个凸起的目标图形。通过上述形成侧墙材料层和横向减薄处理的工艺顺序，避免目标图形的形状呈T型，从而提高目标图形的形貌质量和尺寸精度。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。
背景技术
光刻(photolithography)技术是常用的一种图形化方法，是半导体制造工艺中最为关键的生产技术。随着半导体工艺节点的不断减小，形成于衬底上的图形的特征尺寸(critical dimension，CD)不断缩小，图形密度不断增加，相邻两个图形的间距(pitch)相应也不断缩小，甚至达到光刻工艺克服光刻分辨率的极限。
而且，随着半导体集成电路的设计复杂度的提高，通常需要在同一衬底上形成尺寸类型的目标图形，例如：目标图形的宽度不同，或者，相邻目标图形的间隔不同。
发明内容
本发明实施例解决的问题是提供一种半导体结构的形成方法，提高目标图形的形貌质量和尺寸精度。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成目标图形的待刻蚀层，所述基底包括第一区域和第二区域，形成于所述第一区域的目标图形间距小于形成于所述第二区域的目标图形间距；在所述第一区域和第二区域的所述基底上形成第一掩膜层；形成保形覆盖所述第一掩膜层和基底的侧墙材料层，位于所述第一掩膜层的侧壁的所述侧墙材料层作为掩膜侧墙，剩余的所述侧墙材料层作为牺牲层，其中，位于所述第一区域的所述第一掩膜层和掩膜侧墙用于构成第一掩膜结构，位于所述第二区域的所述第一掩膜层和掩膜侧墙用于构成第二掩膜结构；对所述第一掩膜结构的侧壁进行横向减薄处理，所述横向减薄处理适于减小所述第一掩膜结构的宽度；去除位于所述基底上的所述牺牲层；以所述横向减薄处理后的所述第一掩膜结构和所述第二掩膜结构为掩膜刻蚀所述基底，将所述待刻蚀层图形化成多个凸起的目标图形。
可选的，所述提供基底的步骤中，所述待刻蚀层为核心材料层；将所述待刻蚀层图形化成多个凸起的目标图形后，所述目标图形为核心层。
可选的，在所述第一区域和第二区域的所述基底上形成第一掩膜层的步骤包括：形成覆盖所述基底的第一掩膜材料层；形成覆盖所述第一掩膜材料层的平坦化层；形成覆盖所述平坦化层的抗反射涂层；在所述第一区域和第二区域的所述抗反射涂层上形成图形化的光刻胶层；以所述光刻胶层为掩膜，依次刻蚀所述抗反射涂层、平坦化层和第一掩膜材料层，将所述第一掩膜材料层图形化成第一掩膜层。
可选的，所述基底还包括位于所述待刻蚀层上的第二掩膜材料层；在所述第一区域和第二区域的所述基底上形成第一掩膜层的步骤中，所述第一掩膜层的耐刻蚀度小于所述第二掩膜材料层的耐刻蚀度；以所述横向减薄处理后的所述第一掩膜结构和所述第二掩膜结构为掩膜刻蚀所述基底，将所述待刻蚀层图形化成多个凸起的目标图形的步骤包括：以所述横向减薄处理后的所述第一掩膜结构和所述第二掩膜结构为掩膜刻蚀所述第二掩膜材料层，形成第二掩膜层；刻蚀所述第二掩膜层露出的所述待刻蚀层。
可选的，形成保形覆盖所述第一掩膜层和基底的侧墙材料层后，对所述第一掩膜结构的侧壁进行横向减薄处理之前，所述形成方法还包括：在所述第二区域的所述侧墙材料层上形成遮挡层；以所述遮挡层为掩膜，对所述第一掩膜结构的侧壁进行横向减薄处理；所述形成方法还包括：对所述第一掩膜结构的侧壁进行横向减薄处理后，去除位于所述基底上的所述牺牲层之前，去除所述遮挡层。
可选的，所述横向减薄处理的工艺为各向同性的刻蚀工艺。
可选的，在同一刻蚀工艺过程中，依次去除位于所述基底上的所述牺牲层、以及刻蚀所述基底。
可选的，以所述横向减薄处理后的所述第一掩膜结构和所述第二掩膜结构为掩膜刻蚀所述基底之前，采用各向异性的刻蚀工艺，去除位于所述基底上的所述牺牲层。
可选的，对所述第一掩膜结构的侧壁进行横向减薄处理的步骤中，去除所述掩膜侧墙。
可选的，所述侧墙材料层的厚度小于或等于10纳米。
可选的，采用原子层沉积工艺形成所述侧墙材料层。
可选的，所述第一掩膜层和所述掩膜侧墙的材料相同。
可选的，所述第一掩膜层和所述第二掩膜材料层的材料不同，所述掩膜侧墙和所述第二掩膜材料层的材料不同。
可选的，所述第二掩膜材料层的材料为氮化硅，所述第一掩膜层和掩膜侧墙的材料均为氧化硅。
可选的，所述遮挡层的材料为底部抗反射涂层材料。
可选的，所述第一区域的目标图形宽度小于所述第二区域的目标图形宽度，所述第一区域中相邻所述目标图形的间隔大于所述第二区域中相邻所述目标图形的间隔。
可选的，所述第一区域为周边区域，所述第二区域为核心区域。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在第一区域和第二区域的基底上形成第一掩膜层后，先形成保形覆盖所述第一掩膜层和基底的侧墙材料层，再对第一区域的第一掩膜结构的侧壁进行横向减薄处理，所述横向减薄处理适于减小第一区域的第一掩膜结构的宽度；通过上述形成侧墙材料层和横向减薄处理的工艺顺序，即使横向减薄处理会对第一区域的基底造成损耗，导致所述第一区域的基底总厚度减小，并在所述第一区域的剩余基底和第一掩膜层之间形成预凸起结构，所述预凸起结构的侧壁也不会被所述侧墙材料层所覆盖，因此，以所述横向减薄处理后的所述第一掩膜结构和所述第二掩膜结构为掩膜刻蚀所述基底，将所述待刻蚀层图形化成多个凸起的目标图形后，能够避免目标图形的形状因预凸起结构的存在而呈T型的问题，进而提高目标图形的形貌质量和尺寸精度。
附图说明
图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图；
图8至图15是一种半导体结构的形成方法中各步骤对应的结构示意图。
具体实施方式
随着图形的特征尺寸不断缩小，图形化工艺的难度相应增加，容易出现目标图形的形貌质量和尺寸精度不佳的情况。
现结合一种半导体结构的形成方法，分析目标图形的形貌质量和尺寸精度有待提高的原因。图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10以及位于所述基底10上的待刻蚀材料层50，所述待刻蚀材料层50用于形成目标图形，所述基底10包括第一区域10a和第二区域10b，形成于所述第一区域10a的目标图形宽度小于形成于所述第二区域10b 的目标图形宽度，形成于所述第一区域10a的目标图形间隔(spacer)大于形成于所述第二区域10b的目标图形间隔。
继续参考图1，在所述待刻蚀材料层50上形成掩膜材料叠层20；在所述掩膜材料叠层20上形成图形传递叠层40，所述图形传递叠层40包括平坦化层41、位于所述平坦化层41上的抗反射涂层42、以及位于所述抗反射涂层42上的图形化的光刻胶层43。
参考图2，以所述光刻胶层43(如图1所示)为掩膜，依次刻蚀所述抗反射涂层42(如图1所示)、平坦化层41(如图1所示)和掩膜材料叠层20(如图1所示)，将所述掩膜材料叠层20图形化成掩膜叠层30；形成掩膜叠层30 后，去除剩余的图形传递叠层40(如图1所示)。
参考图3，去除剩余的图形传递叠层40(如图1所示)后，在所述第二区域10b中，形成覆盖所述掩膜叠层30的遮挡层44。
参考图4，以所述遮挡层44为掩膜，对所述第一区域10a的掩膜叠层30 侧壁进行横向减薄处理，所述横向减薄处理适于减小所述第一区域10a的掩膜叠层30的宽度。
参考图5，在所述横向减薄处理后，去除所述遮挡层44(如图4所示)。
参考图6，去除所述遮挡层44(如图4所示)后，形成保形覆盖所述掩膜叠层30和基底10的侧墙材料层40。
其中，在所述横向减薄处理后，所述第一区域10a中剩余的掩膜叠层30的宽度较小，位于其侧壁的侧墙材料层40能够起到保护作用。
参考图7，形成保形覆盖所述掩膜叠层30和基底10的侧墙材料层40后，采用各向异性的刻蚀工艺，依次刻蚀位于所述掩膜叠层30顶部和基底10上的侧墙材料层40以及所述待刻蚀材料层50，将所述待刻蚀材料层50图形化成多个凸起的目标图形52。
如图4所示，所述横向减薄处理用于减小第一区域10a的掩膜叠层30的宽度，因此，所述横向减薄处理通常为各向同性的刻蚀工艺，也就是说，该各向同性的刻蚀工艺在对第一区域10a的掩膜叠层30侧壁进行横向刻蚀的同时，还会沿垂直于所述待刻蚀材料层50表面的方向进行刻蚀，这容易对第一区域10a 的待刻蚀材料层50造成损耗，从而导致在所述横向减薄处理后，所述第一区域 10a的待刻蚀材料层50总厚度下降，进而在所述第一区域10a的掩膜叠层30 和剩余待刻蚀材料层50之间形成预凸起结构15。
相应的，如图6所示，形成保形覆盖所述掩膜叠层30和基底10的侧墙材料层40后，所述侧墙材料层40还覆盖预凸起结构15(如图4所示)的侧壁。
其中，采用各向异性的刻蚀工艺，刻蚀所述待刻蚀材料层50的过程中，难以保证在进行纵向刻蚀的同时完全不会进行横向刻蚀，所述预凸起结构15的侧壁被所述侧墙材料层40所覆盖，所述侧墙材料层40能够对所述预凸起结构15 的侧壁起到保护作用，减小所述预凸起结构15所受到的横向刻蚀的影响，且所述预凸起结构15为目标图形52的一部分，而所述目标图形52中位于预凸起结构15下方的部分的宽度会因为受到横向刻蚀的影响而减小，从而导致所形成的目标图形52的形状呈T型(如图7中虚线圈所示)，进而导致目标图形52的形貌质量和尺寸精度下降。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成目标图形的待刻蚀层，所述基底包括第一区域和第二区域，形成于所述第一区域的目标图形间距小于形成于所述第二区域的目标图形间距；在所述第一区域和第二区域的所述基底上形成第一掩膜层；形成保形覆盖所述第一掩膜层和基底的侧墙材料层，位于所述第一掩膜层的侧壁的所述侧墙材料层作为掩膜侧墙，剩余的所述侧墙材料层作为牺牲层，其中，位于所述第一区域的所述第一掩膜层和掩膜侧墙用于构成第一掩膜结构，位于所述第二区域的所述第一掩膜层和掩膜侧墙用于构成第二掩膜结构；对所述第一掩膜结构的侧壁进行横向减薄处理，所述横向减薄处理适于减小所述第一掩膜结构的宽度；去除位于所述基底上的所述牺牲层；以所述横向减薄处理后的所述第一掩膜结构和所述第二掩膜结构为掩膜刻蚀所述基底，将所述待刻蚀层图形化成多个凸起的目标图形。
本发明实施例在第一区域和第二区域的基底上形成第一掩膜层后，先形成保形覆盖所述第一掩膜层和基底的侧墙材料层，再对第一区域的第一掩膜结构的侧壁进行横向减薄处理，所述横向减薄处理适于减小第一区域的第一掩膜结构的宽度；通过上述形成侧墙材料层和横向减薄处理的工艺顺序，即使横向减薄处理会对第一区域的基底造成损耗，导致所述第一区域的基底总厚度减小，并在所述第一区域的剩余基底和第一掩膜层之间形成预凸起结构，所述预凸起结构的侧壁也不会被所述侧墙材料层所覆盖，因此，以所述横向减薄处理后的所述第一掩膜结构和所述第二掩膜结构为掩膜刻蚀所述基底，将所述待刻蚀层图形化成多个凸起的目标图形后，能够避免目标图形的形状因预凸起结构的存在而呈T型的问题，进而提高目标图形的形貌质量和尺寸精度。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图8至图15是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图8，提供基底100，所述基底100包括用于形成目标图形的待刻蚀层 101，所述基底100包括第一区域100a和第二区域100b，形成于所述第一区域 100a的目标图形间距(pitch)小于形成于所述第二区域100b的目标图形间距。
所述基底100用于为半导体结构的形成提供工艺平台。
本实施例中，所述半导体结构的形成方法用于实现多重图形化工艺，因此，所述待刻蚀层101为核心(mandrel)材料层，即后续所形成的目标图形为核心层。
具体地，以所述形成方法用于形成鳍式场效应晶体管(FinFET)为例，所述核心层用于为后续形成鳍部掩膜层提供工艺基础。
因此，所述基底100还包括衬底110以及位于所述衬底110上的鳍部材料层120，所述待刻蚀层101位于所述鳍部材料层120上。
作为一种示例，所述衬底110和鳍部材料层120为一体结构。图8中采用虚线表示所述衬底110和鳍部材料层120的界面。
本实施例中，所述衬底110和鳍部材料层120的材料均为硅。
在另一些实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
在又一些实施例中，所述鳍部材料层也可以外延生长于所述衬底上。
在其他实施例中，所述形成方法也可以用于形成其他功能结构，例如：所述核心层用于为后续形成栅极掩膜层提供工艺基础。
所述基底100包括第一区域100a和第二区域100b，形成于所述第一区域 100a的目标图形间距小于形成于所述第二区域100b的目标图形间距。
作为一种示例，所述第一区域100a的目标图形宽度小于所述第二区域100b 的目标图形宽度，所述第一区域100a中相邻所述目标图形的间隔(spacer)大于所述第二区域100b中相邻所述目标图形的间隔，以满足实际的设计需求。
本实施例中，所述第一区域100a为核心区域，所述第二区域100b为周边区域，即所述第一区域100a用于形成核心器件，所述第二区域100b用于形成输入/输出器件。其中，核心器件主要指芯片内部所使用的器件，通常采用较低的电压(一般为1.0V、1.2V、1.5V和1.8V)，输入/输出器件是芯片与外部接口交互时所使用的器件，这类器件的工作电压一般比较高，且取决于外部接口的兼容工作电压(一般为1.8V、2.5V、3.3V和5V)。在其他实施例中，所述第一区域和所述第二区域还可以用于形成其他类型的器件，且器件类型也可以相同。
本实施例中，所述基底100还包括位于所述待刻蚀层101上的第二掩膜材料层210。
所述第二掩膜材料层210用于为后续形成图形化的第二掩膜层做准备。其中，所述第二掩膜层210起到硬掩膜层(hard mask，HM)的作用，所述第二掩膜层用于作为后续刻蚀所述待刻蚀层上101的掩膜。
而且，后续还会在所述第二掩膜材料层210上形成其他膜层，在对其上方的其他膜层进行刻蚀的过程中，所述第二掩膜材料层210能够对待刻蚀层101 起到保护作用。
本实施例中，所述第二掩膜材料层210的材料为氮化硅。氮化硅的致密度和硬度较高，使其对待刻蚀层101起到保护作用。
在其他实施例中，所述基底也可以不包括所述第二掩膜材料层。
结合参考图8和图9，在所述第一区域100a和第二区域100b的所述基底 100上形成第一掩膜层225(如图9所示)。
所述第一掩膜层225起到硬掩膜层的作用，所述第一掩膜层225用于作为后续刻蚀所述基底100的掩膜。
具体到本实施例中，所述第一掩膜层225用于作为后续刻蚀所述第二掩膜材料层210的掩膜。
其中，所述第一掩膜层225的耐刻蚀度小于第二掩膜材料层210的耐刻蚀度，也就是说，所述第二掩膜材料层210的耐刻蚀度更大。所述第一掩膜层225 通常过沉积和刻蚀相结合的工艺所形成，所述第二掩膜材料层210的顶面用于在该刻蚀工艺过程中定义刻蚀停止位置，以免对所述待刻蚀层101造成刻蚀损伤，从而避免所述待刻蚀层101的顶面出现高度不一致问题，这有利于提高后续对所述待刻蚀层101的刻蚀均一性，进而使得后续所形成目标图形的高度和形貌满足工艺需求。
相应的，所述第一掩膜层225和第二掩膜材料层210的材料具有较高的刻蚀选择比，也就是说，在形成所述第一掩膜层225时所采用的刻蚀工艺过程中，所述第一掩膜层225和第二掩膜材料层210的刻蚀选择比大于或等于3。
具体地，所述第一掩膜层225和第二掩膜材料层210的材料不同。
本实施例中，所述第一掩膜层225的材料与待刻蚀层101的材料也具有一定刻蚀选择比，以便在后续刻蚀所述待刻蚀层101时，如果所述第一掩膜层225 未被完全消耗，则所述第一掩膜层225仍能起到刻蚀掩膜的作用。
本实施例中，所述第一掩膜层225的材料为氧化硅。
在另一些实施例中，所述第一掩膜层的材料还可以为氮氧化硅。
在其他实施例中，当所述基底不包括第二掩膜材料层时，所述第一掩膜层的材料也可以为氮化硅。
本实施例中，后续形成于所述第一区域100a的目标图形间距小于形成于所述第二区域100b的目标图形间距，因此，所述第一区域100a的第一掩膜层225 间距小于所述第二区域100b的第一掩膜层225间距。
如图9所示，作为一种示例，所述第一区域100a的第一掩膜层225宽度 L1小于所述第二区域100b的第一掩膜层225宽度L2，所述第一区域100a中相邻所述第一掩膜层225的间隔S1大于所述第二区域100b中相邻所述第一掩膜层225的间隔S2。
具体地，在所述第一区域100a和第二区域100b的所述基底100上形成第一掩膜层的步骤包括：形成覆盖所述基底100的第一掩膜材料层220(如图8 所示)；形成覆盖所述第一掩膜材料层220的平坦化层310；形成覆盖所述平坦化层310的抗反射涂层320；在所述第一区域100a和第二区域100b的所述抗反射涂层320上形成图形化的光刻胶层330；以所述光刻胶层330为掩膜，依次刻蚀所述抗反射涂层320、平坦化层310和第一掩膜材料层220，将所述第一掩膜材料层220图形化成第一掩膜层225。
所述平坦化层310、抗反射涂层320和光刻胶层330用于构成图形传递叠层300，从而提高图形传递的精度。
所述抗反射涂层320用于减小曝光时的反射效应，从而提高图形传递的精度，进而提高所述光刻胶层330的形貌质量和尺寸精度。本实施例中，所述抗反射涂层320为Si-ARC层。
所述平坦层310的顶面为平坦面，用于提高所述抗反射涂层320的表面平整度，从而提高所述光刻胶层330的形貌质量和尺寸精度。本实施例中，所述平坦层310为旋涂碳(spin on carbon，SOC)层。
需要说明的是，随着图形特征尺寸(critical dimension，CD)不断缩小，相邻两个图形的间隔(spacer)也不断缩小。作为一种示例，在图形特征尺寸断缩小的情况下，所述光刻胶层330为可曝光图形，即所述光刻胶层330的宽度和间隔均大于或等于光刻工艺的分辨率临界值。
例如：所述第一区域100a的刻胶层330宽度达到光刻工艺的分辨率临界值，同时，所述第二区域的相邻刻胶层330的间隔达到光刻工艺的分辨率临界值。
如图8所示，作为一种示例，所述第一区域100a的光刻胶层330宽度w1 小于所述第二区域100b的光刻胶层330宽度w2，所述第一区域100a中相邻所述光刻胶层330的间隔s1大于所述第二区域100b中相邻所述光刻胶层330的间隔s2。
本实施例中，形成第一掩膜层225后，还包括：去除所述图形传递叠层300。
具体地，采用灰化工艺，去除所述图形传递叠层300。
参考图10，形成保形覆盖所述第一掩膜层225和基底100的侧墙材料层450，位于所述第一掩膜层225的侧壁的所述侧墙材料层450作为掩膜侧墙400，剩余的所述侧墙材料层450作为牺牲层410，其中，位于所述第一区域100a的所述第一掩膜层410和掩膜侧墙400用于构成第一掩膜结构230，位于所述第二区域100b的所述第一掩膜层410和掩膜侧墙400用于构成第二掩膜结构240。
后续还需对所述第一掩膜结构230的侧壁进行横向减薄处理，且所述第二掩膜结构240以及横向减薄处理后的所述第一掩膜结构230用于作为后续刻蚀所述待刻蚀层上101的掩膜，从而使得形成于第二区域100b的目标图形相比于形成于第一区域100a的目标图形具有更大宽度，并使得第二区域100b的目标图形获得更小的间隔。也就是说，当所述光刻胶层330的宽度和间隔受到光刻工艺的分辨率临界值的限制后，通过掩膜侧墙400，使得第二区域100b的目标图形的间隔达到工艺要求。
本实施例中，位于所述第一掩膜层225顶部以及所述基底100上的侧墙材料层450，用于作为牺牲层410。
所述牺牲层410为所述侧墙材料层450中待刻蚀的部分。
本实施例中，采用原子层沉积工艺形成所述侧墙材料层450。通过采用原子层沉积工艺，能够形成厚度较小的侧墙材料层450，且有利于降低对侧墙材料层450的厚度的控制难度、提高侧墙材料层450的厚度均一性，从而易于使得形成于所述第一区域100a和第二区域100b的目标图形的间距均能够满足工艺需求。在其他实施例中，根据实际情况，也可以采用化学气相沉积工艺形成所述侧墙材料层。
后续还会去除所述牺牲层410，以露出所述第一掩膜层225。因此，所述侧墙材料层450和第二掩膜材料层210的材料具有较高的刻蚀选择比，也就是说，在去除所述牺牲层410的过程中，所述侧墙材料层450和第二掩膜材料层210 的刻蚀选择比大于或等于3。
具体地，所述侧墙材料层450和第二掩膜材料层210的材料不同。
本实施例中，所述侧墙材料层450的材料与待刻蚀层101的材料也具有一定刻蚀选择比，以便在后续刻蚀所述待刻蚀层101时，如果所述掩膜侧墙400 未被完全消耗，则所述掩膜侧墙400仍能起到刻蚀掩膜的作用。
本实施例中，所述侧墙材料层450和第一掩膜层225的材料相同，从而简化后续对第一掩膜结构230的侧壁进行横向减薄处理时的工艺复杂度，例如，当所述第一掩膜结构230侧壁的单侧去除量较大，即不仅需要去除所述第一掩膜结构230中的掩膜侧墙400，还需对所述第一掩膜结构230中的第一掩膜层 225侧壁进行横向刻蚀时，能够在同一工艺条件下进行所述横向减薄处理，从而提高了制造效率。
因此，所述侧墙材料层450的材料为氧化硅。而且，氧化硅是易于被刻蚀的材料，从而降低了后续去除所述牺牲层410的工艺难度。
在另一些实施例中，所述侧墙材料层和第二掩膜材料层的材料也可以不相同，所述侧墙材料层的材料还可以为氮氧化硅。
需要说明的是，所述侧墙材料层450的厚度不宜过小，也不宜过大。如果所述侧墙材料层450的厚度过小，则为了使第二区域100b的目标图形的间隔满足工艺需求，在形成光刻胶层330(如图8所示)时，在所述第二区域100b中，相邻光刻胶层330的间隔相应过小，这容易导致所述光刻胶层330的间隔小于光刻工艺的分辨率临界值，从而导致所述光刻胶层330的形貌质量和尺寸精所述度降低；如果所述侧墙材料层450的厚度过大，则容易导致相邻第一掩膜层 225侧壁上的侧墙材料层450相接触，且所述第二区域100b中，相邻第一掩膜层225的间隔较小，相邻第一掩膜层225侧壁上的侧墙材料层450相接触的概率更高，从而影响后续刻蚀工艺的正常进行，进而对目标图形的形貌质量和尺寸精度产生不良影响。为此，本实施例中，所述侧墙材料层450的厚度小于或等于10纳米。
结合参考图11，形成保形覆盖所述第一掩膜层225和基底100的侧墙材料层450后，所述形成方法还包括：在所述第二区域100b的所述侧墙材料层450 上形成遮挡层340。
所述遮挡层340用于保护所述第二掩膜结构240。
本实施例中，所述遮挡层340的材料为底部抗反射涂层材料。形成所述遮挡层340的制程包括光刻工艺，通过选用底部抗反射涂层材料作为所述遮挡层 340的材料，从而使形成所述遮挡层340的步骤与光刻工艺相整合，进而简化工艺步骤、降低工艺成本、提高制造效率。
参考图12，对所述第一掩膜结构230(如图11所示)的侧壁进行横向减薄处理，所述横向减薄处理适于减小所述第一掩膜结构230的宽度。
具体地，以所述遮挡层340为掩膜，对所述第一掩膜结构230的侧壁进行横向减薄处理。
通过所述横向减薄处理，使剩余的所述第一掩膜结构230的宽度满足工艺需求，从而使得形成于第一区域100a的目标图形的宽度满足工艺需求。
本实施例中，所述横向减薄处理的工艺为各向同性的刻蚀工艺。通过选用各向同性的刻蚀工艺，从而能够对所述第一掩膜结构230的侧壁进行横向刻蚀，进而使所述第一掩膜结构230的宽度减小。
具体地，所述各向同性的刻蚀工艺可以为各向同性的干法刻蚀工艺。通过选用各向同性的干法刻蚀工艺，有利于提高横向减薄处理的工艺可控性。
具体地，通过减小所述干法刻蚀工艺的偏置功率(bias power)，易于实现各向同性的刻蚀效果。
需要说明的是，对所述第一掩膜结构230的侧壁进行横向减薄处理的步骤中，所述第一掩膜层225侧壁的单侧去除量不宜过小，也不宜过大。如果所述第一掩膜结构230侧壁的单侧去除量过小，在形成第一掩膜层225时，所述第一区域100a的第一掩膜层225的宽度则较小，这容易降低所述第一区域100a 的第一掩膜层225的形貌质量和尺寸精度；所述横向减薄处理的工艺为各向同性的刻蚀工艺，如果所述第一掩膜结构230侧壁的单侧去除量过大，则容易对所述第一区域100a的第二掩膜材料层210造成损伤，从而对后续的图形传递效果造成不良影响。为此，本实施例中，对所述第一掩膜结构230的侧壁进行横向减薄处理的步骤中，所述第一掩膜结构230侧壁的单侧去除量小于或等于10 纳米。
本实施例中，对所述第一掩膜结构230(如图11所示)的侧壁进行横向减薄处理的步骤中，去除所述第一掩膜结构230中的所述掩膜侧墙400(如图11 所示)。也就是说，所述第一掩膜结构230侧壁的单侧去除量即为所述掩膜侧墙 400的宽度。
本实施例中，所述横向减薄处理的工艺为各向同性的刻蚀工艺，因此，在所述横向减薄处理的过程中，还去除所述第一区域100a的牺牲层410，以露出所述第一区域100a的第二掩膜材料层210，从而为后续对所述第二掩膜材料层 210进行刻蚀做准备。
本实施例中，仅去除所述第一区域100a的牺牲层410，所述第二区域100b 的牺牲层410被保留，以简化工艺步骤。
结合参考图13，所述形成方法还包括：对所述第一掩膜结构230(如图11 所示)的侧壁进行横向减薄处理后，去除所述遮挡层340(如图12所示)。
去除所述遮挡层340，从而为后续刻蚀所述基底100做准备。
本实施例中，所述遮挡层340的材料为抗反射涂层材料，因此，采用灰化工艺去除所述遮挡层340。
结合参考图14至图15，去除位于所述基底100上的所述牺牲层410(如图 13所示)；以所述横向减薄处理后的所述第一掩膜结构230(如图11所示)和所述第二掩膜结构240为掩膜刻蚀所述基底100，将所述待刻蚀层101(如图 14所示)图形化成多个凸起的目标图形150。
本实施例中，先形成保形覆盖所述第一掩膜层225和基底100的侧墙材料层450(如图11所示)，再对第一区域100a的第一掩膜结构230的侧壁进行横向减薄处理，通过上述形成侧墙材料层450和横向减薄处理的工艺顺序，即使横向减薄处理会对第一区域100a的基底100造成损耗，导致所述第一区域100a 的基底100总厚度减小，并在第一区域100a的剩余基底100和第一掩膜层225 之间形成预凸起结构，所述预凸起结构的侧壁相应也不会被所述侧墙材料层 450所覆盖，因此，以所述横向减薄处理后的所述第一掩膜结构230和所述第二掩膜结构240为掩膜刻蚀所述基底100，将所述待刻蚀层101图形化成多个凸起的目标图形150后，能够避免目标图形150的形状因预凸起结构的存在而呈T型的问题，所述目标图形150的侧壁平整度较高，进而提高了目标图形150 的形貌质量和尺寸精度。
本实施例中，采用干法刻蚀工艺(例如：各向异性的干法刻蚀工艺)，刻蚀所述基底100，以形成目标图形150。干法刻蚀工艺具有各向异性刻蚀的特性，且易于控制刻蚀量，从而有利于提高目标图形150的侧壁形貌质量和尺寸精度。
本实施例中，将所述待刻蚀层101图形化成多个凸起的目标图形150后，所述目标图形150为核心层。相应的，所述核心层的形貌质量和尺寸精度较高，从而提高鳍部的形貌质量和尺寸精度。
本实施例中，将所述待刻蚀层101图形化成多个凸起的目标图形150的步骤包括：以所述横向减薄处理后的所述第一掩膜结构230和所述第二掩膜结构 240为掩膜刻蚀所述第二掩膜材料层210，形成第二掩膜层215(如图15所示)；刻蚀所述第二掩膜层215露出的所述待刻蚀层101，以形成目标图形150。
其中，所述第一掩膜层225和掩膜侧墙400的材料均为氧化硅，氧化硅是易于被刻蚀的材料，因此，在刻蚀所述待刻蚀层101的过程中，所述横向减薄处理后的所述第一掩膜结构230和所述第二掩膜结构240逐渐被消耗。
如图15所示，作为一种示例，将所述待刻蚀层101图形化成多个凸起的目标图形150后，所述横向减薄处理后的所述第一掩膜结构230和所述第二掩膜结构240已被完全去除，仅保留位于所述目标图形150顶部的所述第二掩膜层 215。
结合参考图14，刻蚀所述基底100之前，所述形成方法还包括：采用各向异性的刻蚀工艺，去除位于所述基底100上的所述牺牲层410。
具体地，去除位于所述第二区域100b的基底100上的所述牺牲层410。
由于所述第一区域100a的基底100上的所述牺牲层410已在前述横向减薄处理的过程中被去除，因此，通过去除位于所述第二区域100b的基底100上的所述牺牲层410，以露出所述第二区域100b的基底100，使得后续在同一时刻开始刻蚀所述第一区域100a和第二区域100b的基底100，从而提高目标图形的高度均一性，有利于进一步提高目标图形的形貌质量和尺寸精度。
本实施例中，采用各向异性的刻蚀工艺(例如：各向异性的干法刻蚀工艺)，去除所述第二区域100b的所述牺牲层410。各向异性的刻蚀工艺沿垂直于基底100表面的方向进行刻蚀，从而使得所述第二区域100b的掩膜侧墙400被保留。
相应的，去除位于所述基底100上的所述牺牲层410后，位于所述第一掩膜层225顶部的牺牲层410也被去除。
具体地，采用无掩膜的方式进行所述各向异性的刻蚀工艺，以节省光罩 (mask)，从而节省工艺成本。其中，所述侧墙材料层450(如图10所示)的厚度小于或等于10纳米，所述侧墙材料层450的厚度较小，因此，刻蚀时间较短，对第一区域100a的第一掩膜层225的影响较小。
需要说明的是，在另一些实施例中，也可以在同一刻蚀工艺过程中，依次进行去除位于所述基底上的所述牺牲层的步骤、以及刻蚀所述基底的步骤，从而简化工艺步骤。
在其他实施例中，在形成保形覆盖所述第一掩膜层和基底的侧墙材料层后，进行横向减薄处理之前，也可以先通过各向异性的刻蚀工艺，去除位于所述基底上的所述牺牲层，以露出所述基底100。
此外，本实施例中，所述形成方法用于形成鳍式场效应晶体管，因此，后续步骤还包括：去除所述第二掩膜层215；去除所述第二掩膜层215后，在所述核心层(即所述目标图形150)的侧壁形成鳍部掩膜层；去除所述核心层；去除所述核心层后，以所述鳍部掩膜层为掩膜，刻蚀所述鳍部材料层120，形成凸出于所述衬底110的鳍部。
相应的，所述第一区域100a中相邻所述鳍部的间隔大于所述第二区域100b 中相邻所述鳍部的间隔。
本实施例中，所述第一区域100a为周边区域，所述第二区域100b为核心区域，所述第一区域100a用于形成输入/输出器件，所述第二区域100b用于形成核心器件，输入/输出器件的栅介质层厚度通常大于核心器件的栅介质层厚度，通过使第一区域100a的鳍部间隔大于第二区域100b的鳍部间隔，从而为输入/输出器件所对应栅介质层的形成提供了足够的空间，而且，第二区域100b 的鳍部的间隔仍较小，以节省面积，避免影响器件集成度的提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括用于形成目标图形的待刻蚀层，所述基底包括第一区域和第二区域，形成于所述第一区域的目标图形间距小于形成于所述第二区域的目标图形间距；
在所述第一区域和第二区域的所述基底上形成第一掩膜层；
形成保形覆盖所述第一掩膜层和基底的侧墙材料层，位于所述第一掩膜层的侧壁的所述侧墙材料层作为掩膜侧墙，剩余的所述侧墙材料层作为牺牲层，其中，位于所述第一区域的所述第一掩膜层和掩膜侧墙用于构成第一掩膜结构，位于所述第二区域的所述第一掩膜层和掩膜侧墙用于构成第二掩膜结构；
对所述第一掩膜结构的侧壁进行横向减薄处理，所述横向减薄处理适于减小所述第一掩膜结构的宽度；
去除位于所述基底上的所述牺牲层；
以所述横向减薄处理后的所述第一掩膜结构和所述第二掩膜结构为掩膜刻蚀所述基底，将所述待刻蚀层图形化成多个凸起的目标图形。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述待刻蚀层为核心材料层；
将所述待刻蚀层图形化成多个凸起的目标图形后，所述目标图形为核心层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一区域和第二区域的所述基底上形成第一掩膜层的步骤包括：形成覆盖所述基底的第一掩膜材料层；
形成覆盖所述第一掩膜材料层的平坦化层；
形成覆盖所述平坦化层的抗反射涂层；
在所述第一区域和第二区域的所述抗反射涂层上形成图形化的光刻胶层；
以所述光刻胶层为掩膜，依次刻蚀所述抗反射涂层、平坦化层和第一掩膜材料层，将所述第一掩膜材料层图形化成第一掩膜层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底还包括位于所述待刻蚀层上的第二掩膜材料层；
在所述第一区域和第二区域的所述基底上形成第一掩膜层的步骤中，所述第一掩膜层的耐刻蚀度小于所述第二掩膜材料层的耐刻蚀度；
以所述横向减薄处理后的所述第一掩膜结构和所述第二掩膜结构为掩膜刻蚀所述基底，将所述待刻蚀层图形化成多个凸起的目标图形的步骤包括：以所述横向减薄处理后的所述第一掩膜结构和所述第二掩膜结构为掩膜刻蚀所述第二掩膜材料层，形成第二掩膜层；刻蚀所述第二掩膜层露出的所述待刻蚀层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成保形覆盖所述第一掩膜层和基底的侧墙材料层后，对所述第一掩膜结构的侧壁进行横向减薄处理之前，所述形成方法还包括：在所述第二区域的所述侧墙材料层上形成遮挡层；
以所述遮挡层为掩膜，对所述第一掩膜结构的侧壁进行横向减薄处理；
所述形成方法还包括：对所述第一掩膜结构的侧壁进行横向减薄处理后，去除位于所述基底上的所述牺牲层之前，去除所述遮挡层。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述横向减薄处理的工艺为各向同性的刻蚀工艺。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，在同一刻蚀工艺过程中，依次去除位于所述基底上的所述牺牲层、以及刻蚀所述基底。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，以所述横向减薄处理后的所述第一掩膜结构和所述第二掩膜结构为掩膜刻蚀所述基底之前，采用各向异性的刻蚀工艺，去除位于所述基底上的所述牺牲层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述第一掩膜结构的侧壁进行横向减薄处理的步骤中，去除所述掩膜侧墙。
10.如权利要求1或9所述的半导体结构的形成方法，其特征在于，所述侧墙材料层的厚度小于或等于10纳米。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述侧墙材料层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掩膜层和所述掩膜侧墙的材料相同。
13.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一掩膜层和所述第二掩膜材料层的材料不同，所述掩膜侧墙和所述第二掩膜材料层的材料不同。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第二掩膜材料层的材料为氮化硅，所述第一掩膜层和掩膜侧墙的材料均为氧化硅。
15.如权利要求5所述的半导体结构的形成方法，其特征在于，所述遮挡层的材料为底部抗反射涂层材料。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域的目标图形宽度小于所述第二区域的目标图形宽度，所述第一区域中相邻所述目标图形的间隔大于所述第二区域中相邻所述目标图形的间隔。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域为周边区域，所述第二区域为核心区域。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010129548.1A CN113327843B (zh) | 2020-02-28 | 2020-02-28 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010129548.1A CN113327843B (zh) | 2020-02-28 | 2020-02-28 | 半导体结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113327843A CN113327843A (zh) | 2021-08-31 |
| CN113327843B true CN113327843B (zh) | 2022-09-13 |
Family
ID=77412753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010129548.1A Active CN113327843B (zh) | 2020-02-28 | 2020-02-28 | 半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113327843B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118338657A (zh) * | 2023-01-04 | 2024-07-12 | 长鑫存储技术有限公司 | 半导体结构的制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103021800A (zh) * | 2011-09-21 | 2013-04-03 | 中国科学院微电子研究所 | 受控横向刻蚀方法 |
| CN104425220A (zh) * | 2013-08-20 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 图案的形成方法 |
| US9991131B1 (en) * | 2017-02-27 | 2018-06-05 | Globalfoundries Inc. | Dual mandrels to enable variable fin pitch |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9093378B2 (en) * | 2013-03-15 | 2015-07-28 | Samsung Electronics Co., Ltd. | Method for forming patterns of semiconductor device using SADP process |
| US9449835B2 (en) * | 2014-12-05 | 2016-09-20 | Globalfoundries Inc. | Methods of forming features having differing pitch spacing and critical dimensions |
| US20160314983A1 (en) * | 2015-04-22 | 2016-10-27 | Samsung Electronics Co., Ltd. | Method of forming patterns of a semiconductor device |
| US9786563B2 (en) * | 2015-11-23 | 2017-10-10 | International Business Machines Corporation | Fin pitch scaling for high voltage devices and low voltage devices on the same wafer |
| TWI712084B (zh) * | 2016-11-17 | 2020-12-01 | 聯華電子股份有限公司 | 半導體裝置以及其製作方法 |
| US10192786B2 (en) * | 2017-05-09 | 2019-01-29 | Globalfoundries Inc. | Process for variable fin pitch and critical dimension |
-
2020
- 2020-02-28 CN CN202010129548.1A patent/CN113327843B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103021800A (zh) * | 2011-09-21 | 2013-04-03 | 中国科学院微电子研究所 | 受控横向刻蚀方法 |
| CN104425220A (zh) * | 2013-08-20 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 图案的形成方法 |
| US9991131B1 (en) * | 2017-02-27 | 2018-06-05 | Globalfoundries Inc. | Dual mandrels to enable variable fin pitch |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113327843A (zh) | 2021-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111370299B (zh) | 半导体结构及其形成方法 | |
| CN110739210B (zh) | 半导体结构及其形成方法 | |
| US8802510B2 (en) | Methods for controlling line dimensions in spacer alignment double patterning semiconductor processing | |
| CN108735813B (zh) | 半导体结构及其形成方法 | |
| CN112309838B (zh) | 半导体结构及其形成方法 | |
| US9214356B2 (en) | Mechanisms for forming patterns | |
| US8048764B2 (en) | Dual etch method of defining active area in semiconductor device | |
| US10957550B2 (en) | Semiconductor structure and formation method thereof | |
| CN114446769A (zh) | 半导体器件的制备方法 | |
| CN110690117B (zh) | 半导体结构及其形成方法 | |
| CN113327843B (zh) | 半导体结构的形成方法 | |
| CN114334619A (zh) | 半导体结构的形成方法 | |
| US11652003B2 (en) | Gate formation process | |
| CN115332062A (zh) | 栅极结构的制作方法 | |
| US11557480B2 (en) | Semiconductor structure and fabrication method thereof | |
| CN112018034B (zh) | 半导体结构及其形成方法 | |
| CN112908836B (zh) | 半导体结构及其形成方法 | |
| CN112017948B (zh) | 半导体结构及其形成方法 | |
| CN108831829B (zh) | 一种分裂栅结构下的侧墙栅极隔离刻蚀膜层工艺 | |
| CN112447504A (zh) | 半导体结构及其形成方法 | |
| CN112951724B (zh) | 半导体结构及其形成方法 | |
| CN114496741B (zh) | 半导体结构的形成方法 | |
| CN115332061B (zh) | 栅极结构的制作方法 | |
| CN114975108A (zh) | 半导体结构的形成方法 | |
| CN114496741A (zh) | 半导体结构的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |