CN112447504A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN112447504A
CN112447504A CN201910800118.5A CN201910800118A CN112447504A CN 112447504 A CN112447504 A CN 112447504A CN 201910800118 A CN201910800118 A CN 201910800118A CN 112447504 A CN112447504 A CN 112447504A
Authority
CN
China
Prior art keywords
mask
core layer
layer
sidewall
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910800118.5A
Other languages
English (en)
Inventor
郑二虎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910800118.5A priority Critical patent/CN112447504A/zh
Publication of CN112447504A publication Critical patent/CN112447504A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体结构及其形成方法，所述形成方法包括：提供基底；在所述基底上形成分立的核心层，其中，待去除的所述核心层作为伪核心层；在所述核心层的侧壁上形成牺牲侧墙；在所述牺牲侧墙的侧壁上形成掩膜侧墙；去除所述牺牲侧墙；去除所述牺牲侧墙后，去除所述伪核心层；以所述掩膜侧墙和剩余的核心层为掩膜，图形化所述基底。本发明实施例有利于降低去除所述伪核心层的工艺难度、增大去除伪核心层的工艺窗口。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
在半导体领域中，根据工艺要求，通常还需要形成具有不同间距的鳍部，目前一种做法是通过鳍切(Fin cut)工艺来形成具有不同间距的鳍部。其中，鳍切工艺一般包括鳍先切(Cut first)工艺和鳍后切(Cut last)工艺。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，增大去除伪核心层的工艺窗口。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成分立的核心层，其中，待去除的所述核心层作为伪核心层；在所述核心层的侧壁上形成牺牲侧墙；在所述牺牲侧墙的侧壁上形成掩膜侧墙；去除所述牺牲侧墙；去除所述牺牲侧墙后，去除所述伪核心层；以所述掩膜侧墙和剩余的核心层为掩膜，图形化所述基底。
相应的，本发明实施例还提供一种半导体结构，包括：基底；分立于所述基底上的多组间隔排列的掩膜图形层，用作形成鳍部的掩膜，所述掩膜图形层包括核心层和位于所述核心层两侧且与核心层间隔排列的掩膜侧墙，部分所述掩膜图形层的核心层作为伪核心层，与鳍切的位置相对应。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在所述核心层的侧壁上形成牺牲侧墙；在所述牺牲侧墙的侧壁上形成掩膜侧墙，因此，在去除牺牲侧墙后，所述基底上形成有分立的多组间隔排列的掩膜图形层，包括核心层和位于核心层两侧且与核心层间隔排列的掩膜侧墙，后续步骤还包括：去除所述伪核心层，在半导体工艺中，去除伪核心层的步骤通常包括：在基底上形成掩膜层；在掩膜层中形成露出伪核心层的掩膜开口，本发明实施例中核心层两侧均形成有与核心层间隔排列的掩膜侧墙，在形成掩膜开口时即使存在套刻偏移(Overlay shift)导致掩膜开口露出伪核心层两侧的掩膜侧墙，由于所述掩膜侧墙与核心层的材料不同，在去除伪核心层时对与伪核心层相邻近的掩膜侧墙造成误刻蚀的概率也较低，从而有利于降低去除所述伪核心层的工艺难度、增大去除伪核心层的工艺窗口。
此外，本发明实施例中增大了去除伪核心层的工艺窗口，因此易于通过增大掩膜开口的开口尺寸或对伪核心层进行过刻蚀处理等的方式将伪核心层完全去除，从而有利于降低产生伪核心层残留的概率，后续以所述掩膜侧墙和剩余的核心层为掩膜图形化所述基底后，有利于使在所述基底中所形成的目标图形满足工艺要求。
附图说明
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
图6至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图5，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底1；在所述基底1上形成多个分立的侧墙，所述侧墙包括掩膜侧墙2和伪掩膜侧墙3。
参考图2，在所述基底1上形成掩膜层4，所述掩膜层4具有开口5，所述开口5露出所述伪掩膜侧墙3的顶部。
参考图3，以所述掩膜层4为掩膜，去除所述伪掩膜侧墙3。
参考图4，去除所述掩膜层4。
参考图5，以所述掩膜侧墙2为掩膜，图形化所述基底1。
所述形成方法中，去除伪掩膜侧墙3的工艺难度较大、工艺窗口较小。具体地，在半导体领域中，去除开口5的工艺通常为各向异性刻蚀工艺，且各向异性刻蚀工艺对越靠近基底1表面的伪掩膜侧墙3刻蚀速率越慢，从而容易产生伪掩膜侧墙3的残留(如图3中虚线框所示)；或者，当形成开口5的光刻工艺存在套刻偏移(overlay shift)时，也容易导致难以将伪掩膜侧墙3完全去除，进而容易产生伪掩膜侧墙3的残留。在图形化基底1时，残留的伪掩膜侧墙3容易在基底1中形成不需要的目标图形(如图5中虚线框所示)。
为了防止产生伪掩膜侧墙3的残留，目前的做法通常是在去除伪掩膜侧墙时，对伪掩膜侧墙进行过刻蚀(Over etch)处理，或者，在形成开口时，增大开口的开口尺寸。
但是，以上两种做法都容易增加对与伪掩膜侧墙相邻的掩膜侧墙造成误刻蚀的风险，进而容易对所述掩膜侧墙的图形产生影响，相应容易降低后续以掩膜侧墙为掩膜图形化所述基底的工艺效果，所形成目标图形难以满足工艺要求。
为了解决所述技术问题，本发明实施例在核心层的侧壁上形成牺牲侧墙；在牺牲侧墙的侧壁上形成掩膜侧墙，因此，在去除牺牲侧墙后，基底上形成有分立的多组间隔排列的掩膜图形层，包括核心层和位于核心层两侧且与核心层间隔排列的掩膜侧墙，后续步骤还包括：去除伪核心层，在半导体工艺中，去除伪核心层的步骤通常包括：在基底上形成掩膜层；在掩膜层中形成露出伪核心层的掩膜开口，本发明实施例中核心层两侧均形成有与核心层间隔排列的掩膜侧墙，在形成掩膜开口时即使存在套刻偏移导致掩膜开口露出伪核心层两侧的掩膜侧墙，由于掩膜侧墙与核心层的材料不同，在去除伪核心层时对与伪核心层相邻近的掩膜侧墙造成误刻蚀的概率也较低，从而有利于降低去除伪核心层的工艺难度、增大去除伪核心层的工艺窗口。
此外，本发明实施例增大了去除伪核心层的工艺窗口，因此易于通过增大掩膜开口的开口尺寸或对伪核心层进行过刻蚀处理等的方式将伪核心层完全去除，从而有利于降低产生伪核心层残留的概率，后续以掩膜侧墙和剩余的核心层为掩膜图形化基底后，有利于使在基底中所形成的目标图形满足工艺要求。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图6，提供基底100。
基底100为后续工艺制程提供工艺平台，基底100还用于作为图形化工艺的待刻蚀材料层。本实施例中，基底100用于形成衬底以及凸出于衬底的鳍部。
本实施例中，基底100的材料为硅。另一些实施例中，基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。又一些实施例中，基底还可以包括第一半导体层以及外延生长于第一半导体层上的第二半导体层，第一半导体层为后续形成衬底提供工艺基础，第二半导体层为后续形成鳍部提供工艺基础。其他实施例中，基底还可以为其他待刻蚀功能层，例如：栅极材料层。
需要说明的是，继续参考图6，本实施例中，所述形成方法还包括：在基底100上形成衬垫氧化层105；在衬垫氧化层105上形成研磨停止层110；在研磨停止层110上形成硬掩膜材料层120。
衬垫氧化层105用于在形成研磨停止层110时提供缓冲作用，避免直接在基底100上形成研磨停止层110时产生位错的问题。本实施例中，衬垫氧化层105的材料为氧化硅。
后续图形化基底100以形成衬底以及凸出于衬底的鳍部后，通常还包括在鳍部露出的衬底上形成隔离结构的步骤，且形成隔离结构通常包括研磨工艺，研磨停止层110用于定义该研磨工艺的停止位置。
本实施例中，研磨停止层110的材料为氮化硅。
硬掩膜材料层120用于经后续刻蚀工艺后形成硬掩膜层，从而作为刻蚀基底100的掩膜，且后续先将掩膜图形层中的图形传递到硬掩膜材料层120的方式，从而能够直接以硬掩膜层为掩膜刻蚀基底100，有利于提高后续图形化基底100的工艺稳定性和工艺效果。
此外，后续形成于基底100上的核心层、牺牲侧墙以及掩膜侧墙通常均通过沉积和刻蚀相结合的工艺形成，硬掩膜材料层120顶面还用于定义刻蚀工艺的停止位置，以免引起过刻蚀的问题。
本实施例中，硬掩膜材料层120的材料为氮化钛。在其他实施例中，根据基底以及后续核心层、牺牲侧墙和掩膜侧墙的材料，硬掩膜材料层的材料还可以为氧化硅、氮氧化硅、碳氮氧化硅或硅等其他合适的材料。
结合图6，参考图7，在所述基底100上形成分立的核心层130，其中，待去除的所述核心层130作为伪核心层130a。
后续还包括在核心层130的侧壁上形成牺牲侧墙的步骤，核心层130用于为形成牺牲侧墙提供支撑作用。其中，部分的核心层130还用于作为后续图形化基底100的刻蚀掩膜。
伪核心层130a为后续待去除的核心层。具体地，本实施例中，伪核心层130a的位置与鳍切(Fin cut)的位置相对应。
核心层130的材料包括无定形硅、氮化硅、氧化硅、无定形碳、光刻胶或金属氧化物。其中，金属氧化物可以为氧化钛。本实施例中，核心层130的材料为无定形硅。无定形硅是图形化工艺中常用的核心层材料。
本实施例中，形成所述核心层130的步骤包括：
如图6所示，在所述基底100上形成核心材料层125。
具体地，所述核心材料层125形成于硬掩膜材料层120上。
核心材料层125用于经后续图形化工艺后形成核心层。
继续参考图6，在核心材料层125上形成有机涂覆层101；在有机涂覆层101上形成第一抗反射涂层102；在第一抗反射涂层102上形成图形化的第一光刻胶层103。
有机涂覆层101用于为后续膜层的形成提供良好的界面态，以提高后续膜层的表面平整度，进而提高形成第一光刻胶层时图形化工艺的精度和工艺效果。本实施例中，有机涂覆层101为旋涂碳(Spin-on carbon，SOC)层。
第一抗反射涂层102用于减小曝光时的反射效应，从而提高图形的转移精度。本实施例中，第一抗反射涂层102为Si-ARC层(基于Si的抗反射涂层)，Si-ARC层有利于提高曝光均匀性，从而有利于进一步提高图形的转移精度。
第一光刻胶层103用于作为图形化核心材料层125的刻蚀掩膜。
如图7所示，以第一光刻胶层103为掩膜，依次刻蚀第一抗反射涂层102、有机涂覆层101以及核心材料层125，形成核心层130。
本实施例中，采用干法刻蚀工艺刻蚀核心材料层125。
本实施例中，核心层130的材料为无定形硅，干法刻蚀工艺的主刻蚀气体包括CxFy、Cl2和HBr中的一种或多种。其中，x和y均为大于零的正整数。
在进行刻蚀的过程中，第一光刻胶层103和第一抗反射涂层102会依次被消耗，因此，在形成核心层130后，核心层130顶部仅保留有部分厚度的有机涂覆层101。
相应的，所述形成方法还包括：去除有机涂覆层101。通过去除有机涂覆层101，露出核心层130，为后续在核心层130的侧壁上形成牺牲侧墙提供工艺基础。具体地，可采用灰化的方式，去除有机涂覆层101。
参考图8至图9，在核心层130的侧壁上形成牺牲侧墙140(如图9所示)。
后续还包括在牺牲侧墙140的侧壁上形成掩膜侧墙的步骤，牺牲侧墙140为形成掩膜侧墙提供支撑作用。
牺牲侧墙140的材料包括无定形碳、氧化硅、氮化硅、硅或金属氧化物。其中，金属氧化物可以为氧化钛等材料。本实施例中，牺牲侧墙140的材料为氮化硅。氮化硅材料为半导体工艺中的常用材料，有利于提高工艺兼容性。
本实施例中，形成所述牺牲侧墙140的步骤包括：
如图8所示，形成保形覆盖核心层130顶部和侧壁、以及硬掩膜材料层120的第一侧墙膜135。第一侧墙膜135用于经后续刻蚀工艺形成牺牲侧墙。
本实施例中，采用原子层沉积工艺形成第一侧墙膜135。原子层沉积工艺是以单原子层形式逐层沉积形成薄膜，原子层沉积工艺具有较强的填隙能力和台阶覆盖能力，有利于提高第一侧墙膜135的形成质量和厚度均一性，且降低对第一侧墙膜135厚度的控制难度。
如图9所示，去除核心层130顶部以及硬掩膜材料层120顶部的第一侧墙膜135，剩余第一侧墙膜135用于作为牺牲侧墙140。
本实施例中，去除核心层130顶部和硬掩膜材料层120顶部的第一侧墙膜135的步骤中，第一侧墙膜135与核心层130的刻蚀选择比、以及第一侧墙膜135与硬掩膜材料层120的刻蚀选择比均大于3，从而降低核心层130和硬掩膜材料层120在该步骤中受损的概率。
本实施例中，采用干法刻蚀工艺刻蚀第一侧墙膜135，以去除核心层130顶部以及硬掩膜材料层120顶部的第一侧墙膜135。干法刻蚀工艺具有各向异性刻蚀的特性，能够以无掩膜刻蚀的方式沿垂直于基底100表面的方向刻蚀第一侧墙膜135，进而在去除核心层130和硬掩膜材料层120顶部的第一侧墙膜135的同时，使核心层130侧壁上的第一侧墙膜135能够被保留，而且，干法刻蚀工艺的刻蚀选择比较高，有利于保证第一侧墙膜135与核心层130的刻蚀选择比、以及第一侧墙膜135与硬掩膜材料层120的刻蚀选择比满足工艺要求。
参考图10至图11，在牺牲侧墙140的侧壁上形成掩膜侧墙150(如图11所示)。掩膜侧墙150用于作为后续图形化基底100的部分刻蚀掩膜。
本实施例中，掩膜侧墙150的材料为氧化硅。掩膜侧墙150通常通过沉积和刻蚀的方式形成，氧化硅与氮化硅、以及氧化硅与无定形硅之间均具有较大的刻蚀选择性，从而防止形成掩膜侧墙150时的刻蚀工艺对牺牲侧墙140和核心层130产生损伤，且便于后续去除牺牲侧墙140和伪核心层130a，同时去除牺牲侧墙140、以及去除伪核心层130a的工艺对掩膜侧墙150的影响小。
在其他实施例中，根据核心层、牺牲侧墙的材料，掩膜侧墙的材料还可以为无定形碳、氮化硅、硅、或金属氧化物等合适的材料。其中，金属氧化物可以为氧化钛等材料。
本实施例中，形成掩膜侧墙150的步骤包括：
如图10所示，形成保形覆盖牺牲侧墙140顶部和侧壁、核心层130顶部、以及硬掩膜材料层120顶部的第二侧墙膜145。
第二侧墙膜145用于经后续刻蚀工艺后形成掩膜侧墙。
本实施例中，采用原子层沉积工艺形成第二侧墙膜145，有利于提高第二侧墙膜145的保形覆盖能力和厚度均一性。
如图11所示，去除位于牺牲侧墙140和核心层130顶部、以及硬掩膜材料层120顶部的第二侧墙膜145，剩余第二侧墙膜145用于作为掩膜侧墙150。
本实施例中，去除牺牲侧墙140、核心层130以及硬掩膜材料层120顶部的第二侧墙膜145的步骤中，第二侧墙膜145和核心层130的刻蚀选择比、第二侧墙膜145和牺牲侧墙140的刻蚀选择比均大于3，从而防止核心层130和牺牲侧墙140在该步骤中受损。
本实施例中，采用干法刻蚀工艺刻蚀第二侧墙膜145。干法刻蚀工艺具有各向异性刻蚀的特性，能够以无掩膜的刻蚀方式将牺牲侧墙140、核心层130以及硬掩膜材料层120顶部的第二侧墙膜145去除，且位于牺牲侧墙140侧壁上的第二侧墙膜145能够被保留；此外，干法刻蚀工艺易于实现较大的刻蚀选择比，从而使第二侧墙膜145和核心层130的刻蚀选择比、第二侧墙膜145和牺牲侧墙140的刻蚀选择比满足工艺要求。
需要说明的是，本实施例中，在牺牲侧墙140的侧壁上形成掩膜侧墙150的步骤中，待去除的掩膜侧墙150作为伪掩膜侧墙150a。
伪掩膜侧墙150a作为后续待去除的掩膜侧墙150，从而防止后续在基底100中形成不需要的目标图形。具体地，本实施例中，伪掩膜侧墙150a的位置与鳍切(Fin cut)的位置相对应。
参考图12，去除牺牲侧墙140(如图11所示)。
去除牺牲侧墙140后，基底100上形成有分立的多组间隔排列的掩膜图形层200，包括核心层130和位于核心层130两侧且与核心层150间隔排列的掩膜侧墙150，在后续去除伪核心层130a的步骤中，由于伪核心层130a两侧均形成有与伪核心层130a间隔排列的掩膜侧墙150，且掩膜侧墙150与核心层130的材料不同，因此去除伪核心层130a时对掩膜侧墙150的误刻蚀概率低。
而且，后续去除伪核心层130a时对掩膜侧墙150的误刻蚀概率低，因此，后续易于通过调整去除伪核心层130a的工艺步骤等的方式将伪核心层130a完全去除，有利于降低产生伪核心层130a残留的概率。
因此，去除牺牲侧墙140的步骤中，牺牲侧墙140与核心层130的刻蚀选择比、以及牺牲侧墙140与掩膜侧墙150的刻蚀选择比均不宜过小，从而保证对核心层130和掩膜侧墙150造成误刻蚀的概率较低，而且为将牺牲侧墙140完全去除，通常需对牺牲侧墙140进行过刻蚀处理，如果刻蚀选择比过小，容易进一步增加核心层130和掩膜侧墙150受损的几率。为此，本实施例中，去除牺牲侧墙140的步骤中，牺牲侧墙140与核心层130的刻蚀选择比、以及牺牲侧墙140与掩膜侧墙150的刻蚀选择比均大于10。
本实施例中，采用湿法刻蚀工艺去除牺牲侧墙140。湿法刻蚀工艺易于实现较大的刻蚀选择比，且工艺简单。具体地，本实施例中，牺牲侧墙140的材料为氮化硅，刻蚀溶液为磷酸溶液。磷酸溶液为半导体工艺中常用于刻蚀氮化硅材料的刻蚀溶液，且磷酸溶液对无定形硅和氧化硅的刻蚀速率均较低。
还可以采用干法刻蚀工艺去除牺牲侧墙140。干法刻蚀工艺可以为等离子体刻蚀工艺，等离子体刻蚀工艺易于实现较大的刻蚀选择比，且等离子体刻蚀工艺的刻蚀精度高、刻蚀效率高。具体地，等离子体刻蚀工艺的主刻蚀气体包括CxFy、CxHyFz和CxHy中的一种或多种，辅助刻蚀气体包括H2、Cl2、HBr、Ar、O2和SO2中的一种或多种。其中，辅助刻蚀气体用于调节刻蚀速率、刻蚀均匀性和刻蚀选择比，同时还调节刻蚀腔室内刻蚀副产物的量，有利于提高对牺牲侧墙140的去除效果。此外，x、y和z均为大于零的正整数。
在另一些实施例中，当牺牲侧墙的材料为其他材料时，相应采用合适的刻蚀工艺去除牺牲侧墙。例如：当牺牲侧墙的材料为氧化硅时，采用干法刻蚀工艺去除牺牲侧墙，干法刻蚀工艺采用的主刻蚀气体包括CxFy、CxHyFz和CxHy中的一种或多种，辅助刻蚀气体包括H2、Cl2、HBr、Ar、O2和SO2中的一种或多种；当牺牲侧墙的材料为硅或金属氧化物时，采用干法刻蚀工艺去除牺牲侧墙，干法刻蚀工艺采用的主刻蚀气体包括CxFy、Cl2和HBr中的一种或多种，辅助刻蚀气体包括CxHyFz、CxHy、H2、Ar、O2和SO2中的一种或多种；当牺牲侧墙的材料为无定形碳时，相应采用SPM溶液去除牺牲侧墙，其中，SPM溶液指的是H2SO4和H2O2的混合溶液。
参考图13至图15，去除牺牲侧墙140后，去除伪核心层130a。
去除伪核心层130a，从而防止后续在基底100中形成不需要的图形。本实施例中，基底100用于形成衬底以及凸出于衬底的鳍部，因此，去除伪核心层130a后，后续不会在基底100中形成伪鳍部，相应不需进行去除伪鳍部的步骤，进而有利于提高后续鳍部的形成质量。
去除伪核心层130a的步骤通常包括：在基底100上形成掩膜层；在掩膜层中形成露出伪核心层130a的掩膜开口，本实施例中核心层130两侧均形成有与核心层130间隔排列的掩膜侧墙150，在形成掩膜开口时即使存在套刻偏移导致掩膜开口露出伪核心层130a两侧的掩膜侧墙150，由于所述掩膜侧墙150与核心层130的材料不同，在去除伪核心层130a时对与伪核心层130a相邻近的掩膜侧墙150造成误刻蚀的概率也较低，从而有利于降低去除所述伪核心层130a的工艺难度、增大去除伪核心层130a的工艺窗口。
此外，本实施例去除伪核心层130a的工艺窗口较大，因此易于通过增大掩膜开口的开口尺寸或对伪核心层130a进行过刻蚀处理等的方式将伪核心层130a完全去除，从而有利于降低产生伪核心层130a残留的概率，后续以掩膜侧墙150和剩余的核心层130为掩膜图形化基底100后，有利于使在基底100中所形成的目标图形满足工艺要求。
本实施例中，去除所述伪核心层130a的步骤包括：
如图13所示，在基底100上形成覆盖核心层130和掩膜侧墙150的第一掩膜层151。第一掩膜层151用于经后续图形化工艺形成露出伪核心层130a的第一掩膜开口后，作为后续去除伪核心层130a的刻蚀掩膜。
后续还需去除第一掩膜层151，因此，为降低后续去除第一掩膜层151的工艺难度，所述第一掩膜层151为易于被去除的材料，且去除所述第一掩膜层151的工艺对所述掩膜侧墙150和核心层130的损伤小。
本实施例中，第一掩膜层151的材料为SOC。SOC材料的成本较低，形成工艺简单、工艺兼容性高。
在其他实施例中，第一掩膜层的材料还可以为BARC(bottom anti-reflectivecoating，底部抗反射涂层)材料、光刻胶、ODL(organic dielectric layer，有机介电层)材料、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料或DUO(Deep UVLight Absorbing Oxide，深紫外光吸收氧化层)材料。
本实施例中，采用旋涂工艺形成第一掩膜层151。
结合图13，如图14所示，在第一掩膜层151中形成露出伪核心层130a的第一掩膜开口155。第一掩膜开口155为后续去除伪核心层130a做准备。
本实施例中，在形成第一掩膜开口155之前，还包括：如图13所示，在第一掩膜层151上形成第二抗反射涂层152；在第二抗反射涂层152上形成第二光刻胶层153，第二光刻胶层153中形成有露出部分第二抗反射涂层152的第一图形开口(未标示)。
第二抗反射涂层152用于减小曝光时的反射效应，从而提高图形转移精度。本实施例中，第二抗反射涂层152为Si-ARC层，Si-ARC层有利于提高曝光均匀性，从而有利于进一步提高图形的转移精度。
第二光刻胶层153用于刻蚀第一掩膜层151以形成第一掩膜开口的刻蚀掩膜。第一图形开口通过对第二光刻胶层153进行曝光显影等光刻工艺形成。
因此，形成第一掩膜开口155的步骤包括：以第二光刻胶层153为掩膜，沿第一图形开口依次刻蚀第二抗反射涂层152和第一掩膜层151，在第一掩膜层151中形成第一掩膜开口155。
本实施例中，由于核心层130两侧均形成有与核心层130间隔排列的掩膜侧墙150，因此，在形成第一掩膜开口155时，即使存在套刻偏移导致第一掩膜开口155露出了掩膜侧墙150，掩膜侧墙150受损的概率也较低。第一掩膜开口155通过以第二光刻胶层153为掩膜沿第一图形开口刻蚀第一掩膜层151所得到，也就是说，在对第二光刻胶层153进行曝光显影等光刻工艺形成第一图形开口时，对光刻工艺的套刻偏移要求相应较低，从而增大了光刻工艺的工艺窗口，从而显著降低去除伪核心层130a的工艺难度。
本实施例中，采用干法刻蚀工艺刻蚀第二抗反射涂层152和第一掩膜层151。具体地，本实施例中，第一掩膜层151的材料为SOC，干法刻蚀工艺的主刻蚀气体包括SO2、O2、Ar、N2、H2、和COS中的一种或多种。
本实施例中，在进行刻蚀的过程中，第二光刻胶层153和第二抗反射涂层152会依次被消耗，因此，在形成第一掩膜开口155后，仅保留有部分厚度的第一掩膜层151。
如图15所示，以第一掩膜层151为掩膜，去除第一掩膜开口155露出的伪核心层130a。
去除伪核心层130a的步骤中，伪核心层130a与掩膜侧墙150的刻蚀选择比不宜过小，否则对掩膜侧墙150造成误刻蚀的风险较高。本实施例中，去除伪核心层130a的步骤中，伪核心层130a与掩膜侧墙150的刻蚀选择比大于5。
本实施例中，采用干法刻蚀工艺去除伪核心层130a。通过采用干法刻蚀工艺，易于实现较大的刻蚀选择比，从而降低对掩膜侧墙150造成误刻蚀的风险，且干法刻蚀工艺的工艺控制性较好、刻蚀精度高，还有利于提高刻蚀效率。
本实施例中，伪核心层130a的材料为无定形硅，因此，干法刻蚀工艺的主刻蚀气体包括CxFy、Cl2和HBr中的一种或多种，辅助刻蚀气体包括CxHyFz、CxHy、H2、Ar、O2和SO2中的一种或多种。
在其他实施例中，当核心层的材料为其他材料时，相应采用合适的刻蚀工艺去除伪核心层。
需要说明的是，本实施例中，去除伪核心层130a后，形成方法还包括：去除第一掩膜层151。从而露出剩余的核心层130和掩膜侧墙150，为后续工艺制程做准备。
本实施例中，第一掩膜层151的材料为SOC，因此，采用灰化工艺去除第一掩膜层151。灰化工艺的工艺步骤简单、工艺成本低，且灰化工艺对核心层130和掩膜侧墙150的损伤小。
还需要说明的是，结合参考图16至图18，本实施例中，去除牺牲侧墙140后，形成方法还包括：去除伪掩膜侧墙150a。
本实施例中，在去除伪核心层130a之后，去除伪掩膜侧墙150a。
去除伪掩膜侧墙150a，从而防止后续在基底100中形成不需要的目标图形。具体地，本实施例中，伪掩膜侧墙150a与鳍切的位置相对应，因此，后续基底100不会形成伪鳍部，相应不需进行去除伪鳍部的步骤，进而防止鳍部受损，提高了鳍部的形成质量。
本实施例中，在去除伪掩膜侧墙150a时，由于掩膜侧墙150的一侧形成有与掩膜侧墙150间隔排列的核心层130，因此，即使在去除伪掩膜侧墙150a时所形成的掩膜开口存在套刻偏移，由于核心层130与掩膜侧墙150的材料不同，在去除伪掩膜侧墙150a时核心层130受损的概率也较低，从而增大了去除伪掩膜侧墙150a的工艺窗口。
本实施例中，去除伪掩膜侧墙150a的步骤中，去除至少相邻的两个伪掩膜侧墙150a。具体地说，在去除牺牲侧墙140后，基底100上形成有分立的多组间隔排列的掩膜图形层200，包括核心层130和位于核心层130两侧且与核心层130间隔排列的掩膜侧墙150，因此，每两个相邻的伪掩膜侧墙150a的两侧均形成有核心层130，通过去除至少相邻的两个伪掩膜侧墙150a，有利于进一步增大去除伪掩膜侧墙150a的工艺窗口。
本实施例中，去除伪掩膜侧墙150a的步骤包括：
如图16所示，在基底100上形成第二掩膜层156。
第二掩膜层156用于经后续图形化工艺形成露出伪掩膜侧墙150a的第二掩膜开口后，作为后续去除伪掩膜侧墙150a的刻蚀掩膜。
本实施例中，第二掩膜层156的材料为SOC。
本实施例中，采用旋涂工艺形成第二掩膜层156。
结合图16，如图17所示，在第二掩膜层156中形成露出伪掩膜侧墙150a的第二掩膜开口160。第二掩膜开口160露出伪掩膜侧墙150a，为后续去除伪掩膜侧墙150a做准备。
本实施例中，在形成第二掩膜开口160之前，如图16所示，还包括：在第二掩膜层156上形成第三抗反射涂层157；在第三抗反射涂层157上形成第三光刻胶层158，第三光刻胶层158中形成有露出部分第三抗反射涂层157的第二图形开口(未标示)。
本实施例中，第三抗反射涂层157的材料为BARC。关于第三抗反射涂层157的详细描述，可参考前述对第二抗反射涂层152的相关描述。
因此，本实施例中，形成第二掩膜开口160的步骤包括：以第三光刻胶层158为掩膜，沿第二图形开口依次刻蚀第三抗反射涂层157以及第二掩膜层156。
本实施例中，形成第二掩膜开口160的工艺窗口较大，第二掩膜开口160通过以第三光刻胶层158为掩膜沿第二图形开口刻蚀第二掩膜层156所得到，也就是说，本实施例形成第二图形开口的工艺窗口较大，因此，形成第二图形开口时的套刻偏移精度要求较低，因此有利于显著增大形成第二图形开口时光刻工艺的工艺窗口、降低了光刻工艺的工艺难度。
本实施例中，采用干法刻蚀工艺刻蚀第三抗反射涂层157和第二掩膜层156。刻蚀第三抗反射涂层157和第二掩膜层156的工艺与前述刻蚀第二抗反射涂层152和第一掩膜层151相同，在此不再赘述。
如图18所示，去除第二掩膜开口160露出的伪掩膜侧墙150a。
本实施例去除伪掩膜侧墙150a的步骤中，伪掩膜侧墙150a与核心层130的刻蚀选择比大于5，从而降低对核心层130造成误刻蚀的几率。
本实施例中，采用干法刻蚀工艺去除伪掩膜侧墙150a。通过采用干法刻蚀工艺，易于实现较大的刻蚀选择比，且干法刻蚀工艺的工艺控制性和刻蚀精度较好，有利于提高去除伪掩膜侧墙150a的工艺效果。
本实施例中，伪掩膜侧墙150a的材料为氧化硅，干法刻蚀工艺的主刻蚀气体包括CxFy、CxHyFz和CxHy中的一种或多种，辅助刻蚀气体包括H2、Cl2、HBr、Ar、O2和SO2中的一种或多种。
继续参考图18，本实施例中，在去除伪掩膜侧墙150a后，形成方法还包括：去除第二掩膜层156。从而露出核心层130和掩膜侧墙150，为后续图形化基底100做准备。本实施例中，采用灰化工艺去除第二掩膜层156。
参考图19至图20，以掩膜侧墙150和剩余的核心层130为掩膜，图形化基底100。本实施例中，在图形化基底100之前，去除了伪核心层130a，因此，图形化基底100后，直接在基底100中形成所需的目标图形。
具体地，本实施例中，图形化基底100后，剩余基底100用于作为衬底，形成鳍部180。本实施例在图形化基底100之前，去除了伪核心层130a，从而在形成鳍部180后，相邻鳍部180之间具有不同的间距。
本实施例中，在图形化基底100之前，还去除了伪掩膜侧墙150a，因此，以剩余的掩膜侧墙150和剩余的核心层130为掩膜，图形化基底100。
本实施例中，鳍部180与衬底为一体型结构。在其他实施例中，当基底包括第一半导体层以及外延生长于第一半导体层上的第二半导体层时，刻蚀基底的步骤中，仅刻蚀第一半导体层，第一半导体层用于作为衬底，凸出于第一半导体层上的剩余第二半导体层用于作为鳍部。相应的，鳍部的材料也可以与衬底的材料不同。
本实施例中，图形化基底100的步骤包括：
如图19所示，以剩余的掩膜侧墙150和剩余的核心层130为掩膜，图形化硬掩膜材料层120(如图18所示)，形成硬掩膜层170。
通过先将剩余的掩膜侧墙150和剩余的核心层130的图形传递到硬掩膜层170中，从而后续仅以硬掩膜层170为掩膜图形化基底100，有利于提高图形化基底100的工艺稳定性和工艺效果。
需要说明的是，在图形传递的过程中，掩膜侧墙150和核心层130也发生损耗，因此，在形成硬掩膜层170后，掩膜侧墙150和核心层130已被去除。
如图20所示，以硬掩膜层170为掩膜，图形化基底100。
本实施例中，基底100上还形成有衬垫氧化层105以及位于衬垫氧化层105上的研磨停止层110，因此，图形化基底100之前，还以硬掩膜层170为掩膜，图形化衬垫氧化层105和研磨停止层110。
相应的，本发明还提供一种半导体结构。参考图12，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底100；分立于基底100上的多组间隔排列的掩膜图形层200，用作形成鳍部的掩膜，掩膜图形层200包括核心层130和位于所述核心层130两侧且与核心层130间隔排列的掩膜侧墙150，部分所述掩膜图形层200的核心层130作为伪核心层130a，与鳍切(Fin cut)的位置相对应。
伪核心层130a与鳍切的位置相对应，也就是说，后续还需去除伪核心层130a，且在半导体工艺中，去除伪核心层130a的步骤通常包括：在基底100上形成掩膜层；在掩膜层中形成露出伪核心层130a的掩膜开口，本实施例中核心层130两侧均形成有与核心层130间隔排列的掩膜侧墙150，在形成掩膜开口时即使存在套刻偏移导致掩膜开口露出伪核心层130a两侧的掩膜侧墙150，由于掩膜侧墙150与核心层130的材料不同，在去除伪核心层130a时对与伪核心层130a相邻近的掩膜侧墙150造成误刻蚀的概率也较低，从而有利于降低去除伪核心层130a的工艺难度、增大去除伪核心层130a的工艺窗口。
此外，后续去除伪核心层130a的工艺窗口较大，因此后续易于通过增大掩膜开口的开口尺寸或对伪核心层130a进行过刻蚀处理等的方式将伪核心层130a完全去除，从而有利于降低产生伪核心层130a残留的概率，后续以掩膜侧墙150和剩余的核心层130为掩膜图形化基底100后，有利于使在基底100中所形成的鳍部满足工艺要求。
基底100用于为工艺制程提供工艺平台，基底100还用于作为图形化工艺的待刻蚀材料层。本实施例中，基底100用于形成衬底以及凸出于衬底的鳍部。
本实施例中，基底100的材料为硅。
后续去除伪核心层130a后，剩余的掩膜图形层200用于作为图形化基底100以形成鳍部的掩膜。
核心层130的材料包括无定形硅、氮化硅、氧化硅、无定形碳、光刻胶或金属氧化物。本实施例中，核心层130的材料为无定形硅。无定形硅是图形化工艺中常用的核心层材料。
本实施例中，掩膜侧墙150的材料为氧化硅。掩膜侧墙150通常通过沉积和刻蚀的方式形成，氧化硅材料与无定形硅之间均具有较大的刻蚀选择比，从而防止形成掩膜侧墙150时的刻蚀工艺对核心层130产生损伤，且便于后续去除伪核心层130a，同时去除伪核心层130a的工艺对掩膜侧墙150的影响小。
在其他实施例中，根据核心层的材料，掩膜侧墙的材料还可以为无定形碳、氧化硅、硅、氮化硅或金属氧化物等合适的材料。其中，金属氧化物可以为氧化钛等材料。
需要说明的是，本实施例中，部分掩膜图形层200的掩膜侧墙150作为伪掩膜侧墙150a，与鳍切的位置相对应。
伪掩膜侧墙150a为后续待去除的掩膜侧墙150，从而防止后续在基底100中形成伪鳍部。
还需要说明的是，本实施例中，半导体结构还包括：衬垫氧化层105，位于基底100上；研磨停止层110，位于衬垫氧化层105上；硬掩膜材料层120，位于研磨停止层110上。相应地，本实施例中，掩膜图形层200分立于硬掩膜材料层120上。
衬垫氧化层105用于在形成研磨停止层110时提供缓冲作用，避免直接在基底100上形成研磨停止层110时产生位错的问题。本实施例中，衬垫氧化层105的材料为氧化硅。
后续图形化基底100以形成衬底以及凸出于衬底的鳍部后，通常还包括在鳍部露出的衬底上形成隔离结构的步骤，且形成隔离结构通常包括研磨工艺，研磨停止层110用于定义该研磨工艺的停止位置。
本实施例中，研磨停止层110的材料为氮化硅。
硬掩膜材料层120用于经后续刻蚀工艺后形成硬掩膜层，从而作为刻蚀基底100的掩膜，且后续先将掩膜图形层200中的图形传递到硬掩膜材料层120中形成硬掩膜层，从而后续直接以硬掩膜层为掩膜刻蚀基底100，有利于提高后续图形化基底100的工艺稳定性和工艺效果。
此外，核心层130和掩膜侧墙150通常均通过沉积和刻蚀相结合的工艺形成，硬掩膜材料层120顶面还用于定义刻蚀工艺的停止位置，以免引起过刻蚀的问题。
本实施例中，硬掩膜材料层120的材料为氮化钛。在其他实施例中，根据基底以及核心层和掩膜侧墙的材料，硬掩膜材料层的材料还可以为氧化硅、氮氧化硅、碳氮氧化硅或硅等其他合适的材料。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成分立的核心层，其中，待去除的所述核心层作为伪核心层；
在所述核心层的侧壁上形成牺牲侧墙；
在所述牺牲侧墙的侧壁上形成掩膜侧墙；
去除所述牺牲侧墙；
去除所述牺牲侧墙后，去除所述伪核心层；
以所述掩膜侧墙和剩余的核心层为掩膜，图形化所述基底。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述牺牲侧墙的侧壁上形成所述掩膜侧墙的步骤中，待去除的所述掩膜侧墙作为伪掩膜侧墙；
去除所述牺牲侧墙后，所述形成方法还包括：去除所述伪掩膜侧墙；
以剩余的掩膜侧墙和剩余的核心层为掩膜，图形化所述基底。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，去除所述伪掩膜侧墙的步骤中，去除至少相邻的两个所述伪掩膜侧墙。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，去除所述伪掩膜侧墙的步骤中，伪掩膜侧墙与核心层的刻蚀选择比大于5。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺去除所述伪掩膜侧墙，所述干法刻蚀工艺的主刻蚀气体包括CxFy、CxHyFz和CxHy中的一种或多种，辅助刻蚀气体包括H2、Cl2、HBr、Ar、O2和SO2中的一种或多种。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述伪核心层的步骤中，伪核心层与掩膜侧墙的刻蚀选择比大于5。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺去除所述伪核心层，所述干法刻蚀工艺的主刻蚀气体包括CxFy、Cl2和HBr中的一种或多种，辅助刻蚀气体包括CxHyFz、CxHy、H2、Ar、O2和SO2中的一种或多种。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲侧墙的材料包括无定形碳、氧化硅、氮化硅、硅或金属氧化物。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述牺牲侧墙的步骤中，所述牺牲侧墙与核心层的刻蚀选择比、以及所述牺牲侧墙与所述掩膜侧墙的刻蚀选择比均大于10。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，采用磷酸溶液去除所述牺牲侧墙。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺去除所述牺牲侧墙，所述干法刻蚀工艺的主刻蚀气体包括CxFy、CxHyFz和CxHy中的一种或多种，辅助刻蚀气体包括H2、Cl2、HBr、Ar、O2和SO2中的一种或多种。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述核心层的材料包括无定形硅、氮化硅、氧化硅、无定形碳、光刻胶或金属氧化物。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜侧墙的材料包括无定形碳、氮化硅、氧化硅、硅、或金属氧化物。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述牺牲侧墙的工艺包括原子层沉积工艺。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述掩膜侧墙的工艺包括原子层沉积工艺。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，图形化所述基底后，剩余所述基底用于作为衬底，形成鳍部。
17.一种半导体结构，其特征在于，包括：
基底；
分立于所述基底上的多组间隔排列的掩膜图形层，用作形成鳍部的掩膜，所述掩膜图形层包括核心层和位于所述核心层两侧且与核心层间隔排列的掩膜侧墙，部分所述掩膜图形层的核心层作为伪核心层，与鳍切的位置相对应。
18.如权利要求17所述的半导体结构，其特征在于，部分所述掩膜图形层的所述掩膜侧墙作为伪掩膜侧墙，与鳍切的位置相对应。
19.如权利要求17所述的半导体结构，其特征在于，所述核心层的材料包括无定形硅、氮化硅、氧化硅、无定形碳、光刻胶或金属氧化物。
20.如权利要求17所述的半导体结构，其特征在于，所述掩膜侧墙的材料包括无定形碳、氮化硅、氧化硅、硅、或金属氧化物。
CN201910800118.5A 2019-08-28 2019-08-28 半导体结构及其形成方法 Pending CN112447504A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910800118.5A CN112447504A (zh) 2019-08-28 2019-08-28 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910800118.5A CN112447504A (zh) 2019-08-28 2019-08-28 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN112447504A true CN112447504A (zh) 2021-03-05

Family

ID=74742373

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910800118.5A Pending CN112447504A (zh) 2019-08-28 2019-08-28 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN112447504A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023000458A1 (zh) * 2021-07-19 2023-01-26 长鑫存储技术有限公司 图案的形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100267237A1 (en) * 2009-04-20 2010-10-21 Advanced Micro Devices, Inc. Methods for fabricating finfet semiconductor devices using ashable sacrificial mandrels
US20180047575A1 (en) * 2016-08-09 2018-02-15 International Business Machines Corporation Self-aligned single dummy fin cut with tight pitch
US9911619B1 (en) * 2016-10-12 2018-03-06 Globalfoundries Inc. Fin cut with alternating two color fin hardmask

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100267237A1 (en) * 2009-04-20 2010-10-21 Advanced Micro Devices, Inc. Methods for fabricating finfet semiconductor devices using ashable sacrificial mandrels
US20180047575A1 (en) * 2016-08-09 2018-02-15 International Business Machines Corporation Self-aligned single dummy fin cut with tight pitch
US9911619B1 (en) * 2016-10-12 2018-03-06 Globalfoundries Inc. Fin cut with alternating two color fin hardmask

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023000458A1 (zh) * 2021-07-19 2023-01-26 长鑫存储技术有限公司 图案的形成方法

Similar Documents

Publication Publication Date Title
CN110739210B (zh) 半导体结构及其形成方法
CN108735813B (zh) 半导体结构及其形成方法
CN110690285B (zh) 半导体结构及其形成方法
US20230238245A1 (en) Semiconductor structure and forming method thereof
CN108695254A (zh) 半导体结构及其形成方法
CN110690117B (zh) 半导体结构及其形成方法
CN110783193B (zh) 半导体结构及其形成方法
CN112447504A (zh) 半导体结构及其形成方法
CN112397450B (zh) 半导体结构的形成方法
US11211478B2 (en) Semiconductor structure and method for forming same
CN112151382B (zh) 半导体结构及其形成方法
CN113782428B (zh) 半导体结构及其形成方法
CN111863614B (zh) 半导体结构及其形成方法
CN112017961B (zh) 半导体结构及其形成方法
CN112908836B (zh) 半导体结构及其形成方法
US20210265219A1 (en) Gate Formation Process
CN112447512B (zh) 半导体结构及其形成方法
CN114639716A (zh) 半导体结构及其形成方法
CN112309979B (zh) 半导体结构及其形成方法
CN111755514B (zh) 半导体结构及其形成方法
CN111863934B (zh) 半导体结构及其形成方法
CN112652578B (zh) 半导体结构的形成方法、晶体管
CN113394093A (zh) 半导体结构及其形成方法
CN115810582A (zh) 半导体结构及其形成方法
CN117832064A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination