CN114639716A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括器件区以及零层标记区；在零层标记区的基底内形成零层标记沟槽；填充零层标记沟槽，形成介电层；形成覆盖基底和介电层的鳍部掩膜材料层；在介电层和器件区的基底上方的鳍部掩膜材料层上形成核心层，核心层覆盖介电层的顶部；在核心层的侧壁形成掩膜侧墙；去除核心层；去除核心层后，以掩膜侧墙为掩膜刻蚀鳍部掩膜材料层，形成鳍部掩膜层；以鳍部掩膜层为掩膜刻蚀部分厚度的基底，刻蚀后剩余的基底作为衬底，位于器件区的衬底上的凸起作为鳍部，且在刻蚀基底的过程中，同时刻蚀部分厚度的介电层。本发明通过介电层填充零层标记沟槽，形成鳍部后，出现残留物缺陷或脱落缺陷的概率较低。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方 法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸 持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。 然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此 栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越 来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应 (short-channel effects，SCE)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面 MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管 (FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制， 与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟 道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
此外，随着器件沟道长度的缩短，器件的线宽尺寸也越来越小，如果在形 成鳍部之后再进行阱区注入(well implant)，则线宽尺寸较小的鳍部更容易在离 子注入过程中受到损伤。因此，在形成鳍部之前，先对基底进行阱区离子注入 逐渐成为更优选的方式。相应的，该制程需要在基底中形成零层标记(zero mark) 沟槽，从而在阱区离子注入工艺过程中，作为光刻工艺的对准标记(alignment mark)。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导 体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底，包括 器件区以及零层标记区；鳍部，凸立于所述器件区的衬底上；零层标记沟槽， 位于所述零层标记区的衬底内，所述零层标记沟槽的顶部和衬底的顶部相齐平； 介电层，填充于所述零层标记沟槽中。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基 底，包括器件区、以及用于形成零层标记沟槽的零层标记区；在所述零层标记 区的基底内形成所述零层标记沟槽；填充所述零层标记沟槽，形成位于所述零 层标记沟槽中的介电层；形成覆盖所述基底和介电层的鳍部掩膜材料层；在所 述介电层和所述器件区的基底上方的所述鳍部掩膜材料层上形成核心层，所述 核心层覆盖所述介电层的顶部；在所述核心层的侧壁形成掩膜侧墙；去除所述 核心层；去除所述核心层后，以所述掩膜侧墙为掩膜，刻蚀所述鳍部掩膜材料 层，形成鳍部掩膜层；以所述鳍部掩膜层为掩膜，刻蚀部分厚度的所述基底，刻蚀后剩余的基底作为衬底，位于所述器件区的衬底上的凸起作为鳍部，且在 刻蚀所述基底的过程中，同时刻蚀部分厚度的所述介电层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构，所述零层标记区的衬底内具有零层标 记沟槽，所述零层标记沟槽的顶部和衬底的顶部相齐平，所述零层标记沟槽中 填充有介电层；其中，所述零层标记沟槽通常在形成鳍部之前形成，因此，通 过在所述零层标记沟槽中填充有介电层，以填充所述零层标记沟槽的空间，相 应的，在形成鳍部的制程中，显著降低了在所述零层标记沟槽的侧壁形成鳍部 掩膜材料层或核心层的材料残留的概率，相应的，在形成鳍部后，因所述材料 残留的引起残留物(residue)缺陷或脱落(peeling)缺陷的概率较低，从而有 利于提高半导体结构的性能。
本发明实施例提供的形成方法中，在所述零层标记区的基底内形成所述零 层标记沟槽之后，先在所述零层标记沟槽填充介电层，随后形成覆盖所述基底 和介电层的鳍部掩膜材料层，并在所述鳍部掩膜材料层上形成核心层，所述介 电层为鳍部掩膜材料层的形成提供了平坦面，与在形成零层标记沟槽之后，直 接形成鳍部掩膜材料层和核心层的方案相比，本发明实施例形成掩膜侧墙后， 显著降低了在所述零层标记沟槽的侧壁形成所述鳍部掩膜材料层或核心层的材 料残留的概率，相应的，在形成鳍部后，因所述材料残留的引起残留物(residue) 缺陷或脱落(peeling)缺陷的概率较低，从而有利于提高半导体结构的性能。
附图说明
图1至图10一种半导体结构的形成方法中各步骤对应的结构示意图；
图11是本发明半导体结构一实施例的俯视图；
图12是图11沿A1A2割线的剖视图；
图13至图33是本发明半导体结构的形成方法一实施例中各步骤对应的结 构示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析 其性能有待提高的原因。
图1至图10一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10，包括器件区10d、以及用于形成零层标记沟槽的 零层标记区10z。
具体地，所述器件区10d包括用于形成第一型晶体管的第一子器件区(未 标示)、以及用于形成第二型晶体管的第二子器件区(未标示)，所述第一型晶 体管和第二型晶体管的沟道材料不同。作为一种示例，所述基底10的材料为 Si，所述第一型晶体管为NMOS晶体管，所述第二型晶体管为PMOS晶体管。
继续参考图1，在所述基底10上形成第一光刻胶层11，所述第一光刻胶层 11露出所述零层标记区10z的基底10。
结合参考图2和图3，图2是俯视图，图3是图2沿a1a2割线的剖视图， 以所述第一光刻胶层11为掩膜，刻蚀部分厚度的基底10，在所述零层标记区 10z的基底10中形成零层标记沟槽12。
形成所述零层标记沟槽12后，还包括：去除所述第一光刻胶层11。
需要说明的是，去除所述第一光刻胶层11后还包括：对所述器件区10d 的基底10进行阱区注入处理。
参考图4，形成保形覆盖所述零层标记沟槽12的底部和侧壁、以及所述基 底10顶部的第一硬掩膜材料层20；形成覆盖所述第一硬掩膜材料层20的第一 掩膜叠层(未标示)，所述第一掩膜叠层包括填充所述零层标记沟槽12的第一 平坦化层21、位于所述第一平坦化层21上的第一抗反射涂层22、以及位于所 述第一抗反射涂层22上的第二光刻胶层23，所述第二光刻胶层23露出第二子 器件区(未标示)的抗反射涂层22。
参考图5，以所述第二光刻胶层23为掩膜，依次刻蚀所述第一抗反射涂层 22、第一平坦化层21和第一硬掩膜材料层20，将所述第一硬掩膜材料层20图 形化为第一硬掩膜层25；以所述第一硬掩膜层25为掩膜，刻蚀部分厚度的基 底10，在所述第二子器件区(未标示)的基底10中形成凹槽13。
其中，在形成所述凹槽13后，还包括：去除剩余的第一掩膜叠层(未标示)。
参考图6，在所述凹槽13中外延生长沟道材料层(未标示)；对所述沟道 材料层进行平坦化处理，去除高于所述基底10顶面的沟道材料层，形成位于所 述凹槽13中的沟道层15，且在平坦化处理的过程中，去除所述硬掩膜层25。
作为一种示例，所述第二型晶体管为PMOS晶体管，所述沟道材料层(即 沟道层15)的材料为SiGe。
参考图7，形成保形覆盖所述基底10、沟道层15和第一硬掩膜层25的第 二硬掩膜材料层30、以及保形覆盖所述第二硬掩膜材料层30的核心材料层31； 形成覆盖所述核心材料层31的第二掩膜叠层(未标示)，所述第二掩膜叠层包 括填充所述零层标记沟槽12的第二平坦化层32、位于所述第二平坦化层32上 的第二抗反射涂层33、以及位于所述第二抗反射涂层33上的第三光刻胶层34。
其中，在所述零层标记区10z中，所述第三光刻胶层34在基底10上的投 影覆盖所述零层标记沟槽12在基底10上的投影，在所述器件区10d中，所述 第三光刻胶层34位于第一子器件区(未标示)的部分基底10上方、以及第二 子器件区(未标示)的部分沟道层15上方。
参考图8，以所述第三光刻胶层34为掩膜，依次刻蚀所述第二抗反射涂层 33、第二平坦化层32和核心材料层31，将所述核心材料层31图形化为核心层 35，且在所述零层标记区10z中，所述核心层35保形覆盖零层标记沟槽12的 底部和侧壁，并延伸覆盖位于基底10顶部的第二硬掩膜材料层30的部分表面。
其中，在形成核心层35后，还包括：去除剩余的第二掩膜叠层(未标示)。
参考图9，形成保形覆盖所述核心层35和第二硬掩膜材料层30的掩膜侧 墙材料层36。
参考图10，采用无掩膜的方式对所述掩膜侧墙材料层36进行各向异性刻 蚀，形成位于所述核心层35侧壁的掩膜侧墙(图未示)；形成所述掩膜侧墙后， 去除所述核心层35；去除所述核心层35后，以所述掩膜侧墙为掩膜，刻蚀所 述第二硬掩膜材料层30，形成第二硬掩膜层45；以所述第二硬掩膜层45为掩 膜，刻蚀部分厚度的所述基底10，且同时刻蚀沟道层15，刻蚀后剩余的基底 10作为衬底40，位于所述器件区10d的衬底40上的凸起作为鳍部41。
其中，在去除所述核心层35时，也会同时去除所述零层标记沟槽12底部 的核心层35，刻蚀所述基底10时，也会同时刻蚀所述零层标记沟槽12底部的 基底10。但是，由于所述零层标记沟槽12的深度通常较大，因此，所述零层 标记沟槽12的侧壁还会保留有第二硬掩膜材料层30的残留物45、以及核心层 35的残留物43，从而产生残留物(residue)缺陷。
而且，后续还会进行清洗处理，在清洗处理的过程中，所述第二硬掩膜材 料层30的残留物45或核心层35的残留物43容易在清洗液的冲刷下发生脱落， 从而产生脱落(peeling)缺陷。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法， 包括：提供基底，包括器件区、以及用于形成零层标记沟槽的零层标记区；在 所述零层标记区的基底内形成所述零层标记沟槽；填充所述零层标记沟槽，形 成位于所述零层标记沟槽中的介电层；形成覆盖所述基底和介电层的鳍部掩膜 材料层；在所述介电层和所述器件区的基底上方的所述鳍部掩膜材料层上形成 核心层，所述核心层覆盖所述介电层的顶部；在所述核心层的侧壁形成掩膜侧 墙；去除所述核心层；去除所述核心层后，以所述掩膜侧墙为掩膜，刻蚀所述 鳍部掩膜材料层，形成鳍部掩膜层；以所述鳍部掩膜层为掩膜，刻蚀部分厚度的所述基底，刻蚀后剩余的基底作为衬底，位于所述器件区的衬底上的凸起作 为鳍部，且在刻蚀所述基底的过程中，同时刻蚀部分厚度的所述介电层。
本发明实施例提供的半导体结构的形成方法中，在所述零层标记区的基底 内形成所述零层标记沟槽之后，先在所述零层标记沟槽填充介电层，随后形成 覆盖所述基底和介电层的鳍部掩膜材料层，并在所述鳍部掩膜材料层上形成核 心层，所述介电层为鳍部掩膜材料层的形成提供了平坦面，与在形成零层标记 沟槽之后，直接形成鳍部掩膜材料层和核心层的方案相比，本发明实施例形成 掩膜侧墙后，显著降低了在所述零层标记沟槽的侧壁形成所述鳍部掩膜材料层 或核心层的材料残留的概率，相应的，在形成鳍部后，因所述材料残留的引起 残留物缺陷或脱落缺陷的概率较低，从而有利于提高半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对 本发明的具体实施例做详细的说明。
结合参考图11和图12，图11是本发明半导体结构一实施例的俯视图，图 12是图11沿A1A2割线的剖视图。
所述半导体结构包括：衬底600，包括器件区10d以及零层标记区10z；鳍 部610，凸立于所述器件区10d的衬底600上；零层标记沟槽(未标示)，位于 所述零层标记区10z的衬底600内，所述零层标记沟槽的顶部和衬底600的顶 部相齐平；介电层810，填充于所述零层标记沟槽中。
所述零层标记沟槽通常在形成鳍部610之前形成，因此，通过在零层标记 沟槽中填充有介电层810，以填充所述零层标记沟槽的空间，而鳍部610通常 采用自对准多重图形化工艺形成，例如，采用自对准双重图形化(self-aligned double patterning，SADP)工艺形成所述鳍部610，因此，利用介电层810填充 所述零层标记沟槽，在形成所述鳍部610的制程中，显著降低了在所述零层标 记沟槽的侧壁形成鳍部掩膜材料层或核心层的材料残留的概率，相应的，在形 成鳍部610后，因所述材料残留的引起残留物缺陷或脱落缺陷的概率较低，从 而有利于提高半导体结构的性能。
本实施例中，所述衬底600为体衬底(bulk substrate)。具体地，所述衬底 600的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳 化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者 绝缘体上的锗衬底等其他类型的衬底。
所述衬底600包括用于形成鳍式场效应晶体管的器件区10d。
本实施例中，所述器件区10d包括用于形成第一型晶体管的第一子器件区 10p、以及用于形成第二型晶体管的第二子器件区10n，所述第一型晶体管和第 二型晶体管的沟道材料不同。其中，通过采用不同的沟道材料，从而满足所述 第一型晶体管和第二型晶体管的各自性能的需求。
具体地，所述第一型晶体管和第二型晶体管的沟道导电类型不同，所述沟 道导电类型包括N型或P型。作为一种示例，所述第一型晶体管为PMOS晶体 管，所述第二型晶体管为NMOS晶体管。在其他实施例中，根据晶体管的性能 需求，即使所述第一型晶体管和第二型晶体管的沟道导电类型相同，所述第一 型晶体管和第二型晶体管仍可以采用不同的沟道材料。
所述鳍部610凸立于所述器件区10d的衬底600上，所述鳍部610用于提 供鳍式场效应晶体管的沟道。作为一种示例，在所述第一子器件区10p中，所 述鳍部610包括底部鳍部层610b、以及位于所述底部鳍部层610b顶部的沟道 层610t，所述沟道层610t的材料与所述底部鳍部层610b的材料不同。
相应的，在第二子器件区10n中，利用鳍部610提供鳍式场效应晶体管的 沟道，在第一子器件区10p中，利用沟道层610t提供鳍式场效应晶体管的沟道。
具体地，所述第二子器件区10n中的鳍部610以及所述底部鳍部层610b， 与所述衬底600为一体结构，所述第二子器件区10n中的鳍部610以及所述底 部鳍部层610b的材料均为硅。
所述沟道层610t也用于提供鳍式场效应晶体管的沟道，因此，所述沟道层 610t的材料为半导体材料。具体地，所述沟道层610t的材料包括硅、锗化硅、 锗或Ⅲ-Ⅴ族半导体材料。
本实施例中，所述第一型晶体管为PMOS晶体管，所述第二型晶体管为 NMOS晶体管，因此，所述沟道层610t的材料为锗化硅。其中，通过使PMOS 晶体管采用锗化硅材料的沟道，从而提高PMOS晶体管的沟道迁移率，同时， 有利于改善PMOS晶体管的负偏压温度不稳定性(negative bias temperature instability，NBTI)问题，从而提高PMOS晶体管的性能。
需要说明的是，在其他实施例中，根据实际情况，也可以为：第二子器件 区中的鳍部包括底部鳍部层、以及位于所述底部鳍部层顶部的沟道层，所述第 一子器件区中的鳍部以及所述底部鳍部层，与所述衬底为一体结构。
本实施例中，所述鳍部610还位于所述零层标记区10z中，且环绕所述零 层标记沟槽。所述零层标记区10z中的鳍部610与衬底600为一体结构。其中， 所述零层标记区10z中的鳍部610为在形成器件区10d的鳍部610时一起形成 的，所述零层标记区10z中的鳍部610为伪鳍部(dummy Fin)，所述零层标记 区10z中的鳍部610不用于形成晶体管。在其他实施例中，在形成所述半导体 结构的过程中，也可以通过鳍切(Fin cut)的方式去除所述零层标记区中的鳍 部，相应的，在所述半导体结构中，所述零层标记沟槽周围也可以不含有鳍部。
所述零层标记沟槽位于所述零层标记区10z的衬底600内。
在所述半导体结构的形成过程中，衬底600和鳍部610通过对基底进行图 形化的方式形成，且在形成鳍部610之前，所述零层标记沟槽形成于基底中， 所述零层标记沟槽用于作为光刻工艺的对准标记。例如，在对基底进行阱区离 子注入的过程中或者形成鳍部的过程中，以所述零层标记沟槽作为对准标记。 其中，在进行阱区离子注入和形成鳍部的过程中，基底上还未形成有其他图形， 因此，需先形成零层标记沟槽作为对准标记。
本实施例中，在所述半导体结构的形成过程中，在所述零层标记沟槽中填 充介电层810之后，进行用于形成鳍部610的相关制程，相应的，刻蚀部分厚 度的基底以形成鳍部610时，通常也会刻蚀所述介电层810，因此，所述零层 标记沟槽的顶部和衬底600的顶部相齐平。
需要说明的是，所述零层标记沟槽底部至所述鳍部610顶部的距离H1，即 为在形成鳍部610之前的所述零层标记沟槽底部至基底的距离，也即在形成鳍 部610之前的所述零层标记沟槽的深度，且在对基底进行阱区离子注入的光刻 过程中，通过所述基底顶部和所述零层标记沟槽底部的信号相位差来实现对准， 因此，所述零层标记沟槽底部至所述鳍部610顶部的距离H1会影响光刻对准 时的信号强度，从而影响对准精度。
因此，所述零层标记沟槽底部至所述鳍部610顶部的距离H1不宜过小， 也不宜过大。
所述距离H1过大或过小，均会导致信号强度较弱，从而导致对准精度变 差，产生对准偏差(alignment deviation)。
而且，在所述半导体结构的形成过程中，所述介电层810所对应的介电材 料填充至所述零层标记沟槽中后，还需对所述介电材料进行平坦化处理(例如， 化学机械研磨处理)，如果所述距离H1过大，则会导致介电层810所对应的介 电材料的填充量过大，平坦化处理的研磨量相应较大，容易引起所述介电层810 的顶面凹陷问题。
此外，如果所述距离H1过大，则零层标记沟槽的深度也过大，这容易导 致形成所述零层标记沟槽的刻蚀工艺、以及在所述零层标记沟槽中填充介电材 料的工艺稳定性下降，这相应也会对光刻对准时的信号强度产生影响，从而产 生对准偏差。
综合上述几个方面，本实施例中，所述零层标记沟槽底部至所述鳍部610 顶部的距离H1为
Figure BDA0002839856330000091
至
Figure BDA0002839856330000092
例如，所述零层标记沟槽底部至所述鳍部 610顶部的距离H1为
Figure BDA0002839856330000093
或
Figure BDA0002839856330000094
本实施例中，所述沟道层610t还位于所述零层标记沟槽的底部和侧壁。
在所述半导体结构的形成过程中，所述介电层810所对应的介电材料填充 至所述零层标记沟槽中后，还需进行平坦化处理，从而使得介电层810顶部和 基底顶部相齐平。所述沟道层610t占据所述零层标记沟槽的部分空间，以减小 所述零层标记沟槽剩余空间的开口尺寸，相应减小介电层810所对应的介电材 料的填充量，从而在对所述介电层810所对应的介电材料进行平坦化处理后， 有利于改善所述介电层810的顶面凹陷问题。
所述介电层810填充于所述零层标记沟槽中，所述介电层810的材料为介 电材料，在以所述零层标记沟槽作为对准标记的光刻工艺过程中，易于透过所 述介电层810来获取所述零层标记沟槽底部的信号，从而减小对光刻对准时的 信号强度的影响。例如，所述鳍部610通常通过自对准多重图形化工艺形成， 在形成核心层的光刻工艺过程中，所述零层标记沟槽作为对准标记。
本实施例中，所述沟道层610t相应位于所述零层标记沟槽的侧壁和介电层 810之间、以及所述零层标记沟槽的底部和介电层810之间。
具体地，所述介电层810包括氮化硅(SiN)、氧化硅(SiO2)、碳氧化硅 (SiOC)、氮氧化硅(SiON)和碳氮氧化硅(SiOCN)中的一种或多种。上述 材料对信号强度的影响较小。
本实施例中，所述介电层810的材料为氮化硅。
在所述半导体结构的形成过程中，所述介电层810所对应的介电材料填充 至所述零层标记沟槽中后，所述介电材料还覆盖所述沟道层610t所对应的沟道 材料层表面，氮化硅的致密度较高，因此，通过选用氮化硅，有利于提高所述 介电材料对所述沟道材料层的防氧化效果，从而提高所述沟道层610t的质量。
需要说明的是，所述介电层810底部至所述鳍部610顶部的距离H2，即为 在形成鳍部之前，所述介电层810的厚度，所述介电层810底部至所述鳍部610 顶部的距离H2不宜过小，也不宜过大。
如果所述介电层810底部至所述鳍部610顶部的距离H2过小，当所述零 层标记沟槽中的沟道层610t厚度一定时，为了使所述介电层810能够填充满所 述零层标记沟槽，相应会导致所述零层标记沟槽底部至所述鳍部610顶部的距 离H1过小，从而容易减弱光刻对准时的信号强度，或者，在所述零层标记沟 槽的深度一定的情况下，相应需要增大位于所述零层标记沟槽中的沟道层610t 厚度，所述沟道层610t和基底100的材料相接近，在获取信号时，容易将位于 所述零层标记沟槽底部的沟道材料层顶部误认为所述零层标记沟槽底部，这相 应也会减弱光刻对准时的信号强度。
如果所述介电层810底部至鳍部610顶部的距离H2过大，则在所述半导 体结构的形成过程中，所述介电层810所对应的介电材料在所述零层标记沟槽 中的填充量较大，在对所述介电层810所对应的介电材料进行平坦化处理后， 所述介电层810出现的顶面凹陷问题的概率变高。
综上，本实施例中，所述介电层810底部至所述鳍部610顶部的距离H2 为
Figure BDA0002839856330000101
至
Figure BDA0002839856330000102
例如，所述介电层810底部至所述鳍部610顶部的距离H2 为
Figure BDA0002839856330000103
或
Figure BDA0002839856330000104
本实施例中，所述半导体结构还包括：阱区(图未示)，位于所述衬底600、 以及与所述衬底600为一体结构的鳍部610中。
所述阱区用于为相对应的晶体管提供工作所需的N型基底或P型基底，并 实现相邻晶体管之间的电隔离。
所述阱区中具有阱区离子，所述阱区离子的导电类型与相对应晶体管的沟 道导电类型相反。也就是说，与NMOS晶体管相对应的阱区中的阱区离子为P 型离子，与PMOS晶体管相对应的阱区中的阱区离子为N型离子。
相应的，本发明实施例还提供一种半导体结构的形成方法。
图13至图33是本发明半导体结构的形成方法一实施例中各步骤对应的结 构示意图。
参考图13和图14，图13是俯视图，图14是图13沿A1A2割线的剖视图， 提供基底100，包括器件区10d、以及用于形成零层标记沟槽的零层标记区10z。
所述基底100用于为所述半导体结构的形成提供工艺平台。
本实施例中，所述基底100为体衬底。具体地，所述基底100的材料为硅。 在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓 化铟等其他材料，所述基底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底 等其他类型的衬底。
本实施例中，所述基底100包括用于形成鳍式场效应晶体管的器件区10d。
本实施例中，所述器件区10d包括用于形成第一型晶体管的第一子器件区 10p、以及用于形成第二型晶体管的第二子器件区10n，所述第一型晶体管和第 二型晶体管的沟道材料不同。其中，通过采用不同的沟道材料，从而满足所述 第一型晶体管和第二型晶体管的各自性能的需求。
具体地，所述第一型晶体管和第二型晶体管的沟道导电类型不同，所述沟 道导电类型包括N型或P型。
作为一种示例，所述第一型晶体管为PMOS晶体管，所述第二型晶体管为 NMOS晶体管。在其他实施例中，根据晶体管的性能需求，即使所述第一型晶 体管和第二型晶体管的沟道导电类型相同，所述第一型晶体管和第二型晶体管 仍可以采用不同的沟道材料。
继续参考图13和图14，所述形成方法还包括：在所述基底100上形成硬 掩膜层110；在所述硬掩膜层110中形成第一掩膜开口130，所述第一掩膜开口 130的侧壁与所述零层标记沟槽的侧壁相齐平。
所述第一掩膜开口130的侧壁与所述零层标记沟槽的侧壁相齐平，所述第 一掩膜开口130用于定义后续零层标记沟槽的开口尺寸和位置。
具体地，形成所述第一掩膜开口130的步骤包括：在所述硬掩膜层110上 形成第一光刻胶层111，所述第一光刻胶层111露出待形成所述零层标记沟槽 的位置处的硬掩膜层110；以所述第一光刻胶层111为掩膜，刻蚀所述硬掩膜 层110，形成贯穿所述硬掩膜层110的第一掩膜开口130。
本实施例中，形成所述第一掩膜开口130后，可以保留所述第一光刻胶层 111，从而在后续形成零层标记沟槽的过程中，使第一光刻胶层111与硬掩膜层 110共同起到刻蚀掩膜的作用。在其他实施例中，也可以去除第一光刻胶层。
所述硬掩膜层110的材料可以包括无定形碳(a-C)、氧化硅(SiO2)、氮化 硅(SiN)、碳氮化硅(SiOC)和氮化钛(TiN)中的一种或多种。本实施例中， 所述硬掩膜层110的材料为氧化硅。
结合参考图15和图16，图15是基于图13的俯视图，图16是图15沿A1A2 割线的剖视图，在所述零层标记区10z的基底100内形成零层标记沟槽120(如 图16所示)。
后续制程还包括对所述器件区10d的基底100进行阱区离子注入，以及图 形化所述基底100以形成鳍部，所述零层标记沟槽120用于在进行阱区离子注 入和形成鳍部的过程中，作为光刻工艺的对准标记。
本实施例中，在形成所述第一掩膜开口130之后，形成所述零层标记沟槽 120。
具体地，以所述硬掩膜层110为掩膜，沿所述第一掩膜开口130刻蚀部分 厚度的基底100，形成所述零层标记沟槽120。
作为一种示例，采用各向异性的干法刻蚀工艺，刻蚀部分厚度的基底100， 形成所述零层标记沟槽120。各向异性的干法刻蚀工艺具有各向异性刻蚀的特 性，该刻蚀工艺的纵向刻蚀速率大于其横向刻蚀速率，有利于提高所述零层标 记沟槽120的侧壁形貌质量，且各向异性的干法刻蚀工艺的可控性较高，有利 于精确控制所述零层标记沟槽120的深度H3(如图16所示)。
需要说明的是，在后续对进行阱区离子注入以及形成鳍部的光刻过程中， 通过所述基底100顶部和所述零层标记沟槽120底部的信号相位差来实现对准， 因此，所述零层标记沟槽120的深度H3会影响光刻对准时的信号强度，从而 影响对准精度。
因此，所述零层标记沟槽120的深度H3不宜过小，也不宜过大。
所述零层标记沟槽120的深度H3过大或过小，均会导致信号强度较弱， 从而导致对准精度变差，产生对准偏差(alignment deviation)。
而且，后续还会在所述零层标记沟槽120中填充介电层，所述介电层所对 应的介电材料填充至所述零层标记沟槽120中后，还需对所述介电材料进行平 坦化处理，如果所述零层标记沟槽120的深度H3过大，则会导致介电材料的 填充量过大，平坦化处理的研磨量相应较大，容易引起所述介电层的顶面凹陷 问题。
此外，当零层标记沟槽120的深度H3过大时，还容易导致形成所述零层 标记沟槽120的刻蚀工艺、以及后续在所述零层标记沟槽120中填充介电材料 的工艺稳定性下降，这相应也会对光刻对准时的信号强度产生影响，从而产生 对准偏差。
综合上述几个方面，本实施例中，所述零层标记沟槽120的深度H3为
Figure BDA0002839856330000131
至
Figure BDA0002839856330000132
例如，所述零层标记沟槽120的深度H3为
Figure BDA0002839856330000133
或
Figure BDA0002839856330000134
还需要说明的是，在刻蚀所述基底100以形成所述零层标记沟槽120的过 程中，所述第一光刻胶层111容易被去除。其中，在形成所述零层标记沟槽120 后，当仍有部分厚度的第一光刻胶层111残留时，所述形成方法相应还包括： 去除剩余的第一光刻胶层111，从而为后续制程做准备。
本实施例中，去除所述第一光刻胶层111后，所述形成方法还包括：对所 述器件区10d的基底100进行阱区注入处理，形成阱区(图未示)。
阱区用于为相对应的晶体管提供工作所需的N型基底或P型基底，并实现 相邻晶体管之间的电隔离。阱区中具有阱区离子，阱区离子的导电类型与相对 应晶体管的沟道导电类型相反。也就是说，与NMOS晶体管相对应的阱区中的 阱区离子为P型离子，与PMOS晶体管相对应的阱区中的阱区离子为N型离子。
本实施例中，第一型晶体管和第二型晶体管的沟道导电类型不同，因此， 所述第一子器件区10p和第二子器件区10n的阱区中的阱区离子具有不同的导 电类型。作为一种示例，所述第一型晶体管为PMOS晶体管，所述第二型晶体 管为NMOS晶体管，因此，形成于所述第一子器件区10p的阱区中的阱区离子 为N型离子，形成于所述第二子器件区10n的阱区中的阱区离子为P型离子。
具体地，采用阱区离子注入(well implant)工艺，分别对所述第一子器件 区10p和第二子器件区10n的基底100注入相应导电类型的离子。
需要说明的是，所述形成方法用于形成鳍式场效应晶体管，也就是说，后 续通过图形化所述基底100，以形成鳍部。随着器件关键尺寸的不断减小，鳍 部的线宽尺寸越来越小，如果在形成鳍部之后再对所述鳍部进行阱区离子注入， 容易对所述鳍部造成损伤。为此，本实施例中，通过在形成鳍部之前，先进行 阱区离子注入，从而避免阱区的形成工艺对鳍部造成损伤。
结合参考图17至图20，所述形成方法还包括：在所述硬掩膜层110中形 成第二掩膜开口140(如图20所示)，所述第二掩膜开口140位于所述第一子 器件区10p的基底100上方。
本实施例中，在形成所述零层标记沟槽120后，去除所述第一子器件区10p 中的硬掩膜层110，以形成第二掩膜开口140。具体地，形成所述阱区(图未示) 后，形成所述第二掩膜开口140。
所述第二掩膜开口140用于定义后续形成于基底100中的凹槽的开口尺寸 和位置。
结合参考图17和图18，图17是基于图15的俯视图，图18是图17沿A1A2 割线的剖视图，本实施例中，在形成所述第二掩膜开口140之前，所述形成方 法还包括：形成填充于所述零层标记沟槽120(如图16所示)中并覆盖硬掩膜 层110顶部的平坦化层200；在所述平坦化层200上形成具有图形开口(未标 示)的图形层210，所述图形开口位于第一子器件区10p的基底100上方。
图形层210用于作为后续刻蚀第一子器件区10p的硬掩膜层110的掩膜。
所述平坦化层200用于为图形层210的形成提供平坦面，从而提高曝光均 匀性，进而提高图形开口的尺寸精度和形貌质量。作为一种示例，所述平坦化 层200的材料为旋涂碳(spin on carbon，SOC)材料。
所述图形层210包括抗反射涂层220以及位于所述抗反射涂层220上的第 二光刻胶层230。在形成所述第二光刻胶层230的光刻制程中，所述抗反射涂 层220用于增加光刻工艺过程中的曝光景深(DOF)，有利于提高曝光均匀性。
本实施例中，所述抗反射涂层220的材料为Si-ARC(基于硅的抗反射涂层) 材料。Si-ARC层中富含硅，因此还有利于提高所述抗反射涂层220的硬度，从 而有利于进一步提高图形的转移精度。
具体地，利用涂布、曝光、显影等步骤形成所述第二光刻胶层230后，以 所述第二光刻胶层230为掩膜刻蚀所述抗反射涂层220，从而形成叠层结构的 图形层210，且在所述图形层210中形成图形开口。
结合参考图19和图20，图19是基于图17的俯视图，图20是图19沿A1A2 割线的剖视图，本实施例中，在形成具有图形开口(未标示)的图形层210后， 在形成所述第二掩膜开口140之前，所述形成方法还包括：以所述图形层210 为掩膜，去除所述图形开口露出的平坦化层200，露出位于所述第一子器件区 10p的基底100上方的所述硬掩膜层110。
露出位于所述第一子器件区10p的基底100上方的所述硬掩膜层110，从 而为后续刻蚀露出的硬掩膜层110做准备。
因此，继续参考图19和图20，形成所述第二掩膜开口140的步骤相应包 括：去除所述图形开口露出的平坦化层200后，去除剩余平坦化层200露出的 所述硬掩膜层110。
本实施例中，在形成图形化的第二光刻胶层230后，采用各向异性的干法 刻蚀工艺，依次刻蚀所述抗反射涂层220、平坦化层200和硬掩膜层110，从而 精确地实现图形的传递，提高所述第二掩膜开口140的尺寸精度和形貌质量。
结合参考图21和图22，图21是基于图19的俯视图，图22是图21沿A1A2 割线的剖视图，在所述第一子器件区10p中，去除部分厚度的所述基底100， 在所述基底100中形成凹槽150(如图24所示)，且所述凹槽150的深度小于 所述零层标记沟槽120的深度H3(如图16所示)。
所述凹槽150用于为后续形成沟道材料层提供空间位置。
后续刻蚀部分厚度的基底100，同时刻蚀所述沟道材料层，从而形成鳍部。
本实施例中，在所述第一子器件区10p中，刻蚀后的剩余沟道材料层用于 构成鳍部，且刻蚀后的剩余沟道材料层用于提供第一晶体管的沟道。
其中，为了提高光刻对准时的信号强度，所述零层标记沟槽120的深度H3 通常较大，因此，所述凹槽150的深度小于所述零层标记沟槽120的深度H3。
具体地，形成所述凹槽150的步骤包括：以所述硬掩膜层110为掩膜，沿 所述第二掩膜开口140(如图20所示)刻蚀部分厚度的基底100。
本实施例中，采用各向异性的干法刻蚀工艺刻蚀部分厚度的基底100，形 成所述凹槽150，从而提高所述凹槽150的侧壁形貌质量，同时，有利于精确 控制所述凹槽150的深度。
本实施例中，在形成所述凹槽150之后，去除剩余的所述图形层210和平 坦化层200。其中，在刻蚀所述基底100以形成凹槽150的过程中，所述平坦 化层200对所述零层标记沟槽120的底部和侧壁起到保护作用，从而减小对所 述零层标记沟槽120的尺寸和形貌的影响。此外，去除剩余的所述图形层210 和平坦化层200，从而为后续在凹槽150中形成沟道材料层做准备。
需要说明的是，本实施例以在第一子器件区10p的基底100中形成凹槽150 为例进行说明。在其他实施例中，根据实际情况，所述凹槽也可以形成于第二 子器件区的基底中。相应的，所述图形开口位于所述第二子器件区的基底上方， 所述第二掩膜开口位于第二子器件区的基底上方，具体制程与在第一子器件区 形成凹槽的制程相类似，在此不再赘。
还需要说明的是，在其他实施例中，也可以在零层标记区的基底内形成零 层标记沟槽之后，形成具有第一掩膜开口和第二掩膜开口的硬掩膜层，接着再 形成凹槽。例如，所述形成方法可以包括：在形成零层标记沟槽之后，在所述 零层标记沟槽中填充满牺牲层；形成所述牺牲层后，形成覆盖所述基底和牺牲 层的硬掩膜层；在所述硬掩膜层中形成第一掩膜开口和第二掩膜开口；以所述 硬掩膜层为掩膜，沿所述第二掩膜开口刻蚀部分厚度的基底，在所述基底中形 成凹槽；形成所述凹槽后，沿所述第一掩膜开口，去除所述牺牲层。
其中，通过所述牺牲层占据所述零层标记沟槽，以免硬掩膜层还覆盖所述 零层标记沟槽的底部和侧壁，相应的，后续去除牺牲层后，使得所述零层标记 沟槽底部和侧壁的基底材料被暴露；此外，所述零层标记沟槽中填充有牺牲层， 因此，在刻蚀部分厚度的基底的过程中，所述牺牲层能够对所述零层标记沟槽 的侧壁和底部起到保护作用。
具体地，所述牺牲层的材料可以为有机材料，例如为ODL(organic dielectriclayer，有机介电层)材料或DUO(Deep UV Light Absorbing Oxide，深紫外光 吸收氧化层)材料等。
结合参考图23和图24，图23是基于图21的俯视图，图24是图23沿A1A2 割线的剖视图，形成所述零层标记沟槽120和凹槽150后，在所述零层标记沟 槽120和凹槽150中外延生长沟道材料层300。
在器件区10d中，所述沟道材料层300用于提供鳍式场效应晶体管的沟道。
具体地，所述凹槽150形成于第一子器件区10p的基底100中，因此，所 述沟道材料层300用于提供第一型晶体管的沟道。同理，在其他实施例中，当 所述凹槽形成于第二子器件区的基底中，所述沟道材料层相应用于提供第二型 晶体管的沟道。
因此，所述沟道材料层300的材料为能够被晶体管所采用的沟道材料。具 体地，所述沟道材料层300的材料包括硅、锗化硅、锗或Ⅲ-Ⅴ族半导体材料。
本实施例中，所述第一型晶体管和第二型晶体管的沟道材料不同，因此， 所述沟道材料层300和所述基底100的材料不同。
具体地，所述凹槽150形成于第一子器件区10p的基底100中，所述第一 型晶体管为PMOS晶体管，因此，本实施例中，所述沟道材料层300的材料为 锗化硅。其中，通过使PMOS晶体管采用锗化硅材料的沟道，从而提高PMOS 晶体管的沟道迁移率，同时，有利于改善PMOS晶体管的NBTI问题，从而提 高PMOS晶体管的性能。
本实施例中，采用外延生长工艺形成所述沟道材料层300，从而使得所述 沟道材料层300的形成质量较好。
需要说明的是，本实施例中，在形成所述凹槽150之前，先形成了所述硬 掩膜层110，并在所述硬掩膜层110中形成第一掩膜开口130，且所述第一掩膜 开口130与所述零层标记沟槽120相连通，使得所述零层标记沟槽120底部和 侧壁的基底100材料被暴露，从而在所述凹槽150中外延生长沟道材料层300 的过程中，还能够以所述零层标记沟槽120的底部和侧壁作为外延生长的基础， 进而使得所述沟道材料层300还形成于所述零层标记沟槽120的底部和侧壁。
还需要说明的是，本实施例以所述硬掩膜层110为掩膜，沿所述第一掩膜 开口130刻蚀所述零层标记区10z的基底，形成所述零层标记沟槽120，使得 所述第一掩膜开口130的侧壁与所述零层标记沟槽120的侧壁相齐平，相应使 得所述第一掩膜开口130与所述零层标记沟槽120相对准，从而易于使所述零 层标记沟槽120底部和侧壁的基底100材料被暴露。
此外，由于所述凹槽150的深度小于所述零层标记沟槽120的深度H3(如 图16所示)，因此，在所述凹槽150中外延生长沟道材料层300后，所述沟道 材料层300不会完全填充所述零层标记沟槽120，所述沟道材料层300保形覆 盖所述零层标记沟槽120的底部和侧壁，从而为后续在所述零层标记沟槽120 中形成介电层提供空间位置。
本实施例中，所述零层标记沟槽120和凹槽150四周的基底100上形成有 所述硬掩膜层110，因此，所述硬掩膜层110对所述基底100顶部起到保护作 用，所述零层标记沟槽120和凹槽150四周的基底100不会暴露在形成沟道材 料层300的外延生长环境中，从而使得所述沟道材料层300仅形成在所述零层 标记沟槽120和凹槽150中。
相应的，本实施例中，在所述第一掩膜开口130露出的零层标记沟槽120 中、以及第二掩膜开口140露出的凹槽150中外延生长所述沟道材料层300。
本实施例中，在所述凹槽150中外延生长沟道材料层300的步骤中，所述 凹槽150中的沟道材料层300顶部高于所述基底100顶部。
通过使所述凹槽150中的沟道材料层300顶部高于所述基底100顶部，从 而为后续对所述凹槽150中的沟道材料层300进行平坦化处理做准备，进而提 高平坦化处理后所述凹槽150中的剩余沟道材料层300和基底100的顶面平坦 度，以便于后续同时刻蚀所述基底100和沟道材料层300。
作为一种示例，凹槽150中的沟道材料层300顶部低于硬掩膜层110的顶 面，从而适当减小后续对沟道材料层300进行平坦化处理时的去除量，相应有 利于提高平坦化处理后，所述凹槽150中的剩余沟道材料层300的顶面平坦度。
结合参考图25和图30，填充所述零层标记沟槽120，形成位于所述零层标 记沟槽120中的介电层310(如图30所示)。
后续还会形成覆盖所述基底100和介电层310的鳍部掩膜材料层，并在所 述鳍部掩膜材料层上形成核心层，接着在核心层的侧壁形成掩膜侧墙，随后去 除所述核心层；其中，所述介电层310为鳍部掩膜材料层的形成提供了平坦面， 与在形成零层标记沟槽之后，直接形成鳍部掩膜材料层和核心层的方案相比， 本实施例显著降低了在所述零层标记沟槽120的侧壁形成所述鳍部掩膜材料层 或核心层的材料残留的概率，相应的，后续形成鳍部后，因所述材料残留的引 起残留物缺陷或脱落缺陷的概率较低，从而有利于提高半导体结构的性能。
其中，所述零层标记沟槽120的底部和侧壁形成有沟道材料层300，因此， 所述介电层310覆盖位于所述零层标记沟槽120中的所述沟道材料层300。
以下结合附图，对形成所述介电层310的步骤做详细说明。
结合参考图25和图26，图25是基于图23的俯视图，图26是图25沿A1A2 割线的剖视图，向所述零层标记沟槽120中填充介电材料315，所述介电材料 315还覆盖所述基底100。
所述介电材料315用于为后续形成介电层提供工艺基础。
本实施例中，采用沉积工艺(例如，化学气相沉积工艺)，向所述零层标记 沟槽120中填充介电材料315。
本实施例中，所述介电材料315还覆盖硬掩膜层110和沟道材料层300。
其中，所述介电材料315还覆盖沟道材料层300，所述介电材料315还用 于作为后续对所述沟道材料层300进行平坦化处理过程中的缓冲层(buffer layer)，从而提高对所述沟道材料层300进行平坦化处理的工艺窗口。
所述介电材料315填充于零层标记沟槽120中，通过选用介电材料315， 从而在后续的光刻过程中，易于透过介电层来获取所述零层标记沟槽120底部 的信号，进而减小对光刻对准时的信号强度的影响。例如，后续通过自对准多 重图形化工艺形成鳍部，在形成核心层的光刻工艺过程中，所述零层标记沟槽 120作为对准标记。
具体地，所述介电材料315包括氮化硅、氧化硅、碳氧化硅、氮氧化硅和 碳氮氧化硅中的一种或多种。上述材料对信号强度的影响较小。
本实施例中，所述介电材料315为氮化硅。氮化硅的致密度较高，因此， 通过选用氮化硅，有利于提高所述介电材料315对所述沟道材料层300的防氧 化效果，从而有利于提高所述沟道材料层300的质量。
而且，所述硬掩膜层110和所述介电材料315的材料不同，因此，后续对 所述介电材料315进行平坦化处理过程中，能够先以所述硬掩膜层110顶部作 为平坦化处理的停止位置，去除部分厚度的介电材料315，再去除高于所述基 底100顶面的剩余介电材料315，从而提高平坦化处理的效果均一性。
结合参考图27至图30，图27是基于图25的俯视图，图28是图27沿A1A2 割线的剖视图，图29是基于图30的俯视图，图30是图29沿A1A2割线的剖 视图，对所述介电材料315进行平坦化处理，去除高于所述基底100顶面的介 电材料315，保留所述零层标记沟槽120中的剩余介电材料315作为介电层310。
具体地，如图27和图28所示，以所述硬掩膜层110顶部作为停止位置， 对介电材料315进行第一平坦化处理；如图29和图30所示，在所述第一平坦 化处理后，对剩余介电材料315进行第二平坦化处理，直至露出基底100顶部。
作为一种示例，采用化学机械研磨工艺进行所述平坦化处理。通过采用化 学机械研磨工艺，从而对整个晶圆实现全局平坦化。
本实施例中，在进行所述平坦化处理的过程中，去除所述硬掩膜层110以 及高于所述基底100顶部的沟道材料层300。通过在平坦化处理的过程中去除 硬掩膜层110以及高于基底100顶部的沟道材料层300，从而简化了工艺步骤。 而且，通过采用化学机械研磨工艺，易于同时将所述硬掩膜层110以及高于所 述基底100顶部的沟道材料层300去除。
需要说明的是，形成位于零层标记沟槽120中的介电层310的步骤中，所 述介电层310的厚度不宜过小，也不宜过大。
如果介电层310的厚度过小，在沟道材料层300的外延生长厚度一定的情 况下，为了使所述介电层310能够填充满零层标记沟槽120，相应会导致所述 零层标记沟槽120的深度H3过小，从而容易减弱光刻对准时的信号强度，或 者，在所述零层标记沟槽120的深度H3一定的情况下，相应需要增大所述沟 道材料层300的外延生长厚度，即增大位于所述零层标记沟槽120中的沟道材 料层300厚度，所述沟道材料层310和基底100的材料相接近，在获取信号时， 容易将位于所述零层标记沟槽120底部的沟道材料层310顶部误认为所述零层标记沟槽120底部，这相应也会减弱光刻对准时的信号强度。
如果所述介电层310的厚度过大，则所述介电材料315在零层标记沟槽120 中的填充量较大，在对所述介电材料315的材料进行平坦化处理后，所述介电 层310出现的顶面凹陷问题的概率变高。
综上，本实施例中，所述介电层310的厚度为
Figure BDA0002839856330000201
至
Figure BDA0002839856330000202
即所述介 电层310底部至所述基底100顶部的距离为
Figure BDA0002839856330000211
至
Figure BDA0002839856330000212
例如，所述介电 层310的厚度为
Figure BDA0002839856330000213
或
Figure BDA0002839856330000214
还需要说明的是，在实际工艺中，所述零层标记沟槽120的深度H3、所述 沟道材料层300的外延生长厚度、以及所述介电层310的厚度需相互配合，从 而在所述零层标记沟槽120的深度H3以及所述介电层310的厚度满足工艺需 求的同时，使得所述沟道材料层300能够填充满所述凹槽150，且所述沟道材 料层300的质量较高。
此外，当对所述沟道材料层300进行平坦化处理的制程中，通常也需要先 覆盖缓冲层，再对所述缓冲层和沟道材料层300进行平坦化处理，因此，本实 施例利用对所述沟道材料层300进行平坦化处理的制程，在所述零层标记沟槽 120中填充介电材料315、以及对所述介电材料315进行平坦化处理，本实施例 并未新增填充介电材料315的步骤以及平坦化的步骤，与双沟道(double channel)制程的工艺兼容性高。
参考图31，图31是基于图30的剖视图，形成覆盖所述基底100和介电层 310的鳍部掩膜材料层400。
所述鳍部掩膜材料层400用于为后续形成鳍部掩膜层提供工艺基础。
所述鳍部掩膜材料层400的材料可以包括氧化硅、氮氧化硅、氮化硅、碳 氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一 种示例，所述鳍部掩膜材料层400的材料为氮化硅。
本实施例中，采用自对准多重图形化(self-aligned multi patterning，SAMP)工艺形成鳍部，以增加鳍部的密度，进一步缩小相邻鳍部的间距(pitch)，从而 使光刻工艺克服光刻分辨率的极限。例如，所述自对准多重图形化工艺可以包 括自对准双重图形化(self-aligned double patterning，SADP)工艺或自对准四重 图形化(self-alignedquadruple patterning，SAQP)工艺。
作为一种示例，以自对准双重图形化工艺为例进行说明。
继续参考图31，在所述介电层310和所述器件区10d的基底100上方的所 述鳍部掩膜材料层400上形成核心层450，所述核心层450覆盖所述零层标记 沟槽120的顶部。
所述核心层450为后续掩膜侧墙的形成提供支撑。
后续还会去除核心层450，因此所述核心层450为易于被去除的材料，且 去除所述核心层450的工艺对其他膜层的损伤较小。因此，所述核心层450的 材料包括光刻胶、无定形碳、氧化硅、氮化硅、硅或氮化钛等。作为一种示例， 所述核心层450的材料为硅。具体地，所述核心层450的材料为无定形硅。
具体地，形成覆盖所述鳍部掩膜材料层400的核心材料层后，利用掩膜 (mask)图形化所述核心材料层，从而在目标位置处形成核心层450。
本实施例中，所述核心层450覆盖所述零层标记沟槽120的顶部，从而后 续在所述核心层450的侧壁形成掩膜侧墙后，使所述掩膜侧墙露出所述零层标 记沟槽120中的沟道材料层300和介电层310，以免在所述零层标记沟槽120 的位置处形成鳍部。
继续参考图31，在所述核心层450的侧壁形成掩膜侧墙470。
所述掩膜侧墙470用于作为刻蚀所述鳍部掩膜材料层400的掩膜。
所述掩膜侧墙470和核心层450的材料之间具有刻蚀选择比，从而减小去 除所述核心层450的工艺对掩膜侧墙470的损伤，相应使得掩膜侧墙470的形 貌质量和尺寸精度得到保障，进而提高后续鳍部的形貌质量和尺寸精度。
本实施例中，所述核心层450的材料为硅，相应的，所述掩膜侧墙470的 材料为氮化硅。硅与氮化硅具有较高的刻蚀选择比，且氮化硅的硬度和致密度 较高，使所述掩膜侧墙470能够较好地起到刻蚀掩膜的作用。
具体地，通过沉积工艺形成保形覆盖所述核心层450和鳍部掩膜材料层400 的掩膜侧墙材料层，并利用无掩膜刻蚀工艺刻蚀所述掩膜侧墙材料层，形成掩 膜侧墙470。
本实施例中，形成所述掩膜侧墙470后，还包括：去除所述核心层450。
去除所述核心层450，从而为刻蚀所述鳍部掩膜材料层400做准备。作为 一种示例，采用湿法刻蚀工艺刻蚀去除所述核心层450。
结合参考图32至图33，图32是俯视图，图33是图32沿A1A2割线的剖 视图，去除所述核心层450后，以所述掩膜侧墙470为掩膜，刻蚀所述鳍部掩 膜材料层400，形成鳍部掩膜层480；以所述鳍部掩膜层480为掩膜，刻蚀部分 厚度的所述基底100，刻蚀后剩余的基底100作为衬底500，位于所述器件区 10d的衬底500上的凸起作为鳍部510，且在刻蚀所述基底100的过程中，同时 刻蚀部分厚度的所述介电层310。
先将图形传递至鳍部掩膜材料层400中，再利用鳍部掩膜层480将图形传 递至基底100中，从而提高了图形传递的精度。
本实施例中，所述凹槽150中还形成有沟道材料层300，相应的，刻蚀部 分厚度的基底100的步骤中，刻蚀所述沟道材料层300和部分厚度的基底100。
相应的，在本实施例中，在形成有所述沟道材料层300的器件区10d中， 所述鳍部510包括底部鳍部层510b、以及位于所述底部鳍部层510b顶部的沟 道层510t，所述沟道层510t的材料与所述底部鳍部层510b的材料不同。具体 地，所述底部鳍部层510b和衬底500为一体结构。
需要说明的是，所述掩膜侧墙470还形成在所述零层标记沟槽120的四周， 因此，形成鳍部510后，所述鳍部510还形成于所述零层标记区10z中，并环 绕所述零层标记沟槽120。其中，所述零层标记区10z中的鳍部510为伪鳍部， 所述零层标记区10z中的鳍部510不用于形成晶体管。在其他实施例中，也可 以根据工艺需求，通过鳍切(Fin cut)的方式去除所述零层标记区中的鳍部。
还需要说明的是，在刻蚀鳍部掩膜材料层400和基底100的过程中，所述 掩膜侧墙470容易受到损耗，且在刻蚀所述基底100的过程中，所述鳍部掩膜 层480也会受到一定的损耗。作为一种示例，在形成所述鳍部510后，所述掩 膜侧墙470已被去除，所述鳍部510顶部仍保留有部分厚度的鳍部掩膜层480。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在 不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范 围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：
衬底，包括器件区以及零层标记区；
鳍部，凸立于所述器件区的衬底上；
零层标记沟槽，位于所述零层标记区的衬底内，所述零层标记沟槽的顶部和衬底的顶部相齐平；
介电层，填充于所述零层标记沟槽中。
2.如权利要求1所述的半导体结构，其特征在于，所述器件区包括用于形成第一型晶体管的第一子器件区、以及用于形成第二型晶体管的第二子器件区，所述第一型晶体管和第二型晶体管的沟道材料不同；
在所述第一子器件区或第二子器件区中，所述鳍部包括底部鳍部层、以及位于所述底部鳍部层顶部的沟道层，所述沟道层的材料与所述底部鳍部层的材料不同；
其中，所述沟道层还位于所述零层标记沟槽的侧壁和介电层之间、以及所述零层标记沟槽的底部和介电层之间。
3.如权利要求2所述的半导体结构，其特征在于，所述第一型晶体管和第二型晶体管的沟道导电类型不同。
4.如权利要求2所述的半导体结构，其特征在于，所述沟道层的材料包括硅、锗化硅、锗或Ⅲ-Ⅴ族半导体材料。
5.如权利要求1所述的半导体结构，其特征在于，所述零层标记沟槽底部至所述鳍部顶部的距离为
Figure FDA0002839856320000011
至
Figure FDA0002839856320000012
6.如权利要求1所述的半导体结构，其特征在于，所述介电层的材料包括氮化硅、氧化硅、碳氧化硅、氮氧化硅和碳氮氧化硅中的一种或多种。
7.如权利要求2所述的半导体结构，其特征在于，所述介电层底部至所述鳍部顶部的距离为
Figure FDA0002839856320000013
至
Figure FDA0002839856320000014
8.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括器件区、以及用于形成零层标记沟槽的零层标记区；
在所述零层标记区的基底内形成所述零层标记沟槽；
填充所述零层标记沟槽，形成位于所述零层标记沟槽中的介电层；
形成覆盖所述基底和介电层的鳍部掩膜材料层；
在所述介电层和所述器件区的基底上方的所述鳍部掩膜材料层上形成核心层，所述核心层覆盖所述零层标记沟槽的顶部；
在所述核心层的侧壁形成掩膜侧墙；
去除所述核心层；
去除所述核心层后，以所述掩膜侧墙为掩膜，刻蚀所述鳍部掩膜材料层，形成鳍部掩膜层；
以所述鳍部掩膜层为掩膜，刻蚀部分厚度的所述基底，刻蚀后剩余的基底作为衬底，位于所述器件区的衬底上的凸起作为鳍部，且在刻蚀所述基底的过程中，同时刻蚀部分厚度的所述介电层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，填充所述零层标记沟槽，形成位于所述零层标记沟槽中的介电层的步骤包括：向所述零层标记沟槽中填充介电材料，所述介电材料还覆盖所述基底；
对所述介电材料进行平坦化处理，去除高于所述基底顶面的介电材料，保留所述零层标记沟槽中的剩余介电材料作为介电层。
10.如权利要求8或9所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述器件区包括用于形成第一型晶体管的第一子器件区、以及用于形成第二型晶体管的第二子器件区，所述第一型晶体管和第二型晶体管的沟道材料不同；
形成所述零层标记沟槽后，形成所述介电层之前，还包括：在所述第一子器件区或第二子器件区中，去除部分厚度的所述基底，在所述基底中形成凹槽，且所述凹槽的深度小于所述零层标记沟槽的深度；
形成所述零层标记沟槽和凹槽后，形成所述介电层之前，还包括：在所述零层标记沟槽和凹槽中外延生长沟道材料层；
形成所述介电层的步骤中，所述介电层覆盖位于所述零层标记沟槽中的所述沟道材料层；
刻蚀部分厚度的所述基底的步骤中，刻蚀所述沟道材料层和部分厚度的基底。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述凹槽之前，还包括：在所述基底上形成硬掩膜层；在所述硬掩膜层中形成第一掩膜开口，所述第一掩膜开口的侧壁与所述零层标记沟槽的侧壁相齐平；在所述硬掩膜层中形成第二掩膜开口，所述第二掩膜开口位于所述第一子器件区或第二子器件区的基底上方；
形成所述凹槽的步骤包括：以所述硬掩膜层为掩膜，沿所述第二掩膜开口刻蚀部分厚度的基底；
在所述第一掩膜开口露出的零层标记沟槽中、以及所述第二掩膜开口露出的凹槽中外延生长所述沟道材料层；
形成覆盖所述基底和介电层的鳍部掩膜材料层之前，所述形成方法还包括：去除所述硬掩膜层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，在形成所述第一掩膜开口之后，形成所述零层标记沟槽，且在形成所述零层标记沟槽后，形成所述第二掩膜开口；
形成所述零层标记沟槽的步骤包括：以所述硬掩膜层为掩膜，沿所述第一掩膜开口刻蚀部分厚度的基底；
形成所述第二掩膜开口的步骤包括：形成所述零层标记沟槽后，去除所述第一子器件区或第二子器件区中的硬掩膜层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述第二掩膜开口之前，还包括：形成填充于所述零层标记沟槽中并覆盖所述硬掩膜层顶部的平坦化层；在所述平坦化层上形成具有图形开口的图形层，所述图形开口位于所述第一子器件区或第二子器件区的基底上方；以所述图形层为掩膜，去除所述图形开口露出的平坦化层，露出位于所述第一子器件区或第二子器件区的基底上方的所述硬掩膜层；
形成所述第二掩膜开口的步骤中，去除所述图形开口露出的平坦化层后，去除剩余平坦化层露出的所述硬掩膜层；
在所述零层标记沟槽和凹槽中外延生长沟道材料层之前，还包括：去除所述图形层和平坦化层。
14.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述零层标记沟槽后，形成位于所述零层标记沟槽中的介电层之前，还包括：对所述器件区的基底进行阱区注入处理。
15.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述零层标记区的基底内形成所述零层标记沟槽的步骤中，所述零层标记沟槽的深度为
Figure FDA0002839856320000041
至
Figure FDA0002839856320000042
16.如权利要求8所述的半导体结构的形成方法，其特征在于，形成位于所述零层标记沟槽中的介电层的步骤中，所述介电层的材料包括氮化硅、氧化硅、碳氧化硅、氮氧化硅和碳氮氧化硅中的一种或多种。
17.如权利要求10所述的半导体结构的形成方法，其特征在于，形成位于所述零层标记沟槽中的介电层的步骤中，所述介电层的厚度为
Figure FDA0002839856320000043
至
Figure FDA0002839856320000044
18.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一型晶体管和第二型晶体管的沟道导电类型不同。
19.如权利要求10所述的半导体结构的形成方法，其特征在于，所述沟道材料层的材料包括硅、锗化硅、锗或Ⅲ-Ⅴ族半导体材料。
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