CN111627977B - 半导体结构及其形成方法、半导体器件 - Google Patents

半导体结构及其形成方法、半导体器件 Download PDF

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Abstract

一种半导体结构及其形成方法、半导体器件，形成方法包括：提供基底，包括第一区域以及位于相邻第一区域之间的第二区域；在基底上形成多个分立的第一硬掩膜层和位于第一硬掩膜层侧壁上的牺牲侧墙，相邻牺牲侧墙和基底围成开口；形成填充于开口内的第二硬掩膜层；形成第二硬掩膜层后，去除第二区域的牺牲侧墙，保留第一区域的剩余牺牲侧墙作为刻蚀缓冲层；以第一硬掩膜层和第二硬掩膜层为掩膜，在同一步骤中刻蚀刻蚀缓冲层和部分厚度的基底，在第一区域的剩余基底内形成第一凹槽，在第二区域的剩余基底内形成第二凹槽，第一凹槽的深度小于第二凹槽的深度。本发明实施例通过所述刻蚀缓冲层，满足了在基底中所形成的凹槽具有不同深度的需求。

Description

半导体结构及其形成方法、半导体器件
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法、半导体器件。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法、半导体器件，满足在基底中所形成的凹槽能够具有不同深度的需求。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括第一区域、以及位于相邻第一区域之间的第二区域；在所述基底上形成多个分立的第一硬掩膜层以及位于所述第一硬掩膜层侧壁上的牺牲侧墙，相邻所述牺牲侧墙和基底围成开口；形成填充于所述开口内的第二硬掩膜层；形成所述第二硬掩膜层后，去除所述第二区域的牺牲侧墙，保留所述第一区域的剩余牺牲侧墙作为刻蚀缓冲层；以所述第一硬掩膜层和第二硬掩膜层为掩膜，在同一步骤中刻蚀所述刻蚀缓冲层和部分厚度的所述基底，在所述第一区域的剩余基底内形成第一凹槽，在所述第二区域的剩余基底内形成第二凹槽，所述第一凹槽的深度小于第二凹槽的深度。
相应的，本发明实施例还提供一种半导体结构，包括：基底，包括第一区域、以及位于相邻第一区域之间的第二区域；第一硬掩膜层，分立于所述基底上；第二硬掩膜层，分立于相邻所述第一硬掩膜层之间的基底上，所述第一区域的相邻第一硬掩膜层和第二硬掩膜层与所述基底围成沟槽；刻蚀缓冲层，位于所述沟槽中。
相应地，本发明实施例还提供一种半导体器件，包括：衬底，包括器件区、以及位于相邻器件区之间的隔离区；鳍部，分立于所述器件区的衬底上，相邻所述鳍部与衬底围成第一凹槽，相邻器件区的鳍部与所述隔离区的衬底围成第二凹槽，所述第一凹槽的深度小于所述第二凹槽的深度。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在形成第二硬掩膜层后，去除所述第二区域的牺牲侧墙，保留所述第一区域的剩余牺牲侧墙作为刻蚀缓冲层，因此后续以所述第一硬掩膜层和第二硬掩膜层为掩膜，在同一步骤中刻蚀所述刻蚀缓冲层和部分厚度的所述基底的步骤中，在去除所述刻蚀缓冲层之后才能对所述第一区域的基底进行刻蚀，与所述第一区域的基底相比，所述第二区域的基底受到刻蚀的时间更长、刻蚀量更大，从而在所述第一区域的剩余基底内形成第一凹槽、在所述第二区域的剩余基底内形成第二凹槽后，所述第一凹槽的深度小于第二凹槽的深度，进而满足在所述基底中所形成的凹槽能够具有不同深度的需求。
可选方案中，所述第一区域为用于形成器件的器件区，所述第二区域为位于相邻器件区之间的隔离区；以所述第一硬掩膜层和第二硬掩膜层为掩膜，刻蚀所述刻蚀缓冲层和部分厚度的所述基底后，剩余基底用于作为衬底，位于所述衬底上的凸起作为鳍部，所述第一区域的相邻鳍部与衬底围成所述第一凹槽，所述第二区域的鳍部、相邻第一区域的鳍部以及衬底围成所述第二凹槽，所述第一凹槽的深度小于所述第二凹槽的深度，在半导体领域中，后续通常还包括在所述鳍部露出的衬底上形成隔离层的步骤，通过使所述第一凹槽的深度小于所述第二凹槽的深度，后续形成隔离层后，与位于所述第一区域的隔离层相比，位于所述第二区域的隔离层的厚度较大，有利于提高位于所述隔离区的隔离层的隔离作用，进而提高了所述隔离区用于实现相邻器件区之间电学隔离的效果。
附图说明
图1至图6是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图7至图8是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图；
图9是本发明半导体器件一实施例的结构示意图。
具体实施方式
随着半导体制造领域的技术发展，亟需一种新的方法，在基底中形成具有不同深度的凹槽，以满足工艺需求。
为了解决所述技术问题，本发明实施例在同一步骤中刻蚀所述刻蚀缓冲层和部分厚度的所述基底的步骤中，在去除所述刻蚀缓冲层之后才能对第一区域的基底进行刻蚀，与所述第一区域的基底相比，所述第二区域的基底受到刻蚀的时间更长、刻蚀量更大，从而在所述第一区域的剩余基底内形成第一凹槽、在所述第二区域的剩余基底内形成第二凹槽后，所述第一凹槽的深度小于第二凹槽的深度，进而满足在所述基底中所形成的凹槽能够具有不同深度的需求。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图6是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供基底100，包括第一区域I、以及位于相邻第一区域I之间的第二区域II。
本实施例中，所述基底100用于形成衬底以及凸出于衬底上的鳍部。
本实施例中，所述基底100的材料为硅。在另一些实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。在又一些实施例中，所述基底还可以包括第一半导体层以及外延生长于所述第一半导体层上的第二半导体层，第一半导体层用于为后续形成衬底提供工艺基础，第二半导体层用于为后续形成鳍部提供工艺基础。在其他实施例中，所述基底还可以为其他待刻蚀功能层，例如：栅极材料层。
所述基底100包括第一区域I、以及位于相邻第一区域I之间的第二区域II，后续形成于所述第一区域I的凹槽的深度小于形成于所述第二区域II的凹槽的深度。本实施例中，所述第一区域I为用于形成器件的器件区，所述第二区域II为位于相邻器件区之间的隔离区。
需要说明的是，所述基底100上还形成有研磨停止层101。后续制程还包括：以形成于所述基底100上的刻蚀掩膜为掩膜，图形化所述基底100，图形化所述基底100后，还包括采用平坦化处理的方式去除剩余所述刻蚀掩膜的步骤，所述研磨停止层101用于在后续去除所述刻蚀掩膜的过程中，定义平坦化处理停止位置的作用，所述研磨停止层101还能够在后续工艺制程中起到保护所述基底100的作用。本实施例中，所述研磨停止层101的材料为氮化硅。氮化硅材料的硬度和致密度均较大，从而能够保证所述研磨停止层101用于定义后续平坦化处理的停止位置的作用。
继续参考图1，在所述基底100上形成多个分立的第一硬掩膜层102以及位于所述第一硬掩膜层102侧壁上的牺牲侧墙103，相邻所述牺牲侧墙103和基底100围成开口200。
所述第一硬掩膜层102用于作为后续图形化所述基底100的部分掩膜。所述第一硬掩膜层102还用于为形成所述牺牲侧墙103提供工艺平台。
为使所述第一硬掩膜层102能够起到相应的掩膜作用，所述第一硬掩膜层102的材料为与基底100材料具有较大刻蚀选择比的材料。本实施例中，所述第一硬掩膜层102的材料为氮化硅。在其他实施例中，根据基底的材料，所述第一硬掩膜层的材料还可以是其他与基底材料具有较大刻蚀选择比的材料。
本实施例中，所述第一硬掩膜层102分立于所述基底100上。具体地，所述第一硬掩膜层102分立于所述第一区域I的基底100上。在其他实施例中，根据所述第一区域和第二区域的实际大小，所述第一硬掩膜层也可以分立于所述第一区域和第二区域的基底上。
所述牺牲侧墙103用于为后续在所述第一区域I上形成刻蚀缓冲层提供工艺基础，从而后续能够在所述基底100内形成深度不一的凹槽。
后续制程还包括：形成填充于所述开口200内的第二硬掩膜层；形成所述第二硬掩膜层后，去除所述第二区域II的牺牲侧墙103，保留所述第一区域I的剩余牺牲侧墙103作为刻蚀缓冲层；以所述第一硬掩膜层102和第二硬掩膜层为掩膜，在同一步骤中刻蚀所述刻蚀缓冲层和部分厚度的基底100，从而在所述第一区域I的剩余基底100内形成第一凹槽，在所述第二区域II的剩余基底100内形成第二凹槽，且所述第一凹槽的深度小于第二凹槽的深度。如果所述牺牲侧墙103材料与所述基底100材料的刻蚀选择比过小，则后续刻蚀工艺对所述牺牲侧墙103的刻蚀速率过慢，难以在同一步骤中刻蚀所述刻蚀缓冲层和基底100，从而导致第一凹槽和第二凹槽的深度难以同时满足工艺需求；如果该刻蚀选择比过大，则容易导致后续刻蚀工艺对刻蚀缓冲层的刻蚀速率过快，相应会导致刻蚀缓冲层过早地被完全去除，从而导致第一凹槽和第二凹槽的深度差值过小，同样会导致第一凹槽和第二凹槽的深度难以同时满足工艺需求。
为此，本实施例中，所述牺牲侧墙103与基底100材料的刻蚀选择比为0.5至2。其中，所述牺牲侧墙103材料与基底100材料的刻蚀选择比指的是：后续在同一步骤中刻蚀所述基底100和刻蚀缓冲层的工艺步骤中，所述刻蚀工艺对刻蚀缓冲层的刻蚀速率与该刻蚀工艺对所述基底100的刻蚀速率的比值。所述刻蚀缓冲层的材料与所述牺牲侧墙103的材料相同。
本实施例中，所述牺牲侧墙103的材料为氧化硅。氧化硅材料与硅材料的刻蚀选择比在前述的刻蚀选择比数值范围内，从而满足工艺需求，而且，氧化硅材料为半导体领域中常用的材料，有利于提高工艺兼容性。在其他实施例中，根据实际工艺需求，所述牺牲侧墙的材料还可以为硅、氮化硅或氮氧化硅。
本实施例中，所述牺牲侧墙103形成于第一硬掩膜层102的侧壁上。具体地，形成所述牺牲侧墙103的步骤包括：形成保形覆盖所述第一硬掩膜层102顶部和侧壁、以及第一硬掩膜层102所露出的基底100顶部的牺牲侧墙材料层；去除位于所述第一硬掩膜层102以及基底100顶部的牺牲侧墙材料层，保留位于所述第一硬掩膜层102侧壁上的剩余牺牲侧墙材料层作为所述牺牲侧墙103。
通过使所述牺牲侧墙材料层保形覆盖第一硬掩膜层102顶部和侧壁、以及所述第一硬掩膜层102所露出的基底100顶部的方式，后续能够通过无掩膜刻蚀的方式去除位于所述第一硬掩膜层102以及基底100顶部的牺牲侧墙材料层，从而能够省去一张光罩(mask)，降低了形成所述牺牲侧墙103的工艺成本。
本实施例中，采用原子层沉积(Atomic Layer Deposition，ALD)工艺形成牺牲侧墙材料层。原子层沉积工艺具有较好的保形覆盖能力，有利于保证牺牲侧墙材料层能够保形覆盖第一硬掩膜层102顶部和侧壁、以及第一硬掩膜层102所露出的基底100顶部，而且通过原子层沉积工艺还有利于精确控制牺牲侧墙材料层的厚度，进而精确控制牺牲侧墙103的厚度和开口200的开口宽度。
相应地，本实施例中，采用无掩膜干法刻蚀工艺去除位于所述第一硬掩膜层102以及基底100顶部的牺牲侧墙材料层。干法刻蚀工艺具有各向异性刻蚀的特性，有利于在将位于所述第一硬掩膜层102以及基底100顶部的牺牲侧墙材料层去除的同时，使所述第一硬掩膜层102侧壁上的牺牲侧墙材料层被保留，并有利于减小对其他膜层结构的损耗。
所述开口200用于为后续形成第二硬掩膜层提供空间位置。其中，所述第二硬掩膜层也用于作为后续图形化基底100的部分掩膜。本实施例中，开口200的宽度与第一硬掩膜层102的宽度相同。因此，后续形成填充于开口200内的第二硬掩膜层后，所述第二硬掩膜层的宽度与第一硬掩膜层102的宽度相同。
本实施例中，所述基底100用于形成衬底以及凸出于所述衬底的鳍部。通过使所述第二硬掩膜层与所述第一硬掩膜层102的宽度相同，从而后续能够形成具有相同宽度的鳍部，进而提高了所述鳍部的宽度尺寸均一性。
参考图2，形成填充于所述开口200(如图1所示)内的第二硬掩膜层104。
所述第二硬掩膜层104也用于作为后续图形化所述基底100的部分掩膜。
因此，所述第二硬掩膜层104的材料为与所述基底100材料具有较大刻蚀选择比的材料。
本实施例中，所述第二硬掩膜层104与第一硬掩膜层102共同作为后续图形化基底100的掩膜，所述第二硬掩膜层104的材料与第一硬掩膜层102的材料相同，所述第二硬掩膜层104的材料也为氮化硅，从而有利于提高所述第二硬掩膜层104和第一硬掩膜层102后续共同作为图形化基底100的掩膜的效果。
本实施例中，通过使所述第二硬掩膜层104填充于开口200的方式，所述开口200的位置即用于形成第二硬掩膜层104，有利于降低所述第二硬掩膜层104的形成难度、增大工艺窗口。
具体地，形成所述第二硬掩膜层104的步骤相应包括：形成填充于所述开口200内的第二掩膜材料层(图未示)，所述第二掩膜材料层还覆盖所述第一硬掩膜层102和牺牲侧墙103顶部；对所述第二掩膜材料层进行平坦化处理，去除高于所述第一硬掩膜层102和牺牲侧墙103顶部的第二掩膜材料层，保留位于所述开口200内的剩余第二掩膜材料层用于作为所述第二硬掩膜层104。
本实施例中，采用化学气相沉积工艺形成所述第二掩膜材料层。
本实施例中，采用化学机械研磨工艺进行所述平坦化处理。
参考图3至图4，形成所述第二硬掩膜层104后，去除所述第二区域II的牺牲侧墙103(如图3所示)，保留所述第一区域I的剩余牺牲侧墙103作为刻蚀缓冲层107(如图4所示)。
通过保留所述第一区域I的剩余牺牲侧墙103作为刻蚀缓冲层107，因此后续以所述第一硬掩膜层102和第二硬掩膜层104为掩膜，在同一步骤中刻蚀所述刻蚀缓冲层107和部分厚度的所述基底100的步骤中，在去除所述刻蚀缓冲层107之后才能对第一区域I的基底100进行刻蚀，与所述第一区域I的基底100相比，所述第二区域II的基底100受到刻蚀的时间更长、刻蚀量更大，从而在所述第一区域I的剩余基底100内形成第一凹槽、在所述第二区域II的剩余基底100内形成第二凹槽后，所述第一凹槽的深度小于第二凹槽的深度，进而满足在所述基底100中所形成的凹槽能够具有不同深度的需求。
本实施例中，所述第一区域I为器件区，所述第二区域II为隔离区，且所述基底100用于形成衬底以及凸出于所述衬底的鳍部，形成所述第一凹槽和第二凹槽后，后续通常还包括在所述鳍部露出的衬底上形成隔离层的步骤，从而使得形成于所述第二区域II的隔离层的厚度大于形成于所述第一区域I的隔离层厚度，有利于提高位于所述隔离区的隔离层的隔离作用，进而提高所述隔离区用于实现相邻器件区之间电学隔离的效果。
所述刻蚀缓冲层107的厚度根据所述第一凹槽和第二凹槽的深度差值、以及所述牺牲侧墙103与所述基底100材料的刻蚀选择比而定。
本实施例中，所述刻蚀缓冲层107的顶部低于所述第一硬掩膜层102。
其中，所述刻蚀缓冲层107的厚度不宜过小，也不宜过大。如果所述刻蚀缓冲层107的厚度过小，则后续在基底100内所形成的第一凹槽和第二凹槽深度的差值相应过小，后续形成隔离层后，所述隔离区的隔离层和器件区的隔离层厚度差异过小，提高所述隔离区的隔离层的隔离作用的效果不够显著；如果所述刻蚀缓冲层107的厚度过大，则后续在基底100内所形成的第一凹槽和第二凹槽深度的差值相应过大，容易导致第一凹槽和第二凹槽的深度无法同时满足工艺需求。为此，本实施例中，形成所述牺牲侧墙103的步骤中，所述牺牲侧墙103的厚度为第一数值，形成所述刻蚀缓冲层107的步骤中，所述刻蚀缓冲层107的厚度为第二数值，所述第二数值为第一数值的四分之一到二分之一。
在其他实施例中，根据实际工艺情况，也可以对该比值进行调整，使得第一凹槽和第二凹槽的深度均能够满足工艺需求。
因此，本实施例中，在去除第二区域II牺牲侧墙103的过程中，还去除了第一区域I的部分厚度的牺牲侧墙103，从而使得所述刻蚀缓冲层107顶部低于第一硬掩膜层102顶部，并简化工艺步骤。在其他实施例中，也可以仅去除所述第二区域的牺牲侧墙，即所述刻蚀缓冲层顶部与第一硬掩膜层顶部相齐平。
具体地，本实施例中，去除所述第二区域II的牺牲侧墙103，保留所述第一区域I的剩余牺牲侧墙103作为刻蚀缓冲层107的步骤包括：
如图3所示，对所述第一区域I的牺牲侧墙103进行改性处理，将所述第一区域I的部分厚度牺牲侧墙103转化为阻挡层106，所述阻挡层106的耐刻蚀度大于所述牺牲侧墙103的耐刻蚀度。
通过使所述阻挡层106的耐刻蚀度大于牺牲侧墙103的耐刻蚀度，从而在后续去除所述第二区域II牺牲侧墙103的步骤中，与所述牺牲侧墙103相比，所述阻挡层106的被刻蚀速率更慢，因此在将所述第二区域II的牺牲侧墙103完全去除的情况下，仅将所述阻挡层106去除，或者，对所述第一区域I的剩余牺牲侧墙103的刻蚀量较小，从而能够保留所述阻挡层106下方的剩余牺牲侧墙103作为刻蚀缓冲层。
具体地，结合参考图3，对所述第一区域I的牺牲侧墙103进行改性处理的步骤包括：在所述第二区域II的基底100上形成掩膜层105，所述掩膜层105露出第一区域I的牺牲侧墙103顶部；对所述掩膜层105露出的第一区域I牺牲侧墙103进行改性处理。
所述掩膜层105用于保护所述第二区域II的牺牲侧墙103，从而防止所述第二区域II的牺牲侧墙103受到后续改性处理的影响。
本实施例中，所述掩膜层105为光刻胶层。光刻胶层为半导体领域中常用的掩膜材料，有利于提高工艺兼容性。
本实施例中，所述改性处理的步骤包括：对所述第一区域I的牺牲侧墙103进行离子注入，用于提高所述第一区域I的部分厚度牺牲侧墙103的耐刻蚀度，将所述第一区域I的部分厚度牺牲侧墙103转化为阻挡层106。
本实施例中，所述牺牲侧墙103的材料为氧化硅，所述离子注入的离子为硅离子。通过注入硅离子，能够提高所述牺牲侧墙103材料中硅的含量，使所述牺牲侧墙103的致密度更高，从而提高所述牺牲侧墙103的耐刻蚀度，将所述第一区域I的部分厚度牺牲侧墙103转化为阻挡层106。
所述离子注入工艺的注入能量不宜过小，也不宜过大。如果所述注入能量过小，则所述离子注入的深度过小，容易导致阻挡层106的厚度过小，相应容易导致阻挡层106被过早的去除，从而导致后续刻蚀缓冲层的厚度过小，或者，在阻挡层106厚度能够满足其作用的情况下，容易导致后续刻蚀缓冲层的厚度过大，上述两种情况，均容易导致后续第一凹槽和第二凹槽的深度差值无法满足工艺需求；如果所述注入能量过大，则所述离子注入的深度过大，阻挡层106的厚度相应过大，第一区域I的剩余牺牲侧墙103的厚度相应过小，也容易导致后续所形成的第一凹槽和第二凹槽的深度差值无法满足工艺需求。为此，本实施例中，所述离子注入的离子为硅离子，硅离子的注入能量为1Kev至3Kev。
所述离子注入工艺的注入剂量不宜过小，也不宜过大。如果所述注入剂量过小，则所述阻挡层106中的注入离子含量较小，相应容易导致阻挡层106的致密度和硬度增大的效果不显著，所述阻挡层106所能起到的工艺效果不显著；如果所述注入剂量过大，容易导致所述阻挡层106的耐刻蚀度过大，超出工艺预设需求，后续去除第二区域II的牺牲侧墙103的步骤中，对阻挡层106的刻蚀速率过慢，从而导致第一区域I上还残留有部分厚度的阻挡层106，容易降低后续图形化基底100的工艺效果。为此，本实施例中，所述离子注入的离子为硅离子，硅离子的注入剂量为1E14原子每平方厘米至1E16原子每平方厘米。
所述离子注入工艺的注入角度也不宜过大。如果所述注入角度过大，容易降低注入离子在所述阻挡层106中的分布均匀性，从而降低所述阻挡层106的形成质量。为此，本实施例中，所述离子注入工艺的注入角度为0°至5°。其中，所述注入角度指的是离子注入工艺的注入方向与基底100表面法线的夹角。
在其他实施例中，当所述牺牲侧墙的材料为其他材料时，相应注入合适的离子以提高位于第一区域的部分厚度牺牲侧墙的耐刻蚀度。例如，当所述牺牲侧墙的材料为硅时，相应注入硼离子以提高部分所述牺牲侧墙的耐刻蚀度。
相应的，所述离子注入工艺的参数包括：注入离子为硼离子，硼离子的注入剂量1E14原子每平方厘米至1E16原子每平方厘米，注入能量为1Kev至3Kev，注入角度为0°至5°。
本实施例中，进行所述改性处理后，还包括：去除掩膜层105，从而露出第二区域II的牺牲侧墙103，为后续去除第二区域II的牺牲侧墙103做准备。
如图4所示，去除所述第二区域II的牺牲侧墙103(如图3所示)、以及所述阻挡层106(如图3所示)，保留所述第一区域I的剩余牺牲侧墙103作为刻蚀缓冲层107。
本实施例中，所述阻挡层106的耐刻蚀度大于牺牲侧墙103的耐刻蚀度。因此，所述阻挡层106的被刻蚀速率小于牺牲侧墙103的被刻蚀速率，从而在将所述第二区域II牺牲侧墙103完全去除的同时，能够仅将所述阻挡层106去除，或者，对第一区域I的剩余牺牲侧墙103的刻蚀量较小，所述第一区域I的剩余牺牲侧墙103能够保留。
因此，本实施例中，形成所述刻蚀缓冲层107后，所述刻蚀缓冲层107顶部低于所述第一硬掩膜层102顶部。
本实施例中，采用湿法刻蚀工艺去除第二区域II的牺牲侧墙103、以及阻挡层106。湿法刻蚀工艺操作简单，工艺成本低，且易于实现较高的刻蚀选择比。
本实施例中，所述牺牲侧墙103的材料为氧化硅，采用氢氟酸溶液进行所述湿法刻蚀工艺。氢氟酸溶液为半导体工艺中氧化硅的常用刻蚀溶液，有利于提高工艺兼容性、降低工艺成本。在其他实施例中，当所述牺牲侧墙的材料为其他材料时，相应采用合适的刻蚀溶液进行所述湿法刻蚀工艺。例如，当所述牺牲侧墙的材料为硅时，采用Ammonia溶液进行所述湿法刻蚀工艺。其中，Ammonia溶液指的是NH4OH与水的混合溶液。
所述氢氟酸溶液中氢氟酸的体积百分比浓度不宜过小，也不宜过大。如果所述体积百分浓度比过小，容易导致所述湿法刻蚀工艺的刻蚀速率过慢，进而降低生产效率；如果所述体积百分比浓度过大，容易降低刻蚀速率的均一性和稳定性，相应容易增加工艺风险、产生副作用。为此，本实施例中，所述氢氟酸溶液中氢氟酸的体积百分比浓度为1：100至1：2000。
所述湿法刻蚀工艺的工艺温度不宜过低，也不宜过高。如果所述工艺温度过低，也容易导致湿法刻蚀工艺的刻蚀速率过慢、降低生产产能；如果所述工艺温度过高，容易降低刻蚀工艺的稳定性，而且容易对半导体结构的性能产生的不良影响。为此，本实施例中，所述湿法刻蚀工艺的工艺温度为20℃至100℃。
所述湿法刻蚀工艺的刻蚀时间不宜过短，也不宜过长。如果所述刻蚀时间过短，容易导致所述第二区域II的牺牲侧墙103难以被完全去除；如果所述刻蚀时间过长，容易在将所述第二区域II的牺牲侧墙103、以及阻挡层106去除后，对所述第一区域I的剩余牺牲侧墙103造成刻蚀，进而导致所述刻蚀缓冲层107的厚度难以满足预设需求，而且容易造成工艺时间的浪费。为此，本实施例中，所述湿法刻蚀工艺的刻蚀时间为10秒至600秒。
需要说明的是，通过前述改性处理，能够采用无掩膜刻蚀的方式，去除所述第二区域II的牺牲侧墙103、以及第一区域I的部分厚度的牺牲侧墙103(即所述阻挡层106)，与通过光罩分别去除第二区域的牺牲侧墙、以及第一区域的部分厚度牺牲侧墙的方案相比，本实施例节省了一张光罩，降低了工艺成本。
参考图5，以所述第一硬掩膜层102和第二硬掩膜层104为掩膜，在同一步骤中刻蚀所述刻蚀缓冲层107和部分厚度的所述基底100(如图4所示)，在所述第一区域I的剩余基底100内形成第一凹槽400，在所述第二区域II的剩余基底100内形成第二凹槽500，所述第一凹槽400的深度小于第二凹槽500的深度。
所述第一区域I的基底100上保留有刻蚀缓冲层107，因此在去除所述刻蚀缓冲层107之后才能对所述第一区域I的基底100进行刻蚀，与所述第一区域I的基底100相比，所述第二区域II的基底100受到刻蚀的时间更长、刻蚀量更大，从而形成所述第一凹槽400和第二凹槽500后，所述第一凹槽400的深度小于第二凹槽500的深度，进而满足在所述基底100中所形成的凹槽能够具有不同深度的需求。
具体地，本实施例中，所述第一区域I为用于形成器件的器件区，所述第二区域II为位于相邻器件区之间的隔离区，以所述第一硬掩膜层102和第二硬掩膜层104为掩膜，刻蚀所述刻蚀缓冲层107和部分厚度的所述基底100后，剩余基底100(如图4所示)用于作为衬底110，位于所述衬底110上的凸起作为鳍部120，所述第一区域I的相邻鳍部120与衬底110围成所述第一凹槽400，所述第二区域II的鳍部120、相邻第一区域I的鳍部120以及衬底110围成所述第二凹槽500，所述第一凹槽400的深度小于所述第二凹槽500的深度。
在半导体领域中，后续通常还包括在所述鳍部120露出的衬底110上形成隔离层的步骤，通过使所述第一凹槽400的深度小于所述第二凹槽500的深度，后续形成隔离层后，与位于所述第一区域I的隔离层相比，位于所述第二区域II的隔离层的厚度较大，有利于提高位于所述隔离区的隔离层的隔离作用，进而提高了所述隔离区用于实现相邻器件区之间电学隔离的效果。
所述第二凹槽500的深度与第一凹槽400深度的差值不宜过小，也不宜过大。如果所述差值过小，则后续所述位于隔离区隔离层的隔离作用的提高的效果不够显著；如果所述差值过大，在所述第一凹槽400的深度满足工艺需求的情况下，所述第二凹槽500的深度相应过大，相应导致所述第二凹槽500的深宽比过大，容易增加后续隔离层的形成难度、降低隔离层的形成质量。为此，本实施例中，所述第二凹槽500的深度为第一凹槽400深度的1.5倍至3倍。
本实施例中，采用干法刻蚀工艺刻蚀所述刻蚀缓冲层107和部分厚度的所述基底100。干法刻蚀工艺具有各向异性刻蚀的特性、以及较好的刻蚀剖面控制性，有利于使所述衬底110和鳍部120的形貌满足工艺需求。
需要说明的是，本实施例中，形成所述第一凹槽400和第二凹槽500后，剩余所述基底100上还保留有剩余的第一硬掩膜层102和第二硬掩膜层104，因此，形成所述第一凹槽400和第二凹槽500后，还包括：去除剩余所述第一硬掩膜层102和第二硬掩膜层104。
本实施例中，采用平坦化处理的方式去除剩余所述第一硬掩膜层102和第二硬掩膜层104。具体地，采用化学机械研磨工艺进行所述平坦化处理。化学机械研磨工艺的成本低，工艺简单。
本实施例中，所述基底100上形成有研磨停止层101，因此，以所述研磨停止层101顶部为停止位置，研磨去除剩余所述第一硬掩膜层102和第二硬掩膜层104，有利于提高剩余所述基底100的高度一致性。具体地，有利于提高所述鳍部120的高度一致性。
结合参考图6，本实施例中，形成所述衬底110和鳍部120后，还包括：去除所述第二区域II的鳍部120。具体地，去除所述第二区域II的鳍部后，相邻所述第二凹槽500互相连通，形成第三凹槽600。
本实施例中，所述第二区域II为隔离区，位于所述第二区域II的鳍部120为伪鳍部。通过去除所述第二区域II的鳍部120，从而避免后续在所述隔离区形成器件，进而保证所述隔离区用于隔离相邻器件区的隔离效果。
而且，与形成具有相同深度的第一凹槽和第二凹槽之后，再去除所述第二区域的伪鳍部并刻蚀所述第二区域的部分厚度衬底，以使所述第二区域的衬底表面低于所述第一区域的衬底表面的方案相比，本实施例中，先在第一区域I和第二区域II形成具有不同深度的凹槽，再去除所述第二区域II的鳍部120，避免进行刻蚀所述第二区域衬底的步骤，从而避免刻蚀所述第二区域衬底的工艺对第一区域的衬底和鳍部产生影响，而且，本实施例形成所述第三凹槽600的工艺步骤较为简单，相应能够提高刻蚀工艺对所述第三凹槽600的剖面控制性，使所述第三凹槽600的形貌满足工艺需求。
本实施例中，采用干法刻蚀工艺去除第二区域II的鳍部120，有利于减小去除所述第二区域II鳍部120的工艺对其他膜层结构的影响，而且有利于使所述第三凹槽600的形貌满足工艺需求。
在其他实施例中，还可以在形成所述刻蚀缓冲层后，去除所述第二区域的所述第二硬掩膜层，后续以所述第一硬掩膜层和第二硬掩膜层为掩膜，在同一步骤中刻蚀所述刻蚀缓冲层和部分厚度的所述基底后，所述第二区域上相应不形成鳍部，从而避免进行去除所述第二区域的鳍部的步骤，进而避免了去除所述第二区域鳍部的工艺对第一区域的鳍部和衬底产生影响。
图7至图8是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：采用的牺牲侧墙的材料不同，且去除所述第二区域的牺牲侧墙，保留所述第一区域的剩余牺牲侧墙作为刻蚀缓冲层的步骤中，对所述第二区域的牺牲侧墙进行改性处理。
本实施例中，所述牺牲侧墙103a的材料为氮化硅。为使所述第一硬掩膜层102a和第二硬掩膜层104a能够起到相应的掩膜作用，所述第一硬掩膜层102a和第二硬掩膜层104a的材料为氧化硅。
相应地，本实施例中，形成所述第二硬掩膜层104a的步骤包括：采用旋涂工艺，形成填充于所述开口200a内的第二硬掩膜层104a。
通过采用旋涂工艺形成所述第二硬掩膜层104a，从而省去了进行平坦化处理的步骤，相应简化了工艺流程，而且有利于提高所述第二硬掩膜层104a的顶面平坦度以及高度一致性，进而有利于提高后续以所述第一硬掩膜层102a和第二硬掩膜层104a为掩膜图形化所述基底100a的工艺效果。
参考图7，对所述第二区域ii的牺牲侧墙103a进行改性处理，将所述第二区域ii的部分牺牲侧墙103a转化为牺牲层106a，所述牺牲层106a的耐刻蚀度小于所述牺牲侧墙103a的耐刻蚀度。
通过使所述牺牲层106a的耐刻蚀度小于牺牲侧墙103a的耐刻蚀度，从而在后续去除第二区域ii的牺牲侧墙103a的步骤中，与所述牺牲侧墙103a相比，所述牺牲层106a被刻蚀速率更快，因此在将所述第二区域ii的牺牲层106a和牺牲侧墙103a完全去除的情况下，仅去除所述第一区域i的部分厚度牺牲侧墙103a，从而能够保留所述第一区域i的剩余牺牲侧墙103a作为刻蚀缓冲层。
具体地，对所述第二区域ii的牺牲侧墙103a进行改性处理的步骤包括：在所述第一区域i的基底100a上形成掩膜层105a，所述掩膜层105a露出第二区域ii的牺牲侧墙103a顶部；对所述掩膜层105a露出的第二区域ii牺牲侧墙103a进行改性处理。
对所述掩膜层105a的描述，可参考前述实施例的相应描述，在此不再赘述。
本实施例中，所述改性处理的步骤包括：对所述第二区域ii的牺牲侧墙103a进行等离子体处理，用于降低所述第二区域ii的部分厚度牺牲侧墙103a的耐刻蚀度，将所述第二区域ii的部分厚度牺牲侧墙103a转化为牺牲层106a。
本实施例中，所述牺牲侧墙103a的材料为氮化硅，在氢气或氦气氛围下进行所述等离子体处理。氢原子和氦原子的原子质量小，因此在相同偏置功率的情况下，氢原子和氦原子获得的动能较大、速度较快，能够将所述牺牲侧墙103a中的化学键打断，从而减小所述牺牲侧墙103a材料的致密度，使其耐刻蚀度减小，进而使所述牺牲层106a更易被去除。
所述等离子体处理的气体流量不宜过小，也不宜过大。如果所述气体流量过小，则所述改性处理的速率较慢，容易降低工艺制造效率；如果所述气体流量过大，容易降低工艺稳定性、增加工艺风险，而且，容易导致所述牺牲层106a的厚度过大，进而在后续去除所述第二区域ii的牺牲层106a和牺牲侧墙103a后，所述第一区域i的剩余牺牲侧墙103a的高度过小，该高度难以满足后续第一凹槽和第二凹槽的深度需求。为此，本实施例中，所述等离子体处理的气体为氢气或氦气，氢气或氦气的气体流量为100sccm至1000sccm。
所述等离子体处理的偏置功率不宜过小，也不宜过大。如果所述偏置功率过小，则所述等离子体获得的能量相应过小，容易导致等离子体难以进入到所述第二区域ii牺牲侧墙103a的内部，进而导致所述牺牲层106a的厚度过小；如果所述偏置功率过大，则容易导致牺牲层106a的厚度过大，而且容易增加所述等离子体处理对其他膜层结构产生不良影响的概率，其中，牺牲层106a的厚度过大或者过小，均会导致后续第一凹槽和第二凹槽的深度难以同时满足工艺需求。为此，本实施例中，所述等离子体处理的偏置功率为10瓦至200瓦。
所述等离子体处理的处理时间不宜过短，也不宜过长。如果所述处理时间过短，容易导致所述等离子体处理的反应不够充分；如果所述处理时间过长，不仅容易使所述牺牲层106a的厚度超出预设需求，还容易造成工艺时间的浪费。为此，本实施例中，所述等离子体处理的处理时间为10秒至600秒。
本实施例中，所述等离子体处理的工艺压强为10mtorr至100mtorr。通过将气体流量、处理时间、偏置功率和工艺压强设定在合理范围内，并互相配合，从而在提高处理效率和稳定性的同时，降低工艺成本、减少副作用。
本实施例中，进行所述改性处理后，还包括：去除所述掩膜层105a，从而露出所述第一区域i的牺牲侧墙103a，为后续去除所述第一区域i的部分厚度牺牲侧墙103a做准备。
参考图8，去除所述牺牲层106a(如图7所示)、所述牺牲层106a底部的剩余牺牲侧墙103a(如图7所示)、以及所述第一区域ii的部分厚度牺牲侧墙103a，保留所述第一区域i的剩余牺牲侧墙103a作为刻蚀缓冲层107a。
本实施例中，所述牺牲层106a的耐刻蚀度小于牺牲侧墙103a的耐刻蚀度，因此，所述牺牲层106a被刻蚀速率大于与牺牲侧墙103a的被刻蚀速率，从而在将所述第二区域ii的牺牲层106a和牺牲侧墙103a完全去除的情况下，仅去除第一区域i的部分厚度牺牲侧墙103a，所述第一区域i的剩余牺牲侧墙103a能够被保留。
因此，本实施例中，形成所述刻蚀缓冲层107a后，所述刻蚀缓冲层107a顶部低于所述第一硬掩膜层102a顶部。
本实施例中，采用湿法刻蚀工艺去除所述牺牲层106a、所述牺牲层106a底部的剩余牺牲侧墙103a、以及所述第一区域ii的部分厚度牺牲侧墙103a。湿法刻蚀工艺操作简单，工艺成本低，而且易于实现较高的刻蚀选择比。
本实施例中，所述牺牲侧墙103a的材料为氮化硅，采用热磷酸溶液进行所述湿法刻蚀工艺。热磷酸溶液为半导体工艺中氮化硅的常用刻蚀溶液，有利于提高工艺兼容性、降低工艺成本。
相应地，根据实际工艺需求，需将所述湿法刻蚀工艺中刻蚀溶液的体积百分比浓度、刻蚀时间和工艺温度设定在合理范围内，并互相配合，从而在提高处理效率和稳定性的同时，降低工艺成本、减少副作用。
需要说明的是，在其他实施例中，当后续所形成第一凹槽和第二凹槽的深度差较大时，还可以通过不进行所述改性处理的方式形成所述刻蚀缓冲层。具体地，通过去除所述第二区域的牺牲侧墙，保留所述第一区域的剩余牺牲侧墙作为刻蚀缓冲层。相应地，形成所述刻蚀缓冲层后，所述刻蚀缓冲层顶部与所述第一硬掩膜层顶部相齐平。
通过省去进行所述改性处理的步骤，相应简化了工艺流程。
该实施例中，去除所述第二区域的牺牲侧墙，保留第一区域的剩余牺牲侧墙作为刻蚀缓冲层的步骤包括：在所述第一区域的基底上形成掩膜层，所述掩膜层露出第二区域的牺牲侧墙顶部；以掩膜层为掩膜，去除第二区域的牺牲侧墙，保留第一区域的剩余牺牲侧墙作为刻蚀缓冲层；去除第二区域的牺牲侧墙后，还包括：去除所述掩膜层。
后续步骤与前述实施例中的相同，在此不再赘述。
相应的，本发明还提供一种半导体结构。参考图4，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底100，包括第一区域I、以及位于相邻第一区域I之间的第二区域II；第一硬掩膜层102，分立于所述基底100上；第二硬掩膜层104，分立于相邻所述第一硬掩膜层102之间的基底100上，所述第一区域I的相邻第一硬掩膜层102和第二硬掩膜层104与所述基底100围成沟槽(未标示)；刻蚀缓冲层107，位于所述沟槽中。
后续制程还包括：以所述第一硬掩膜层102和第二硬掩膜层104为掩膜，在同一步骤中刻蚀所述刻蚀缓冲层107和部分厚度基底100，所述刻蚀缓冲层107仅位于第一区域I的基底100上，因此后续去除所述刻蚀缓冲层107之后才能对第一区域I的基底100进行刻蚀，与所述第一区域I的基底100相比，所述第二区域II的基底100受到刻蚀的时间更长、刻蚀量更大，从而在所述第一区域I的剩余基底100内形成第一凹槽、在所述第二区域II的剩余基底100内形成第二凹槽后，所述第一凹槽的深度小于第二凹槽的深度，进而满足在所述基底100中所形成的凹槽能够具有不同深度的需求。
本实施例中，所述基底100用于形成衬底以及凸出于衬底上的鳍部。
本实施例中，所述基底100的材料为硅。在另一些实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。在又一些实施例中，所述基底还可以包括第一半导体层以及外延生长于所述第一半导体层上的第二半导体层，第一半导体层用于为后续形成衬底提供工艺基础，第二半导体层用于为后续形成鳍部提供工艺基础。在其他实施例中，所述基底还可以为其他待刻蚀功能层，例如：栅极材料层。
所述基底100包括第一区域I、以及位于相邻第一区域I之间的第二区域II，后续形成于所述第一区域I的凹槽的深度小于形成于第二区域II的凹槽的深度。
本实施例中，所述第一区域I为用于形成器件的器件区，所述第二区域II为位于相邻器件区之间的隔离区，所述基底100用于形成衬底以及凸出于衬底的鳍部，后续以第一硬掩膜层102和第二硬掩膜层104为掩膜，在同一步骤中刻蚀所述刻蚀缓冲层107和部分厚度基底100后，剩余基底100用于作为衬底，位于所述衬底上的凸起作为鳍部，所述第一区域I的相邻鳍部与衬底围成所述第一凹槽，所述第二区域II的鳍部、相邻第一区域I的鳍部以及衬底围成所述第二凹槽，所述第一凹槽的深度小于第二凹槽的深度，在半导体领域中，后续通常还包括在鳍部露出的衬底上形成隔离层的步骤，通过使所述第一凹槽的深度小于第二凹槽的深度，从而后续形成隔离层后，与位于第一区域I的隔离层相比，位于第二区域II的隔离层的厚度较大，有利于提高位于隔离区的隔离层的隔离作用，进而提高了所述隔离区用于实现相邻器件区之间电学隔离的效果。
需要说明的是，本实施例中，所述半导体结构还包括：研磨停止层101，位于所述基底100与第一硬掩膜层102之间、所述基底100与第二硬掩膜层104之间、所述基底100与刻蚀缓冲层107之间，所述研磨停止层101还位于第一硬掩膜层102、第二硬掩膜层104和刻蚀缓冲层107所露出的基底100上。
后续以第一硬掩膜层102和第二硬掩膜层104为掩膜，在同一步骤中刻蚀所述刻蚀缓冲层107以及部分厚度基底100后，还包括采用平坦化处理的方式去除剩余所述第一硬掩膜层102和第二硬掩膜层104，所述研磨停止层101用于在后续去除位于剩余第一硬掩膜层102和第二硬掩膜层104的过程中，定义平坦化处理的停止位置的作用，所述研磨停止层101还能够在工艺制程中保护基底100。本实施例中，所述研磨停止层101的材料为氮化硅。氮化硅材料的硬度和致密度均较大，从而保证所述研磨停止层101用于定义后续平坦化处理的停止位置的作用。
所述第一硬掩膜层102用于作为后续图形化所述基底100的部分掩膜。所述第一硬掩膜层102还用于为所述牺牲侧墙103的形成提供工艺平台。
为使所述第一硬掩膜层102能够起到相应的掩膜作用，所述第一硬掩膜层102的材料为与基底100材料具有较大刻蚀选择比的材料。本实施例中，所述第一硬掩膜层102的材料为氮化硅。在其他实施例中，根据基底的材料，所述第一硬掩膜层的材料还可以是其他与基底材料具有较大刻蚀选择比的材料。
本实施例中，所述第一硬掩膜层102分立于所述基底100上。具体地，所述第一硬掩膜层102分立于所述第一区域I的基底100上。在其他实施例中，根据所述第一区域和第二区域的实际大小，所述第一硬掩膜层也可以分立于所述第一区域和第二区域的基底上。
所述第二硬掩膜层104也用于作为后续图形化基底100的部分掩膜。因此，所述第二硬掩膜层104的材料为与基底100材料具有较大刻蚀选择比的材料。
本实施例中，所述第二硬掩膜层104与第一硬掩膜层102共同作为后续图形化基底100的掩膜，所述第二硬掩膜层104的材料与第一硬掩膜层102的材料相同，所述第二硬掩膜层104的材料也为氮化硅，从而有利于提高所述第二硬掩膜层104和第一硬掩膜层102后续共同作为图形化基底100的掩膜的效果。
本实施例中，所述第二硬掩膜层104与所述第一硬掩膜层102的宽度相同。
本实施例中，所述基底100用于形成衬底以及凸出于所述衬底的鳍部。通过使所述第二硬掩膜层104与所述第一硬掩膜层102的宽度相同，从而后续能够形成具有相同宽度的鳍部，进而提高了所述鳍部的宽度尺寸均一性。
所述刻蚀缓冲层107用于作为图形化所述第一区域I基底的缓冲层，后续以所述第一硬掩膜层102和第二硬掩膜层104为掩膜，在同一步骤中刻蚀所述刻蚀缓冲层107和部分厚度的基底100后，从而在所述第一区域I的剩余基底100内形成第一凹槽，在所述第二区域II的剩余基底100内形成第二凹槽，且所述第一凹槽的深度小于第二凹槽的深度。如果所述刻蚀选择比过小，则后续刻蚀工艺对所述刻蚀缓冲层107的刻蚀速率过慢，难以在同一步骤中刻蚀所述刻蚀缓冲层107和基底100，从而导致第一凹槽和第二凹槽的深度难以同时满足工艺需求；如果该刻蚀选择比过大，则容易导致后续刻蚀工艺对刻蚀缓冲层107的刻蚀速率过快，相应会导致刻蚀缓冲层107过早地被完全去除，从而导致第一凹槽和第二凹槽的深度差值过小，同样会导致第一凹槽和第二凹槽的深度难以同时满足工艺需求。
为此，本实施例中，所述刻蚀缓冲层107与所述基底100材料的刻蚀选择比0.5至2。其中，所述刻蚀缓冲层107材料与所述基底100材料的刻蚀选择比指的是：后续在同一步骤中刻蚀所述基底100和刻蚀缓冲层107的工艺步骤中，所述刻蚀工艺对所述刻蚀缓冲层107的刻蚀速率与该刻蚀工艺对所述基底100的刻蚀速率的比值。
本实施例中，所述刻蚀缓冲层107的材料为氧化硅。氧化硅材料与硅材料的刻蚀选择比在前述的刻蚀选择比数值范围内，从而满足工艺需求，而且，氧化硅材料为半导体领域中常用的材料，有利于提高工艺兼容性。在其他实施例中，根据实际工艺需求，刻蚀缓冲层的材料还可以为硅、氮化硅或氮氧化硅。
所述刻蚀缓冲层107的厚度根据后续第一凹槽和第二凹槽的深度差、以及，所述刻蚀缓冲层107材料与基底100材料的刻蚀选择比而定。
本实施例中，所述刻蚀缓冲层107顶部低于所述第一硬掩膜层102顶部。
其中，所述刻蚀缓冲层107的厚度不宜过小，也不宜过大。如果刻蚀缓冲层107的厚度过小，则后续在所述基底100内所形成的第一凹槽和第二凹槽深度的差值相应过小，后续形成隔离层后，隔离区和器件区的隔离层厚度差异过小，提高位于隔离区隔离层的隔离作用的效果不够显著；如果所述刻蚀缓冲层107的厚度过大，容易导致第一凹槽和第二凹槽的深度无法同时满足工艺需求。为此，本实施例中，所述第一硬掩膜层102的厚度为第一数值，所述刻蚀缓冲层107的厚度为第二数值，所述第二数值为第一数值的四分之一至二分之一。
在其他实施例中，根据实际工艺情况，也可以对该比值进行调整，使得第一凹槽和第二凹槽的深度均能够满足工艺需求。
在其他实施例中，所述刻蚀缓冲层顶部还可以与第一硬掩膜层顶部相齐平。
相应的，本发明还提供一种半导体器件。参考图9，示出了本发明半导体器件一实施例的结构示意图。
所述半导体器件包括：衬底110b，包括器件区100i、以及位于相邻器件区100i之间的隔离区100ii；鳍部120b，分立于所述器件区100i的衬底110b上，相邻所述鳍部120b与衬底110b围成第一凹槽400b，相邻器件区100i的鳍部120b与所述隔离区100ii的衬底110b围成第二凹槽600b，所述第一凹槽400b的深度小于所述第二凹槽600b的深度。
在半导体领域中，后续通常还包括在所述鳍部120b露出的衬底110b上形成隔离层的步骤，通过使所述第一凹槽400b的深度小于第二凹槽600b的深度，从而后续形成隔离层后，与位于所器件区100i的隔离层相比，位于所述隔离区100ii的隔离层的厚度较大，有利于提高位于隔离区100ii的隔离层的隔离作用，进而提高了隔离区100ii用于实现相邻器件区100i之间电学隔离的效果。
所述第二凹槽600b的深度与第一凹槽400b深度的差值不宜过小，也不宜过大。如果所述差值过小，则后续所述隔离区100ii隔离层的隔离作用的提高的效果不够显著；如果所述差值过大，在所述第一凹槽400b深度满足需求的情况下，容易导致所述第二凹槽600b的深宽比相应过大，从而容易增加后续隔离层的形成难度、降低隔离层的形成质量。为此，本实施例中，所述第二凹槽600b的深度为第一凹槽400b深度的1.5倍至3倍。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括第一区域、以及位于相邻第一区域之间的第二区域；
在所述基底上形成多个分立的第一硬掩膜层以及位于所述第一硬掩膜层侧壁上的牺牲侧墙，且沿垂直于所述第一硬掩膜层侧壁的方向上，位于所述第一硬掩膜层侧壁上的牺牲侧墙的厚度均相同，相邻所述牺牲侧墙和基底围成开口；
形成填充于所述开口内的第二硬掩膜层，相邻所述第二硬掩膜层和第一硬掩膜层之间的距离均相同；
形成所述第二硬掩膜层后，去除所述第二区域的牺牲侧墙，保留所述第一区域的剩余牺牲侧墙作为刻蚀缓冲层；
以所述第一硬掩膜层和第二硬掩膜层为掩膜，在同一步骤中刻蚀所述刻蚀缓冲层和部分厚度的所述基底，在所述第一区域的剩余基底内形成第一凹槽，在所述第二区域的剩余基底内形成第二凹槽，所述第一凹槽的深度小于第二凹槽的深度。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述第二区域的牺牲侧墙，保留所述第一区域的剩余牺牲侧墙作为刻蚀缓冲层的步骤包括：对所述第一区域的牺牲侧墙进行改性处理，将所述第一区域的部分厚度牺牲侧墙转化为阻挡层，所述阻挡层的耐刻蚀度大于所述牺牲侧墙的耐刻蚀度；
去除所述第二区域的牺牲侧墙以及所述阻挡层，保留所述第一区域的剩余牺牲侧墙作为刻蚀缓冲层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述第二区域的牺牲侧墙，保留所述第一区域的剩余牺牲侧墙作为刻蚀缓冲层的步骤包括：对所述第二区域的牺牲侧墙进行改性处理，将所述第二区域的部分牺牲侧墙转化为牺牲层，所述牺牲层的耐刻蚀度小于所述牺牲侧墙的耐刻蚀度；
去除所述牺牲层、所述牺牲层底部的剩余牺牲侧墙、以及所述第一区域的部分厚度牺牲侧墙，保留所述第一区域的剩余牺牲侧墙作为刻蚀缓冲层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲侧墙材料和所述基底材料的刻蚀选择比为0.5至2。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述牺牲侧墙的步骤中，所述牺牲侧墙的材料为氧化硅、硅、氮化硅或氮氧化硅。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，对所述第一区域的牺牲侧墙进行改性处理的步骤包括：对所述第一区域的牺牲侧墙进行离子注入，用于提高所述第一区域的部分厚度牺牲侧墙的耐刻蚀度，将所述第一区域的部分厚度牺牲侧墙转化为阻挡层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述牺牲侧墙的材料为氧化硅，所述离子注入的离子为硅离子；
或者，所述牺牲侧墙的材料为硅，所述离子注入的离子为硼离子。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，所述离子注入的参数包括：注入离子为硅离子，硅离子的注入剂量1E14原子每平方厘米至1E16原子每平方厘米，注入能量为1Kev至3Kev，注入角度为0°至5°。
9.如权利要求3所述的半导体结构的形成方法，其特征在于，对所述第二区域的牺牲侧墙进行改性处理的步骤包括：对所述第二区域的牺牲侧墙进行等离子体处理，用于降低所述第二区域的部分厚度牺牲侧墙的耐刻蚀度，将所述第二区域的部分厚度牺牲侧墙转化为牺牲层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述牺牲侧墙的材料为氮化硅，在氢气或氦气氛围下进行所述等离子体处理。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述等离子体处理的参数包括：氢气或氦气的气体流量为100sccm至1000sccm，工艺压强为10mtorr至100mtorr，源功率为50瓦至100瓦，偏置功率为10瓦至200瓦，处理时间为10秒至600秒。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述第二区域的牺牲侧墙。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述牺牲侧墙的材料为氧化硅，所述湿法刻蚀工艺的参数包括：刻蚀溶液为氢氟酸溶液，氢氟酸溶液的体积百分比浓度为1：100至1：2000，工艺温度为20℃至100℃，刻蚀时间为10秒至600秒。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域为用于形成器件的器件区，所述第二区域为位于相邻器件区之间的隔离区；
以所述第一硬掩膜层和第二硬掩膜层为掩膜，在同一步骤中刻蚀所述刻蚀缓冲层和部分厚度的所述基底后，剩余基底用于作为衬底，位于所述衬底上的凸起作为鳍部，所述第一区域的相邻鳍部与衬底围成所述第一凹槽，所述第二区域的鳍部、相邻第一区域的鳍部以及衬底围成所述第二凹槽，所述第一凹槽的深度小于所述第二凹槽的深度；
其中，
形成所述衬底和鳍部后，还包括：去除所述第二区域的鳍部；
或者，形成所述刻蚀缓冲层后，以所述第一硬掩膜层和第二硬掩膜层为掩膜，在同一步骤中刻蚀所述刻蚀缓冲层和部分厚度的所述基底之前，还包括：去除所述第二区域的所述第二硬掩膜层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，形成所述第一硬掩膜层和牺牲侧墙后，所述开口的宽度与所述第一硬掩膜层的宽度相同。
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