KR100389031B1 - 트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법 - Google Patents

트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100389031B1
KR100389031B1 KR10-2001-0034735A KR20010034735A KR100389031B1 KR 100389031 B1 KR100389031 B1 KR 100389031B1 KR 20010034735 A KR20010034735 A KR 20010034735A KR 100389031 B1 KR100389031 B1 KR 100389031B1
Authority
KR
South Korea
Prior art keywords
region
hard mask
film
semiconductor substrate
device isolation
Prior art date
Application number
KR10-2001-0034735A
Other languages
English (en)
Other versions
KR20020096334A (ko
Inventor
허성회
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2001-0034735A priority Critical patent/KR100389031B1/ko
Priority to US10/174,896 priority patent/US6559029B2/en
Publication of KR20020096334A publication Critical patent/KR20020096334A/ko
Application granted granted Critical
Publication of KR100389031B1 publication Critical patent/KR100389031B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법을 제공한다. 이 반도체 소자의 제조방법은, 셀 어레이 영역 및 주변회로영역이 구비된 반도체 기판상에 하드마스크막을 형성한다. 하드마스크막을 패터닝하여 반도체 기판을 노출시켜 셀 어레이 영역에 제1 소자분리영역을 한정함과 동시에, 주변회로 영역에 제2 소자분리영역을 한정하는 하드마스크 패턴을 형성한다. 하드마스크 패턴이 형성된 결과물 전면에 셀 어레이 영역의 하드 마스크 패턴 사이의 갭영역을 채우고, 주변회로 영역의 하드마스크 패턴 및 제2 소자분리영역의 전면에 콘포말하게 형성되는 희생물질막을 형성한다. 희생물질막 및 반도체 기판을 차례로 식각하여 셀어레이 영역 및 주변회로 영역에 각각 제1 트렌치 영역 및 제1 트렌치 영역 보다 깊은 제2 트렌치 영역을 형성한다.

Description

트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE HAVING TRENCH ISOLATION STRUCTURE}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 더 구체적으로 트렌치소자분리 구조를 가지는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행되면서 패턴밀도가 증가함에 따라 소자의 전기적 격리를 위한 소자분리막의 폭 또한 줄어들고 있다. 특히, LOCOS소자분리기술의 여러가지 문제점을 해결한 트렌치 소자분리 기술의 경우, 반도체 소자의 고집적화가 진행됨에 따라 반도체 기판에 형성되는 트렌치의 종횡비(aspect ratio)가 증가하여 트렌치 영역을 채우기 힘든 문제점이 발생한다.
도 1 내지 도 4는 종래의 트렌치 소자분리 형성방법을 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 반도체 기판(100)의 셀 어레이 영역(a)에 제1 소자분리영역(104)을 한정하고, 주변회로 영역(b)의 제2 소자분리영역(105)을 한정하는 하드마스크 패턴(102a)을 형성한다. 상기 하드 마스크 패턴(102a)은 반도체 기판상에 버퍼산화막(101) 및 하드 마스크막을 형성하고, 상기 하드마스크막 및 상기 버퍼 산화막(101)을 차례로 패터닝하여 형성한다.
도 2를 참조하면, 상기 하드마스크 패턴(102a)를 식각마스크로 사용하여 상기 반도체 기판(100)을 식각하여, 상기 셀 어레이 영역(a) 및 상기 주변회로 영역(b)에 트렌치 영역(T2)을 형성한다. 따라서, 종래의 트렌치 소자분리막을 형성하기 위한 상기 트렌치 영역(T2)은 패턴 밀도가 높은 셀 어레이 영역(a) 및 패턴 밀도가 낮은 주변회로 영역(b)에 관계없이 동일한 깊이로 반도체 기판이 식각된다.
도 3을 참조하면, 상기 트렌치 영역(T2)이 형성된 결과물 전면에 상기 트렌치 영역을 채우는 절연막(107)을 형성한다. 도 2에서 설명한 바와 같이 종래의 트랜치 소자분리 형성방법은 패턴밀도에 관계없이 같은 깊이로 트렌치 영역(T2)이 형성된다. 따라서, 소자의 고집적화가 진행됨에 따라, 상기 트렌치 영역(T2)을 채우는 절연막(107)을 형성할 때, 패턴밀도가 높은 셀 어레이 영역(a)에서 보이드(B)가 발생할 문제가 있다. 상기 트렌치 영역(T2)을 채우는 절연막을 매립특성이 우수한 물질막으로서, 예컨대 O3-TEOS 산화막 또는 고밀도플라즈마(HDP;high density plasma)CVD막을 사용하여 절연막의 매립성을 높여줄 수 있다. 그러나, 상술한 종래의 기술에 의해서는 매립특성이 우수한 물질막을 사용하여도 트렌치 영역의 종횡비(aspect ratio)가 높을 경우 보이드(B)가 발생할 가능성이 높다.
도 4를 참조하면, 상기 하드마스크 패턴(102a)의 상부가 노출되도록 상기 절연막(107)을 화학적 기계적 연마공정(CMP;chemical mechanical polishing)을 사용하여 식각한다. 그리고, 상기 하드마스크 패턴(102a) 및 상기 버퍼산화막(101)을 제거하여 상기 트랜치 영역(T2)을 채우는 소자분리막(107a, 107b)을 형성함과 동시에 상기 소자분리막(107a,107b) 사이의 활성영역들을 노출시킨다. 이 때, 상기 절연막(107)을 형성하는 과정에서 셀 어레이 영역(a)에 발생한 보이드(B)가 노출되어 패턴밀도가 높은 셀 어레이 영역의 소자분리막(107a)의 상부에 홈(B')이 형성됨으로 인하여 소자의 특성에 바람직하지 못한 영향을 준다.
상술한 바와 같이 종래의 트렌치 소자분리 형성방법은 패턴밀도가 높은 셀 어레이 영역 및 패턴밀도가 낮은 주변회로 영역에 동시에 트렌치 영역을 형성한다. 따라서, 고전압이 인가되는 주변회로의 소자분리를 위하여 트랜치 영역을 깊게 형성할 수 밖에 없고, 이로인해 패턴 밀도가 높은 셀 어레이 영역에 보이드가 발생할 수 있다. 따라서, 패턴 밀도가 높은 셀어레이 영역에는 얕은 트렌치 영역을 형성하고, 주변회로 영역에는 셀 어레이 영역보다 상대적으로 깊은 트렌치 영역을 형성하는 방법이 요구된다.
대한민국 공개특허공보 특1999-0042687(Korean laid-open patent number 1999-0042687)은 셀 어레이 영역 및 주변회로 영역에 각각 다른 깊이로 트렌치 영역을 형성하는 방법을 제공하고 있다. 그러나, 이 방법은 셀 어레이 영역 및 주변회로 영역에 트렌치 영역을 형성하기 위하여 두번의 사진식각공정을 포함하고 있어서, 공정이 복잡하고, 포토레지스트에 의해 셀 어레이 영역 또는 주변회로 영역 중 먼저 형성된 트렌치 영역이 덮임으로 인하여 소자분리막과 반도체 기판사이의 계면의 특성을 열화시킬 수 있는 문제점이 있다.
본 발명의 목적은 상술한 종래 기술의 문제점을 해결하기 위하여, 사진식각공정의 추가없이 패턴 밀도가 높은 셀 어레이 영역 및 패턴 밀도가 낮은 주변회로 영역에 각각 다른 두께의 트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법을 제공하는 데 있다.
도 1 내지 도 4는 종래의 트렌치 소자분리 형성방법을 설명하기 위한 공정단면도들이다.
도 5 내지 도 11은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
※도면의 주요부분에 대한 부호의 설명※
100: 반도체 기판 101: 버퍼 산화막
102: 하드마스크막 102a: 하드마스크 패턴
104: 제1 소자분리영역 105: 제2 소자분리영역
106: 희생물질막 106a: 희생물질막 패턴
T: 트렌치 영역 107: 절연막
107c: 소자분리막
상기 목적을 달성하기 위하여 본 발명은, 셀 어레이 영역 및 주변회로영역이 구비된 반도체 기판상에 하드마스크막을 형성한다. 상기 하드마스크막을 패터닝하여 상기 반도체 기판을 노출시켜, 상기 셀 어레이 영역에 제1 소자분리영역을 한정함과 동시에, 상기 주변회로 영역에 제2 소자분리영역을 한정하는 하드마스크 패턴을 형성한다. 상기 하드마스크 패턴이 형성된 결과물 전면에 희생물질막을 형성한다. 상기 희생물질막은 상기 셀 어레이 영역의 상기 하드 마스크 패턴 사이의 갭영역을 채우고, 상기 주변회로 영역의 상기 하드마스크 패턴 및 제2 소자분리영역 전면에 콘포말하게 형성된다. 상기 희생물질막 및 상기 반도체 기판을 차례로 식각하여 상기 셀어레이 영역 및 상기 주변회로 영역에 각각 제1 트렌치 영역 및 제2 트렌치 영역을 형성한다. 이 때, 상기 제1 트렌치 영역은 상기 제2 트렌치 영역보다 얕게 형성된다.
이에 더하여, 상기 제1 및 제2 트렌치 영역을 채우는 절연막막을 형성한 후, 화학적 기계적 연마공정을 사용하여 상기 절연막막을 식각하여, 상기 하드마스크막을 노출시킴과 동시에 상기 제1 및 상기 제2 트렌치 영역에 소자분리막을 형성한다. 이어서, 상기 하드마스크막을 제거 상기 소자분리막들 사이의 반도체 기판을 노출시킨다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 5 내지 도 11은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도면에 있어서, 참조부호 a로 표시된 부분은 셀어레이 영역을 나타내고, 참조부호 b로 표시된 부분은 주변회로 영역을 나타낸다.
도 5를 참조하면, 반도체 기판(100)상에 버퍼 산화막(101) 및 하드마스크막(102)를 차례로 형성하고, 상기 하드마스크막(102) 상에 소자분리영역을 한정하기 위한 포토레지스트 패턴(103)을 형성한다.
상기 버퍼 산화막(101)은 상기 하드마스크막(102)에 의해 상기 반도체 기판(100)에 가해지는 스트레스를 완화시켜 상기 반도체 기판(100) 표면에 결정구조의 결함이 발생하는 것을 막아주는 기능을 한다. 상기 버퍼 산화막(101)은 상기 반도체 기판상에 50 내지 200Å의 두께로 형성하는 것이 바람직하다.
상기 하드마스크막(102)은 상기 반도체 기판(100) 및 이 후 공정에서 형성될 희생물질막 및 절연막에 대해 식각선택비를 가지는 물질막으로서, 예컨대 실리콘질화막으로 형성하는 것이 바람직하다. 이 경우, 이후 상기 희생물질막을 식각하는 과정에서 발생할 수 있는 실리콘질화막의 식각을 고려하여 상기 하드마스크막(102)를 두껍게 형성하는 것이 바람직하다. 그러나, 상기 하드마스크막(102)을 실리콘질화막만으로 두껍게 형성할 경우, 반도체 기판(100)에 가해지는 스트레스가 커져 반도체 기판의 결함을 더욱 가중시킬 수 있다. 따라서, 실리콘 질화막을 두껍게 형성하는 대신 상기 실리콘 질화막의 상부에 산화막을 더 형성하여 차례로 적층된 얇은 실리콘 질화막 및 산화막으로 구성된 하드마스크막(102)을 형성할 수도 있다.
도 6을 참조하면, 상기 포토레지스트 패턴(103)을 식각마스크로 사용하여, 상기 하드마스크막(102) 및 상기 버퍼산화막(101)을 패터닝하여 상기 반도체 기판(100)상에 버퍼 산화막(101)이 개재된 하드 마스크 패턴(102a)를 형성한다. 그 결과, 상기 셀 어레이 영역(a) 및 상기 주변회로 영역(b)에 각각 반도체 기판이 노출된 제1 소자분리영역(104) 및 제2 소자분리영역(105)이 한정된다. 이어서, 상기 포토레지스트 패턴(103)을 제거한다.
도 7을 참조하면, 상기 하드 마스크 패턴(102a)이 형성된 반도체 기판의 전면에 희생물질막(106)을 형성한다. 이 때, 상기 희생물질막(106)은 상기 셀 어레이 영역(a)의 하드 마스크 패턴(102a) 사이의 갭영역을 완전히 채우고, 상기 주변회로 영역(b)의 하드 마스크 패턴(102a) 및 제2 소자분리영역(105) 상에는 콘포말하게 형성되도록 한다. 바람직하게 상기 희생물질막(106)은 상기 제1 소자분리영역(104) 폭의 1/2 이상의 두께로 형성한다.
상기 희생물질막(106)은 상기 하드 마스크 패턴(102a)과 식각선택비를 가지는 물질막으로서, 예컨대 실리콘막으로 형성하는 것이 바람직하다.
도 8을 참조하면, 상기 희생물질막(106)을 전면식각 방법을 사용하여 식각하여 상기 하드마스크 패턴(102a)을 노출시킴과 동시에 상기 주변회로 영역(b)의 상기 제2 소자분리영역(105)를 노출시킨다. 이와 동시에, 상기 셀 어레이 영역(a)의 제1 소자분리영역(104)의 상부에 상기 희생물질막(106)을 남겨 희생물질막패턴(106a)를 형성한다.
상기 주변회로 영역(b)에 잔존하는 희생물질막(S)은 이후, 트렌치 영역을 형성하기 위하여 반도체 기판(100)을 식각하는 과정에서 제거된다. 또한, 상기 희생물질막 패턴(106a)의 두께에 의해 이후공정에서 형성될 셀 어레이 영역 및 주변회로 영역의 트렌치의 깊이 차이가 결정된다.
도 9를 참조하면, 상기 하드 마스크 패턴(102a)를 식각마스크로 사용하여, 상기 셀 어레이 영역(a)의 상기 희생 물질막 패턴(106a) 및 상기 반도체 기판(100)을 차례로 식각하여 제1 트렌치 영역(T3)를 형성함과 동시에 상기 주변회로 영역의 반도체 기판(100)을 식각하여 제2 트렌치 영역(T3)를 형성한다.
이 때, 상기 희생 물질막 패턴(106a) 및 상기 반도체 기판(100)에 대하여 동일한 식각선택비를 가지는 식각 레서피(etch recipe)를 사용한다. 따라서, 상기 셀 어레이(a) 영역에서 상기 희생물질막 패턴(106a)이 식각되는 동안 상기 주변회로 영역(b)의 반도체 기판이 식각되기 때문에 상기 제1 트렌치 영역(T2)은 상기 제2 트렌치 영역(T3)의 깊이 보다 얕게 형성된다.
도 10을 참조하면, 상기 제1 트렌치 영역(T3) 및 상기 제2 트렌치 영역(T3)가 형성된 반도체 기판의 전면에 상기 제1 및 제2 트렌치 영역(T3,T3)을 채우는 절연막(107)을 형성한다. 이에 따라, 종래 기술에 비하여 상기 셀 어레이 영역(a)의 제1 트렌치 영역(T3)의 깊이가 얕기 때문에 상기 절연막(107)을 형성할 때, 패턴 밀도가 높은 셀 어레이 영역(a)에서 보이드가 발생하는 것을 방지할 수 있다. 상기 절연막막(107)을 형성하기 전에 상기 제1 및 제2 트렌치 영역(T2,T3)의 표면에 열산화막을 형성하여 상기 트렌치 영역들을 형성하기 위한 식각공정 동안 발생한 반도체 기판(100) 표면의 결함을 복구해주는 것이 바람직하다. 또한, 상기 열산화막을 형성한 반도체 기판의 전면에 얇은 실리콘질화막을 더 형성하여, 이후 공정에서 불순물이 소자분리막과 반도체 기판사이의 계면으로 침투하여 바람직하지 못한 영향을 미치는 것을 방지할 수도 있다. 상기 절연막(107)은 매립특성이 우수한 물질막으로서, 예컨대 O3-TEOS 산화막 또는 고밀도 플라즈마(HDP;high density plasma)CVD 산화막으로 형성하는 것이 바람직하다.
도 11을 참조하면, 상기 하드마스크 패턴(102a)가 노출되도록 상기 절연막(107)을 화학적 기계적 연마(CMP;chemical mechanical polishing)공정을 사용하여 식각하여, 상기 제1 트렌치 영역(T2) 및 상기 제2 트렌치 영역(T3) 내에 소자분리막(107c)을 형성한다. 이어서, 상기 하드마스크 패턴(102a)를 제거하여 상기 반도체 기판(100)을 노출시킨다.
상기 절연막(107)을 연마하는 과정에서 상기 하드마스크 패턴(102a) 상부면의 일부가 함께 연마되어 상기 소자분리막(107c)의 상부면의 높이가 어느정도 낮게 형성될 수 있다. 그러나, 상기 소자분리막(107c)의 상부면이 상기 반도체 기판(100)의 표면보다 높게 돌출될 경우, 이 후 워드라인을 패터닝하는 과정에서 상기 반도체 기판(100) 표면위로 돌출된 소자분리막(107c)의 측면을 따라 도전막이 남을 수도 있다. 따라서, 이를 방지하기 위하여 상기 하드마스크 패턴(102a)를 제거하기 전에 상기 소자분리막(107c)의 상부면을 리세스시켜 상기 소자분리막(107c)상부의 높이를 상기 반도체 기판(100)의 표면과 비슷하게 형성하는 것이 바람직하다.
상술한 본 발명의 바람직한 실시예의 한 변형된 형태로, 상기 희생물질막(106)을 형성한 후, 상기 희생물질막(106) 및 상기 반도체 기판(100)을 동일한 식각선택비를 가지는 식각 레서피(etch recipe)를 사용하여 함께 식각하는 방법이 있다.
도 7 및 도 9를 참조하면, 상기 희생물질막(106)을 형성하는 단계까지는 상술한 본 발명의 실시예와 동일하다. 이어서, 상기 희생물질막(106) 및 상기 반도체 기판(100)에 대해 동일한 식각비를 가지는 식각 레서피(etch recipe)를 사용하여 상기 희생물질막(106) 및 상기 반도체 기판(100)을 차례로 식각한다. 이 때, 상기 하드마스크 패턴(102a)은 상기 희생물질막(107) 및 상기 반도체 기판(100)이 식각되는 동안 식각저지막으로 사용된다.
결과적으로, 제1 소자분리영역(104) 상의 희생물질막(106)이 제2 소자분리영역(105) 상의 희생물질막(106)보다 두껍게 형성되어 있음으로 인해, 셀 어레이 영역(a)의 제1 트렌치 영역(T3)가 주변회로 영역(T3)의 제2 트렌치 영역보다 얕게 형성된다. 이후 공정은 상술한 실시예와 동일하다.
상술한 바와 같이 본 발명은 패턴 밀도가 높은 지역의 소자분리막을 형성할 때 보이드의 발생을 방지할 수 있고, 동시에 고전압이 인가되는 영역을 포함하는 주변회로 영역에 우수한 소자분리 특성을 가지는 반도체 소자를 제조할 수 있다.

Claims (12)

  1. 셀 어레이 영역 및 주변회로영역이 구비된 반도체 기판상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막을 패터닝하여 상기 반도체 기판의 표면을 노출시키어, 상기 셀 어레이 영역에 제1 소자분리영역을 한정함과 동시에 상기 주변회로 영역에 제2 소자분리영역을 한정하는 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴이 형성된 결과물 전면에, 상기 셀 어레이 영역의 하드 마스크 패턴 사이의 갭영역을 채우고 상기 주변회로 영역의 하드마스크 패턴 및 제2 소자분리영역의 전면에 콘포말하게 형성되는 희생물질막을 형성하는 단계;및
    상기 희생물질막 및 상기 반도체 기판을 차례로 식각하여 상기 셀어레이 영역 및 상기 주변회로 영역에 각각 제1 트렌치 영역 및 제2 트렌치 영역을 형성하는 단계를 포함하되, 상기 제1 트렌치 영역은 상기 제2 트렌치 영역보다 얕은 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1 항에 있어서,
    상기 하드마스크막을 형성하기 전에 상기 반도체 기판상에 버퍼 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1 항에 있어서,
    상기 하드마스크막은 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1 항에 있어서,
    상기 하드마스크막은 실리콘질화막 및 산화막을 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1 항에 있어서,
    상기 희생물질막은 실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1 항에 있어서,
    상기 희생물질막은 적어도 상기 셀 어레이 영역의 상기 하드마스크 패턴사이의 갭영역 폭의 1/2인 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1 항에 있어서,
    상기 제1 및 제2 트렌치 영역을 형성한 이후에,
    상기 제1 및 제2 트렌치 영역을 채우는 절연막을 형성하는 단계;
    상기 절연막을 화학적 기계적 연마공정을 사용하여 식각하여, 상기 하드마스크 패턴을 노출시킴과 동시에 상기 제1 및 상기 제2 트렌치 영역에 소자분리막을 형성하는 단계;및
    상기 하드마스크 패턴을 제거하여 상기 소자분리막들 사이의 반도체 기판을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7 항에 있어서,
    상기 절연막을 형성하기 전에,
    상기 제1 및 제2 트렌치 영역의 반도체 기판 표면에 열산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8 항에 있어서,
    상기 열산화막이 형성된 반도체 기판의 전면에 실리콘질화막을 콘포막하게 형성하는 단계를 더 포함하는 것을 특지으로 하는 반도체 소자의 제조방법.
  10. 제7 항에 있어서,
    상기 하드마스크 패턴을 제거하기 전에,
    상기 소자분리막의 상부를 리세스 시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제1 항에 있어서,
    상기 제1 및 제2 트렌치 영역을 형성하는 단계는,
    상기 희생물질막을 전면식각방법을 사용하여 식각하여, 상기 하드마스크 패턴을 노출시킴과 동시에 상기 제2 소자분리영역의 반도체기판을 노출시키되, 상기 제1 소자분리영역 상부에 상기 희생물질막을 잔존시켜 희생물질막 패턴을 형성하는 단계;및
    상기 하드마스크 패턴을 식각마스크로 사용하여, 상기 제1 소자분리영역의 희생물질막 패턴 및 반도체 기판을 차례로 식각함과 동시에 상기 제2 소자분리영역의 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제1 항에 있어서,
    상기 제1 및 제2 트렌치 영역을 형성하는 단계는,
    상기 희생물질막 및 상기 제1 및 제2 소자분리영역의 반도체 기판을 차례로 식각하는 단계를 포함하되, 상기 하드마스크 패턴은 상기 희생물질막 및 상기 반도체 기판을 식각하는 동안 식각저지막으로 사용되는 것을 특징으로 하는 반도체 소자의 제조방법.
KR10-2001-0034735A 2001-06-19 2001-06-19 트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법 KR100389031B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2001-0034735A KR100389031B1 (ko) 2001-06-19 2001-06-19 트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법
US10/174,896 US6559029B2 (en) 2001-06-19 2002-06-17 Method of fabricating semiconductor device having trench isolation structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0034735A KR100389031B1 (ko) 2001-06-19 2001-06-19 트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20020096334A KR20020096334A (ko) 2002-12-31
KR100389031B1 true KR100389031B1 (ko) 2003-06-25

Family

ID=19711049

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0034735A KR100389031B1 (ko) 2001-06-19 2001-06-19 트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법

Country Status (2)

Country Link
US (1) US6559029B2 (ko)
KR (1) KR100389031B1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3944013B2 (ja) * 2002-07-09 2007-07-11 株式会社東芝 不揮発性半導体メモリ装置およびその製造方法
JP2005142481A (ja) * 2003-11-10 2005-06-02 Nec Electronics Corp 半導体装置の製造方法
JP2005191331A (ja) * 2003-12-26 2005-07-14 Nec Electronics Corp 半導体装置の製造方法
US7078297B2 (en) * 2004-05-28 2006-07-18 Freescale Semiconductor, Inc. Memory with recessed devices
US20070235783A9 (en) * 2005-07-19 2007-10-11 Micron Technology, Inc. Semiconductor constructions, memory arrays, electronic systems, and methods of forming semiconductor constructions
US7772672B2 (en) 2005-09-01 2010-08-10 Micron Technology, Inc. Semiconductor constructions
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation
US20100244180A1 (en) * 2009-03-25 2010-09-30 Macronix International Co., Ltd. Method for fabricating device isolation structure
KR101575818B1 (ko) * 2009-08-18 2015-12-08 삼성전자주식회사 활성 영역 구조물의 형성방법
CN102543825B (zh) * 2010-12-29 2014-06-25 旺宏电子股份有限公司 半导体沟渠与双沟渠的制造方法及用以隔离元件的结构
CN103367225B (zh) * 2012-03-29 2015-06-10 中芯国际集成电路制造(上海)有限公司 沟槽制备方法
CN103855071B (zh) * 2012-12-04 2016-08-31 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法
CN104517890A (zh) * 2013-09-30 2015-04-15 中芯国际集成电路制造(上海)有限公司 快闪存储器的浅沟槽隔离结构的形成方法
TWI728966B (zh) 2016-01-20 2021-06-01 聯華電子股份有限公司 半導體元件及其製作方法
US10354924B2 (en) 2017-08-30 2019-07-16 Macronix International Co., Ltd. Semiconductor memory device and method of manufacturing the same
CN111627977B (zh) * 2019-02-28 2023-08-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、半导体器件
CN112466751B (zh) * 2019-09-06 2023-07-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112786444A (zh) * 2019-11-08 2021-05-11 长鑫存储技术有限公司 存储器及其形成方法
CN112802796A (zh) * 2019-11-13 2021-05-14 长鑫存储技术有限公司 浅沟槽隔离结构及其形成方法、掩膜结构
CN113964088B (zh) * 2021-09-29 2024-05-17 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0323649A (ja) * 1989-06-21 1991-01-31 Oki Electric Ind Co Ltd 半導体素子の製造方法
US5817568A (en) * 1997-04-15 1998-10-06 Winbond Electronics Corp. Method of forming a trench isolation region
KR100297743B1 (ko) * 1997-05-29 2001-11-03 가시오 가즈오 이동통신시스템 및 그 제어방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5298450A (en) * 1987-12-10 1994-03-29 Texas Instruments Incorporated Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits
US5382541A (en) * 1992-08-26 1995-01-17 Harris Corporation Method for forming recessed oxide isolation containing deep and shallow trenches
EP0698284B1 (en) * 1994-03-15 2000-05-10 National Semiconductor Corporation Planarized trench and field oxide isolation scheme
US5385861A (en) * 1994-03-15 1995-01-31 National Semiconductor Corporation Planarized trench and field oxide and poly isolation scheme
US5646063A (en) * 1996-03-28 1997-07-08 Advanced Micro Devices, Inc. Hybrid of local oxidation of silicon isolation and trench isolation for a semiconductor device
JP3414590B2 (ja) * 1996-06-20 2003-06-09 株式会社東芝 半導体装置の製造方法
US5893744A (en) * 1997-01-28 1999-04-13 Advanced Micro Devices Method of forming a zero layer mark for alignment in integrated circuit manufacturing process employing shallow trench isolation
KR100273244B1 (ko) 1997-11-27 2001-01-15 김영환 반도체소자의분리영역제조방법
TW395015B (en) * 1998-08-18 2000-06-21 United Microelectronics Corp Method for aligning shallow trench isolation
US6207534B1 (en) * 1999-09-03 2001-03-27 Chartered Semiconductor Manufacturing Ltd. Method to form narrow and wide shallow trench isolations with different trench depths to eliminate isolation oxide dishing
US6406976B1 (en) * 2000-09-18 2002-06-18 Motorola, Inc. Semiconductor device and process for forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0323649A (ja) * 1989-06-21 1991-01-31 Oki Electric Ind Co Ltd 半導体素子の製造方法
US5817568A (en) * 1997-04-15 1998-10-06 Winbond Electronics Corp. Method of forming a trench isolation region
KR100297743B1 (ko) * 1997-05-29 2001-11-03 가시오 가즈오 이동통신시스템 및 그 제어방법

Also Published As

Publication number Publication date
KR20020096334A (ko) 2002-12-31
US20020190342A1 (en) 2002-12-19
US6559029B2 (en) 2003-05-06

Similar Documents

Publication Publication Date Title
KR100389031B1 (ko) 트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법
KR100428805B1 (ko) 트렌치 소자분리 구조체 및 그 형성 방법
KR20010001735A (ko) 트랜치형 소자분리막을 구비하는 반도체 장치 및 그 제조방법
KR100235972B1 (ko) 반도체 소자의 소자분리막 제조방법
KR100289663B1 (ko) 반도체 소자의 소자 분리막 형성방법
KR101026478B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20040110792A (ko) 반도체 소자의 얕은 트랜치 소자분리막 형성방법
KR100428785B1 (ko) 트렌치 소자분리구조를 갖는 반도체소자 및 그 제조방법
KR20040041861A (ko) 반도체 소자의 격리구조 및 그 형성방법
KR20030002363A (ko) Ｓｔｉ 및 ｄｔｉ를 갖는 반도체 장치의 제조방법
KR100480896B1 (ko) 반도체소자의 소자분리막 형성방법
KR100449658B1 (ko) 셀로우 트렌치 제조 방법
KR100338938B1 (ko) 반도체 장치의 분리구조 제조방법
KR100318262B1 (ko) 반도체 소자의 얼라인먼트 키 형성방법
KR20050119412A (ko) 누설 전류를 방지할 수 있는 얕은 트렌치 소자 분리막 및그 제조방법
KR20040070648A (ko) Ｓｔｉ 갭필 마진 제조 방법
KR20040014070A (ko) 반도체 소자의 트랜치 매립 방법
KR20020002640A (ko) 반도체소자의 소자분리막 형성방법
KR20080037230A (ko) 반도체 소자의 제조방법
KR20020054666A (ko) 반도체소자의 소자분리막 형성방법
KR20040001326A (ko) 반도체소자의 소자분리막 제조방법
KR20060000484A (ko) 반도체 소자의 소자분리막 형성방법
KR20080084072A (ko) 반도체 소자의 소자분리막 형성방법
KR20030002743A (ko) 반도체 소자의 게이트 산화막 형성 방법
KR20060130937A (ko) 반도체 장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110531

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee