CN103367225B - 沟槽制备方法 - Google Patents

Abstract

本发明公开了一种IC内连线制备过程中的沟槽制备方法，包括：提供半导体器件，所述半导体器件上依次沉积有第一阻挡层、层间介质层、第二阻挡层和金属掩膜层；在所述金属掩膜层上涂覆光刻胶并进行针对沟槽的图形化，以光刻胶为掩膜去除金属掩膜层和第二阻挡层，并去除所述光刻胶；在金属掩膜层和第二阻挡层的侧壁形成掩膜侧墙；在前一步骤所形成的结构中，在所述层间介质层中形成沟槽，同时去除所述掩膜侧墙。本发明在形成沟槽之前，所形成的掩膜侧墙保护了第二阻挡层侧壁和层间介质层之间的界面，此后所制备的内连线材料便不能填充入第二阻挡层和层间介质层之间，避免了对集成电路可能造成的破坏。

Description

沟槽制备方法

技术领域

本发明涉及半导体制造技术，特别涉及一种IC内连线制备过程中的沟槽制备方法。

背景技术

目前，在IC(Integrated Circuit，集成电路)的生产过程中，在对内连线(interconnection)进行制备时，需要进行沟槽(Trench)和通孔(Via)的制备，结合图1至图4，对内连线的制备过程进行简要介绍。

如图1所示，首先提供已经制成的半导体器件1，如MOS晶体管，在半导体器件1表面依次沉积第一阻挡层2、层间介质层3以及第二阻挡层4。

之后，利用图形化的光刻胶对第二阻挡层4和部分层间介质层3进行刻蚀，以形成沟槽5，如图2所示。

随后，在沟槽5中继续刻蚀部分层间介质层3以及下部的第一阻挡层2直到露出半导体器件1表面，以形成通孔6，如图3所示。

最后，在沟槽5和通孔6中生成金属材料形成内连线7，如图4所示。其中内连线的材料可以为铜(Cu)，可以采用电化学镀(ECP)的方法制备铜内连线。

需要注意的是，如图2所示，在刻蚀部分层间介质层3以形成沟槽5的过程中，无论采用湿法刻蚀方法还是干法刻蚀方法，在第二阻挡层4的边缘部位均能产生对第二阻挡层4边缘的底部的蚀掏，而产生下切或侧向侵蚀现象(undercut)，从而在沟槽5的侧壁上，层间介质层3和第二阻挡层4之间的界面处，产生如图5所示缝隙8。

由于该缝隙8的存在，会造成第二阻挡层4对其下部层间介质层3的覆盖不严密，导致随后制备内连线7时，金属材料(如铜)填入此缝隙8中，从而在内连线7填充在该缝隙8处的金属材料之间容易产生短连接，进而影响集成电路性能，甚至使得集成电路损坏。

发明内容

有鉴于此，本发明提供一种制备IC内连线过程中的沟槽制备方法，以阻止上述缝隙的产生，进而使得后续工艺中所制备的内连线材料不能填充入第二阻挡层和层间介质层中间的界面部分，避免对集成电路的破坏。

本发明的技术方案是这样实现的：

一种沟槽制备方法，包括：

提供半导体器件，且在所述半导体器件上依次沉积有第一阻挡层、层间介质层、第二阻挡层和金属掩膜层；

在所述金属掩膜层上形成针对沟槽的图形化的光刻胶，利用图形化的光刻胶对金属掩膜层和第二阻挡层进行刻蚀，并去除所述图形化的光刻胶；

在前一步骤所形成的结构表面上沉积硬掩膜，并去除沉积在所述金属掩膜层和层间介质层表面的硬掩膜，保留沉积在金属掩膜层和第二阻挡层侧壁的硬掩膜，形成掩膜侧墙；

在前一步骤所形成的结构中，在所述层间介质层中形成沟槽，同时去除所述掩膜侧墙。

进一步，采用干法刻蚀的方法去除沉积在所述金属掩膜层和层间介质层表面的硬掩膜，保留沉积在金属掩膜层和第二阻挡层侧壁的硬掩膜，形成所述掩膜侧墙。

进一步，在形成掩膜侧墙之后，在所述层间介质层中形成沟槽并同时去除所述掩膜侧墙之前，还包括：

在前一步骤所形成的结构中，在所述层间介质层中形成通孔。

进一步，在所述层间介质层中形成通孔的过程为：在前一步骤所形成的结构表面形成针对通孔的图形化的光刻胶，利用图形化的光刻胶对层间介质层进行刻蚀，并去除所述图形化的光刻胶。

进一步，在去除所述掩膜侧墙的同时去除所述通孔底部的第一阻挡层。

进一步，采用干法刻蚀的方法形成所述沟槽，并同时去除所述掩膜侧墙。

进一步，所述第一阻挡层为电解质阻挡层，材料为氮碳化硅或者碳化硅。

进一步，所述硬掩膜材料为氮化硅。

进一步，所述第二阻挡层材料为氧化硅。

进一步，所述层间介质层采用低介电系数无机材料或者低介电系数有机材料。

从上述方案可以看出，本发明在形成沟槽之前，通过在金属掩膜层和第二阻挡层侧壁处形成掩膜侧墙，以保护第二阻挡层侧壁和层间介质层之间的界面，在形成沟槽时避免第二阻挡层侧壁和层间介质层之间的界面发生下切或侧向侵蚀现象以阻止缝隙的形成，同时本发明又进一步的在刻蚀层间介质层以形成沟槽时采用干法刻蚀的方法，以使得刻蚀的定向性高于传统湿法刻蚀的方式，进一步避免了第二阻挡层侧壁和层间介质层之间界面处缝隙的形成。由于本发明的方法不会发生上述下切或侧向侵蚀现象，因此便不会形成第二阻挡层侧壁和层间介质层之间界面处的缝隙，此后工艺中所制备的内连线材料便不能填充入第二阻挡层和层间介质层之间，避免了对集成电路可能造成的破坏。

附图说明

图1为现有的内连线制备过程中的器件第一结构演化图；

图2为现有的内连线制备过程中的器件第二结构演化图；

图3为现有的内连线制备过程中的器件第三结构演化图；

图4为现有的内连线制备过程中的器件第四结构演化图；

图5为现有的内连线制备过程中第二阻挡层和层间介质层之间出现缝隙的示意图；

图6为本发明沟槽制备方法的流程图；

图7为采用本发明方法过程中的器件第一结构演化图；

图8为采用本发明方法过程中的器件第二结构演化图；

图9为采用本发明方法过程中的器件第三结构演化图；

图10为采用本发明方法过程中的器件第四结构演化图；

图11为采用本发明方法过程中的器件第五结构演化图；

图12为采用本发明方法过程中的器件第六结构演化图。

附图中，各标号所代表的名称如下：

1、半导体器件，2、第一阻挡层，3、层间介质层，4第二阻挡层，5、沟槽，6、通孔，7、内连线，8、缝隙，9、金属掩膜层，10、硬掩膜，101、掩膜侧墙。

具体实施方式

为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。

如图6所示为本发明沟槽制备方法的步骤流程图，图7至图12为对应于图6中各步骤时器件结构演化图，以下结合图6以及图7至图12对本发明的沟槽制备方法进行详细介绍，其中一并包含了通孔的制备。该方法主要包括：

步骤1：提供半导体器件1，并且在该半导体器件1上依次沉积有第一阻挡层2、层间介质层3、第二阻挡层4和金属掩膜层9，参照图7所示。

其中，半导体器件1如互补金属氧化物半导体(CMOS，ComplementaryMetal-Oxide-Semiconductor)；第一阻挡层2为电介质阻挡层，可以采用氮碳化硅或者碳化硅材料，厚度可以为200～500埃，采用等离子体增强化学气相沉积(PECVD，Plasma Enhanced Chemical Vapor Deposition)等方法形成；层间介质层3可采用低介电系数无机材料例如SiCOH材料、碳氧化硅(SiCO)、氟化硅玻璃(FSG)或者二氧化硅(SiO₂)等，也可采用低介电系数有机材料例如碳氟聚合物(Carbon Flouride polymer)等，层间介质层3的厚度可以为1500～3500埃，可以采用化学气相沉积(CVD，Chemical VaporDeposition)等方法形成；第二阻挡层4采用氧化硅材料，可以采用化学气相沉积等方法形成，沉积时可以采用硅酸乙脂(TEOS)作为氧化硅的硅气源。在第二阻挡层4之上沉积的金属掩膜层9主要在随后的层间介质层3中形成沟槽时作为掩膜之用，金属掩膜层9的材料可以为TiN。上述过程采用现有技术即可实现，具体细节不再赘述。

步骤2：在金属掩膜层9上形成针对沟槽的图形化的光刻胶，之后，利用该图形化后的光刻胶对金属掩膜层9和第二阻挡层4进行刻蚀，并去除所述图形化的光刻胶。经过步骤2之后的结构如图8所示。

其中，去除金属掩膜层9采用干法刻蚀方法进行，刻蚀气体可采用CH₄、BCL₃、CL₂等；随后对第二阻挡层4的刻蚀采用干法刻蚀方法进行，刻蚀气体可以采用CF₄、N₂等。

步骤3：在经过步骤2之后所形成的结构表面上沉积硬掩膜10，并去除沉积在金属掩膜层9和层间介质层3表面的硬掩膜10，保留沉积在金属掩膜层9和第二阻挡层4侧壁的硬掩膜10，形成掩膜侧墙101。其中，在步骤2所形成的结构表面上沉积硬掩膜10之后的结构如图9所示；形成掩膜侧墙101之后的结构如图10所示。

其中硬掩膜10的材料采用氮化硅。因为需要形成掩膜侧墙101，所以采用干法刻蚀的方法，可以在去除沉积在金属掩膜层9和层间介质层3表面的硬掩膜10的同时，保留沉积在金属掩膜层9和第二阻挡层4侧壁的硬掩膜10。干法刻蚀中，可以采用常用的RIE(Reactive Ion Etching，反应离子刻蚀)技术，刻蚀气体主要是含氟碳化合物(flourocarbon)的等离子体(plasma)，包括CF₄、CHF₃、C₂H₂F₄等，同时刻蚀气体中也包括Ar、O₂等气体。

步骤4：在步骤3所形成的结构中，在层间介质层3中形成通孔6，如图11所示。

该过程是这样进行的：在步骤3所形成的结构表面形成针对通孔6的图形化的光刻胶，利用图形化的光刻胶为掩膜对层间介质层3进行刻蚀，并去除图形化的光刻胶。所去除的层间介质层3的部分便形成了通孔6。

因为制备IC内连线的过程中，通孔6本身就是处于沟槽5中的，而本发明已经在步骤2中在第二阻挡层4和金属掩膜层9上形成了沟槽5的开口，所以步骤4中形成的通孔6就是在第二阻挡层4和金属掩膜层9所形成的开口中制成的。

本步骤中，去除未被光刻胶覆盖的层间介质层3采用干法刻蚀的方法进行，如采用常用的RIE技术，刻蚀气体主要是含氟碳化合物(flourocarbon)的等离子体(plasma)，比如C₄F₆、CH₃F、N₂和O₂的混合气体，或者C₄F₈、C₂H₂、N₂和O₂的混合气体等。去除光刻胶可采用烧蚀的方法进行。

步骤5：在步骤4所形成的结构中，在层间介质层3中形成沟槽5，同时去除通孔6底部的第一阻挡层2和掩膜侧墙101，如图12所示。

此步骤采用干法刻蚀的方法同时进行沟槽5的形成以及通孔6底部的第一阻挡层2和掩膜侧墙101。刻蚀是以金属掩膜层9作为掩膜进行刻蚀的，因此，未被金属掩膜层9所覆盖的区域(包括掩膜侧墙101、露在表面的层间介质层3和通孔6底部的第一阻挡层2)均被同时进行刻蚀，从而在去除通孔6底部的第一阻挡层2和掩膜侧墙101的同时，也就形成了沟槽5。此步骤的干法刻蚀可以采用常用的RIE技术，刻蚀气体采用含氟碳化合物的等离子体，比如C₄F₆、CH₃F、N₂和O₂的混合气体，或者C₄F₈、C₂H₂、N₂和O₂的混合气体等。

随后便可以继续进行后续的如电化学镀铜的方式形成内连线等半导体制成过程。

本发明提供的上述方法，利用掩膜侧墙101以及主要采用干法刻蚀的方法，从而阻止了沟槽的制备过程中层间介质层3和第二阻挡层4之间缝隙8的产生，在此后的工艺中所制备的内连线材料便不能填充入层间介质层3和第二阻挡层4之间，避免了对集成电路可能造成的破坏。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (9)

1.一种沟槽制备方法，其特征在于，包括：

提供半导体器件，且在所述半导体器件上依次沉积有第一阻挡层、层间介质层、第二阻挡层和金属掩膜层；

在所述金属掩膜层上形成针对沟槽的图形化的光刻胶，利用图形化的光刻胶对金属掩膜层和第二阻挡层进行刻蚀，并去除所述图形化的光刻胶；

在前一步骤所形成的结构表面上沉积硬掩膜，并去除沉积在所述金属掩膜层和层间介质层表面的硬掩膜，保留沉积在金属掩膜层和第二阻挡层侧壁的硬掩膜，形成掩膜侧墙；

在前一步骤所形成的结构中，在所述层间介质层中形成通孔；

在前一步骤所形成的结构中，在所述层间介质层中形成沟槽，同时去除所述掩膜侧墙。

2.根据权利要求1所述的沟槽制备方法，其特征在于：采用干法刻蚀的方法去除沉积在所述金属掩膜层和层间介质层表面的硬掩膜，保留沉积在金属掩膜层和第二阻挡层侧壁的硬掩膜，形成所述掩膜侧墙。

3.根据权利要求1所述的沟槽制备方法，其特征在于，在所述层间介质层中形成通孔的过程为：在前一步骤所形成的结构表面形成针对通孔的图形化的光刻胶，利用图形化的光刻胶对层间介质层进行刻蚀，并去除所述图形化的光刻胶。

4.根据权利要求1所述的沟槽制备方法，其特征在于，在去除所述掩膜侧墙的同时去除所述通孔底部的第一阻挡层。

5.根据权利要求1所述的沟槽制备方法，其特征在于：采用干法刻蚀的方法形成所述沟槽，并同时去除所述掩膜侧墙。

6.根据权利要求1至5任一项所述的沟槽制备方法，其特征在于，所述第一阻挡层为电介质阻挡层，材料为氮碳化硅或者碳化硅。

7.根据权利要求1至5任一项所述的沟槽制备方法，其特征在于，所述硬掩膜材料为氮化硅。

8.根据权利要求1至5任一项所述的沟槽制备方法，其特征在于，所述第二阻挡层材料为氧化硅。

9.根据权利要求1至5任一项所述的沟槽制备方法，其特征在于，所述层间介质层采用低介电系数无机材料或者低介电系数有机材料。