CN104051322B - 一种制作半导体器件的方法 - Google Patents

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Abstract

本发明公开了一种制作半导体器件的方法，包括：在半导体衬底上依次形成第一低k介电层和硬掩膜层；图案化所述第一低k介电层和所述硬掩膜层以形成第一沟槽结构；在所述第一沟槽结构中沉积形成致密的第二低k介电层；移除所述硬掩膜层和所述第二低k介电层高出所述第一沟槽结构的部分；执行固化处理所述第一低k介电层形成多孔的第一低k介电层；在所述第一沟槽结构内的所述第二低k介电层中形成第二沟槽结构。根据本发明的制造工艺可以有效地避免采用干法刻蚀和湿法清洗工艺处理超低k介电层时产生的介电常数（k值）的损伤。

Description

一种制作半导体器件的方法
技术领域
本发明涉及半导体制造工艺，尤其涉及一种新的超低k介电层的互连结构的制作方法。
背景技术
随着半导体制造技术越来越精密，集成电路也发生着重大的变革，集成在同一芯片上的元器件数量已从最初的几十、几百个增加到现在的数以百万个。为了达到复杂度和电路密度的要求，半导体集成电路芯片的制作工艺利用批量处理技术，在衬底上形成各种类型的复杂器件，并将其互相连接以具有完整的电子功能，目前大多采用具有热稳定性、抗湿性特性的二氧化硅作为金属互连线路的主要绝缘材料，金属铜则是芯片中电路互连导线的主要材料。然而相对于元件的微型化和集成度的增加，电路中导体连线数目不断的增多，使得导体连线架构中的电阻及电容所产生的寄生效应，造成了严重的传输延迟（RCDelay）。通常，互连结构的RC延迟取决于互连层之间的绝缘层的介电常数（k值）和绝缘层的厚度。对于45纳米及更先进的技术而言，工艺的趋势为采用超低k介电层作为互连层之间的绝缘层。
然而，将采用上述超低k介电层作为绝缘层的工艺相比现有的半导体工艺集成有很多的挑战，由于低k介电层本身多孔，材质较软，容易受到刻蚀、清洗或灰化工艺的损伤。
现有技术中公开了一种形成互连结构方法，如图1所示。如图1A，在提供的半导体衬底（未示出）上形成铜阻挡层100，其优选材料为氮掺杂的碳化硅（NDC）。在阻挡层100上形成低k介电层101，其中低k介电层101为没经过紫外线处理的低k介电材料，并且该低k介电材料包含有致孔剂。
如图1B中所示，采用紫外光固化工艺处理低k介电层101。紫外光固化处理工艺分解了低k介电层101中的致孔剂，在低k介电层101中形成小孔，形成多孔低k介电层102，降低其介电常数。然后在多孔低k介电层102上形成低k介电硬掩膜层103，其材料为碳掺杂的二氧化硅（Black Diamond），可以采用化学气相沉积（CVD）的方法。在低k介电硬掩膜层103上形成氧化物硬掩膜层104，其材料可以是正硅酸乙酯（TEOS），在氧化物硬掩膜层104上形成金属硬掩膜层105，其材料可以是氮化钛。在金属硬掩膜层105上形成抗反射涂层（BARC）106。采用光刻（litho）工艺在抗反射涂层106上形成具有图案的光刻胶107。
如图1C所示，根据图案化的光刻胶107依次刻蚀抗反射涂层106、金属硬掩膜层105、氧化物硬掩膜层104、低k介电硬掩膜层103、多孔低k介电层102和阻挡层100，其刻蚀的方法采用干法刻蚀。接着采用湿法清洗工艺，清洗上述结构，以去除沟槽结构表面的残留物。接着采用灰化工艺去除图案化的光刻胶107和抗反射体层106，进行干法刻蚀或湿法清洗工艺以移除金属硬掩膜层105，氧化物硬掩膜层104和低k介电硬掩膜层103，形成沟槽结构。然后，在沟槽结构中形成扩散阻挡层，使填充的铜金属与沟槽结构侧壁粘附性良好，并防止铜金属向介电层内扩散，采用物理气相沉积（PVD）的方法形成扩散阻挡层，接着在扩散阻挡层上形成铜晶种层（Cu seed layer），采用物理气相沉积（PVD）的方法形成铜晶种层，利用电化学电镀（ECP）的方法在沟槽结构内填充金属铜，以形成铜层。采用化学机械研磨（CMP）去除金属铜层高出多孔低k介电层102的部分，形成互连结构。
如图1D所示，对互连结构表面进行原位等离子体（in situ plasma）预处理，去除互连结构表面的残留物和氧化物，原位等离子体优选采用氨气（NH3），将NH3气体的的气流引入到反应室中，将双频功率提供到系统，以1500～2000立方厘米/分钟（sccm）的NH3提供到反应室，压力维持在300毫托(mTorr)～350毫托(mTorr)。进行原位等离子体处理之后在互连结构的表面形成阻挡层108，其材料优选NDC，采用化学气相沉积（CVD）的方法制备阻挡层108。
然而，由于低k介质层容易受到干法刻蚀、湿法清洗和等离子体处理的损伤，这会影响低k介电层的k值，增大互连结构的RC延迟。而且低k介电层的k值越低，越容易受到干法刻蚀、湿法清洗和等离子体处理的损伤。在现有技术中，干法刻蚀工艺影响了多孔低k介电层102的k值，例如，多孔低k介电层102的k值为2.59经干法刻蚀后增大到2.91，从而改变了多孔低k介电层102的特性，同时含有氧（O）和氟（F）的等离子体气体能够破坏多孔低k介电层102的多孔性，使其从具有疏水性的薄膜变为具有亲水性的薄膜。在原位等离子体气体（NH3）处理互连结构时产生的等离子诱发损伤（plasma induce damage，PID），改变了互连结构的特性，降低互连结构的电连接特性和机械特性，从而降低互连结构的寿命和良品率。
因此，目前急需一种新的形成互连结构的方法，降低对超低k介电层的损伤，减小RC延迟。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括下列步骤，在半导体衬底上依次形成第一低k介电层和硬掩膜层；图案化所述第一低k介电层和所述硬掩膜层以形成第一沟槽结构；在所述第一沟槽结构中沉积形成致密的第二低k介电层；移除所述硬掩膜层和所述第二低k介电层高出所述第一沟槽结构的部分；执行固化处理所述第一低k介电层形成多孔的第一低k介电层；在所述第一沟槽结构内的所述第二低k介电层中形成第二沟槽结构。
优选地，所述第一低k介电层包含有致孔剂。
优选地，所述硬掩膜层包括有依次形成的低k介电硬掩膜层、氧化物硬掩膜层和金属硬掩膜层。
优选地，所述图案化步骤包括，在所述硬掩膜层上形成图案化的光刻胶，刻蚀所述硬掩膜层和所述第一低k介电层，然后去除所述图案化的光刻胶。
优选地，所述第二低k介电层的介电常数k值为2.7。
优选地，所述第二沟槽结构的侧壁上残留有所述第二低k介电层材料。
优选地，形成所述第二沟槽结构的步骤包括，在所述多孔的第一低k介电层和所述第二低k介电层上沉积形成另一硬掩膜层，在所述另一硬掩膜层上形成图案化的光刻胶，刻蚀所述另一硬掩膜层和所述第二低k介电层，然后去除所述图案化的光刻胶和所述另一硬掩膜层。
优选地，所述图案化的光刻胶的开口尺寸小于所述第一沟槽结构的开口尺寸。
优选地，所述刻蚀的方法为干法刻蚀。
优选地，在所述第二沟槽结构中沉积形成铜金属层。
优选地，采用电化学电镀的方法形成所述铜金属层。
优选地，在所述半导体衬底和所述第一低k介电层之间还形成有阻挡层。
综上所示，根据本发明的制造工艺可以有效地避免采用干法刻蚀和湿法清洗工艺处理超低k介电层时产生的介电常数（k值）的损伤。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1A-图1D为目前常见的制作低k介电层的互连结构的相关步骤所获得的器件的剖视图；
图2A-图2H为根据本发明一个实施方式制作超低k介电层的互连结构的相关步骤所获得的器件的剖视图；
图3为根据本发明一个实施方式制作超低k介电层的互连结构的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何采用新的超低k介电层的互连结构的方法解决超低k介电层的等离子体诱发损伤问题，以及其所引起的RC延迟的问题。显然本发明的较佳实施例详细的描述如下，然而去除这些详细描述外，本发明还可以具有其他实施方式。
为了克服传统的铜间隙填充时造成的问题，本发明提出了一种改进的铜间隙填充的方法。参照图2A至图2H，示出根据本发明一个方面的实施例的相关步骤的剖视图。
如图2A所示，提供半导体衬底（未示出），在半导体衬底上沉积形成铜阻挡层200，阻挡层可能为一含硅层、一含碳层、一含氮层、一含氢层或一金属或金属化合物层。金属或金属化合物层的材质例如钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、其合金或其组成物。阻挡层的制备方法采用物理气相沉积（PVD）、化学气相沉积（CVD）、原子层沉积、旋转涂布(spin-on)沉积或其它适当方法。阻挡层可于介于-40～400℃的温度与约介于0.1毫托(mTorr)～100毫托(mTorr)的压力下形成，此外，阻挡层亦可能包括多个膜层。作为一个实例，阻挡层200材料优选NDC，制备的方法可选用化学气相沉积（CVD），在进行化学气相沉积时，功率为200～400W，加热使腔体内的温度至300～400℃，采用的三甲基硅烷（3MS）或者四甲基硅烷（4MS）的气体流量为100～200立方厘米/分钟（sccm），He的气体流量为350～450立方厘米/分钟（sccm），NH3气体流量为300～500立方厘米/分钟（sccm），沉积时间持续3s。然后在阻挡层层200上沉积形成第一低k介电层201，其介电常数k小于2，其材料可以为硅玻璃(FSG)、氧化硅(silicon oxide)、含碳材料、孔洞性材料(porous-like material)或相似物，并且该第一低k介电层201优选具有致孔剂，致孔剂可以是任何合适产生孔的材料，致孔剂材料可以是碳氢化合物、含有抗蚀剂的丙烯酸盐（丙烯酸脂）族的聚合物、氟化的聚合物等。优选的分解温度在350℃以上的、优选400℃左右的材料。通过加热工艺将薄膜中的致孔剂分解产生孔或者将致孔剂转化成薄膜的一部分。可以在熔炉中或者通过其他工艺实施固化，例如紫外线固化、快速热固化、闪光灯固化、激光固化等。在进行加热工艺之前，含有致孔剂的薄膜是稠密的并没有孔。第一低k介电层通常采用的制备方法为热化学气相沉积（thermal CVD）、化学气相旋涂工艺（SOG）。接着在第一低k介电层201上沉积形成低k介电硬掩膜层202和氧化物硬掩膜层203，其中低k介电硬掩膜层202材料为掺杂碳的二氧化硅(Black Diamond，BD，黑钻石)，氧化物硬掩膜层203的材料优选正硅酸乙酯（TEOS）。可以采用化学气相沉积（CVD）的方法制备硬掩膜层。然后在氧化物硬掩膜层203上形成金属硬掩膜层204，采用物理气相沉积（PVD）。作为一个实例，在进行物理气相沉积工艺时，加热使腔体内的温度至250～400℃之间，进行30～80s的反应，使生成的金属硬掩膜层204的厚度小于5nm，金属硬掩膜层204材料优选氮化钛（TiN）材料。在金属硬掩膜层204上形成抗反射涂层205和图案化的光刻胶206。
如图2B所示，通过图案化的光刻胶206依次刻蚀抗反射涂层205、金属硬掩膜层204、氧化物硬掩膜层203、低k介电硬掩膜层202和第一低k介电层201，以形成第一沟槽结构207暴露出阻挡层200。可以采用干法刻蚀，例如等离子体刻蚀，刻蚀气体包括氯化硼、氯气，CF系列的气体（例如，CF4、C3F8）和一些添加气体如氧气、氮气、氩气。作为一个实例，刻蚀的气体优选所述CF系列的气体和氧气，其中氧气的流量范围可为500立方厘米/分钟(sccm)，反应室内压力可为5毫托(mTorr)～20毫托(mTorr)，将60MHz和2MHz的双频功率提供到系统，反应时间为30s。刻蚀后，采用灰化工艺去除具有图案的抗反射涂层205和光刻胶206。
如图2C-图2D所示，在第一沟槽结构中207沉积形成致密的第二低k介电层208，其优选具有与上述第一低k介电层201更为致密的结构，可以防止多孔性的介电层材料剥落和避免后续工艺对第一低k介电层的损伤。可以采用热化学气相沉积制造工艺或高密度等离子体(HDP)制造工艺形成有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷。第二低k介电层208的材料优选氧化硅，其介电常数k值为2.7。然后采用化学机械研磨移除金属硬掩膜层204、氧化物硬掩膜层203、低k介电硬掩膜层202和致密的第二低k介电层208高出第一沟槽结构207的部分。
如图2E所示，对第一低k介电层201和致密的第二低k介电层208进行紫外光固化处理，优选地，在真空反应室中进行紫外光固化工艺，保证真空反应室的压强为5毫托(mTorr)～19毫托(mTorr)，采用紫外光强度为20～300mW/cm2，照射温度范围为350～480℃，照射时间为4～7分钟，同时施加一定的反应气体，反应气体的流量通常为100～1,000立方厘米/分钟（sccm)，反应气体可以是含有O2或者O3的等离子气体。紫外光固化处理工艺分解了第一低k介电层201中的致孔剂，在第一低k介电层201中形成小孔，形成多孔的第一低k介电层209，降低其介电常数。
如图2F所示，在多孔的第一低k介电层209和致密的第二低k介电层208上形成另一硬掩膜层210，其中另一硬掩膜层包括低k介电硬掩膜层210a、氧化物硬掩膜层210b和金属硬掩膜层210c。低k介电硬掩膜层210a，其材料为碳掺杂的二氧化硅（Black Diamond），可以采用化学气相沉积（CVD）的方法。在低k介电硬掩膜层210a上形成氧化物硬掩膜层210b，其材料可以是正硅酸乙酯（TEOS），在氧化物硬掩膜层210b上形成金属硬掩膜层210c，其材料可以是氮化钛。在硬掩膜层210上形成抗反射涂层（BARC）211。采用光刻（litho）工艺在抗反射涂层上形成具有图案的光刻胶212，其中所述光刻胶212的图案开口尺寸小于形成有第二低k介电层的第一沟槽结构207开口的尺寸。
如图2G所示，根据图案化的光刻胶212依次刻蚀抗反射涂层211、金属硬掩膜层210c、氧化物硬掩膜层210b、低k介电硬掩膜层210a、致密的第二低k介电层208和阻挡层200，然后去除光刻胶212、抗反射涂层211和另一硬掩膜层210，形成第二沟槽结构213。其刻蚀的方法采用干法刻蚀。接着采用湿法清洗工艺，清洗上述结构，以去除第二沟槽结构213表面的残留物，通常使用稀释氟化氢（DHF）及SC-1(NH4OH/H2O2/H2O)的溶液来执行清洗工艺。其中，由于所述光刻胶212的图案开口尺寸小于形成有致密的第二低k介电层的第一沟槽结构207开口的尺寸，没有被刻蚀到的致密的第二低k介电层214形成在第二沟槽结构213的侧壁上，在进行干法刻蚀和湿法清洗时没有被刻蚀到的致密的第二低k介电层214保护了多孔的第一低k介电层209，以避免了干法刻蚀和湿法清洗过程中产生的氧和氟对多孔的第一低k介电层209的损伤。
如图2H所示，在清洗后的第二沟槽213上沉积形成扩散阻挡层（未示出），制备的方法可选用物理气相沉积（PVD），阻挡层可于介于-40℃～400℃的温度与约介于0.1毫托(mTorr)～100毫托(mTorr)的压力下形成。扩散阻挡层材料为金属或金属化合物层的材质例如钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、其合金或其组成物。此外，扩散阻挡层亦可能包括多个膜层。优选在扩散阻挡层上先形成一层钴（Co）增强层（enhancementlayer）（未示出）然后再形成铜晶种层（未示出）。钴增强层能够提高铜互连的电迁移耐力，同时可以有效地加强在较小几何沟槽/结构中的铜填充能力。制备钴层的方法可选用化学气相沉积（CVD），层厚度约为1.5nm。铜晶种层的制备方法可以选用物理气相沉积（PVD）。在铜晶种层上使用电化学电镀的方法对沟槽结构进行填充形成铜层215，通过对有机物和无机物水浴成分和补给的即时分析可以维持稳定的电镀工艺，其中优选的铜电镀化学添加剂和电流波形可以完成对0.07um～0.1um的间隙填充。
图3是根据本发明一个实施方式制作超低k介电层的互连结构的流程图，用于简要示出整个制造工艺的流程。
在步骤301中，在半导体衬底上依次形成刻蚀停止层200、第一低k介电层201和低k介电硬掩膜层202、氧化物硬掩膜层203、金属硬掩膜层204，在金属硬掩膜层204上形成抗反射涂层205和图案化的光刻胶206。在步骤302中，根据图案化的光刻胶206刻蚀抗反射涂层205、金属硬掩膜层204、氧化物硬掩膜层203、低k介电硬掩膜层202和第一低k介电层201，形成第一沟槽结构207，暴露出刻蚀停止层200。在步骤303中，在第一沟槽结构207中沉积第二低k介电材料形成第二低k介电层208，采用灰化工艺去除抗反射涂层205和图案化的光刻胶206。在步骤304中，采用化学机械研磨移除低k介电硬掩膜层202、氧化物硬掩膜层203、金属硬掩膜层204和第二低k介电层高出第一沟槽结构207的部分。在步骤305中，采用紫外光固化工艺处理第一低k介电层201，形成多孔的第一低k介电层209。在步骤306中，在多孔的第一低k介电层209和第二低k介电层208上沉积形成另一硬掩膜层210、抗反射涂层211和图案化的光刻胶212。采用干法刻蚀去除第二低k介电层形成第二沟槽213，然后采用湿法清洗工艺清洗所述第二沟槽结构213。在步骤307中，采用电化学电镀的方法在上述第二沟槽结构213中沉积形成铜金属层215。
综上所示，本发明提出了新的超低k介电层的互连结构的制作方法，根据本发明工艺形成的铜互连结构具有良好的电学性能和较长的使用寿命，解决了现有技术中存在的原位等离子体处理、干法刻蚀和湿法清洗对超低k介电层产生的损伤问题。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种制作半导体器件的方法，包括：
在半导体衬底上依次形成第一低k介电层和硬掩膜层；
图案化所述第一低k介电层和所述硬掩膜层以形成第一沟槽结构；
在所述第一沟槽结构中沉积形成致密的第二低k介电层，具有与上述第一低k介电层更为致密的结构；
移除所述硬掩膜层和所述致密的第二低k介电层高出所述第一沟槽结构的部分；
执行固化处理所述第一低k介电层形成多孔的第一低k介电层；
在所述第一沟槽结构内的所述致密的第二低k介电层中形成第二沟槽结构，所述致密的第二低k介电层保护所述多孔的第一低k介电层不受形成所述第二沟槽结构所使用的刻蚀以及所述刻蚀结束后实施的湿法清洗过程中产生的氧和氟的损伤。
2.如权利要求1所述的方法，其特征在于，所述第一低k介电层包含有致孔剂。
3.如权利要求1所述的方法，其特征在于，所述硬掩膜层包括有依次形成的低k介电硬掩膜层、氧化物硬掩膜层和金属硬掩膜层。
4.如权利要求1所述的方法，其特征在于，所述图案化步骤包括，在所述硬掩膜层上形成图案化的光刻胶，刻蚀所述硬掩膜层和所述第一低k介电层，然后去除所述图案化的光刻胶。
5.如权利要求1所述的方法，其特征在于，所述第二低k介电层的介电常数k值为2.7。
6.如权利要求1所述的方法，其特征在于，所述第二沟槽结构的侧壁上残留有所述第二低k介电层材料。
7.如权利要求1所述的方法，其特征在于，形成所述第二沟槽结构的步骤包括，在所述多孔的第一低k介电层和所述第二低k介电层上沉积形成另一硬掩膜层，在所述另一硬掩膜层上形成图案化的光刻胶，刻蚀所述另一硬掩膜层和所述第二低k介电层，然后去除所述图案化的光刻胶和所述另一硬掩膜层。
8.如权利要求7所述的方法，其特征在于，所述图案化的光刻胶的开口尺寸小于所述第一沟槽结构的开口尺寸。
9.如权利要求7所述的方法，其特征在于，所述刻蚀的方法为干法刻蚀。
10.如权利要求1所述的方法，其特征在于，在所述第二沟槽结构中沉积形成铜金属层。
11.如权利要求10所述的方法，其特征在于，采用电化学电镀的方法形成所述铜金属层。
12.如权利要求1所述的方法，其特征在于，在所述半导体衬底和所述第一低k介电层之间还形成有阻挡层。
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