CN106711082B - 半导体器件的制造方法 - Google Patents

Abstract

一种半导体器件的制造方法，包括：形成半导体衬底，所述半导体衬底中形成有待连接结构；在所述半导体衬底上依次形成介电层和金属硬掩模层；以所述金属硬掩模层为掩模刻蚀所述介电层，在所述介电层内形成露出所述待连接结构的沟槽和通孔；去除所述金属硬掩模层后，向所述沟槽和通孔内填充导电材料，以形成互连结构。本发明通过刻蚀金属硬掩模层和介电层以形成沟槽和通孔后，向沟槽和通孔内填充导电材料之前去除金属硬掩模层，以释放金属硬掩模层内残留的应力，减小所述应力所引起的介电层形变，使位于介质层中的沟槽和通孔具有较好的形貌，从而减少金属导电层空洞缺陷，进而防止金属方块电阻变高，提高了半导体器件的电性稳定性和可靠性。

Description

半导体器件的制造方法

技术领域

本发明涉及半导体领域，尤其涉及一种半导体器件的制造方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸越来越小，后段互连电阻电容(Resistance Capacitor，简称RC)延迟出现显著增加的趋势，为了减少RC延迟，多孔低介电常数材料在半导体制造中被广泛使用。

随着集成电路特征尺寸越来越小，后段沟槽和通孔的刻蚀工艺也变得越来越具有挑战性，为了解决这个问题，引入了金属硬掩模层双大马士革工艺，所述双大马士革工艺是在介电层内形成通孔和沟槽，然后以进行金属材料等填充物填充所述通孔和沟槽的一种常用工艺；双大马士革工艺根据刻蚀方式主要分为先沟槽刻蚀、先通孔刻蚀和沟槽通孔一体化刻蚀等三种技术，目前主要采用沟槽通孔一体化刻蚀。

但是现有金属硬掩模层双大马士革工艺容易引起金属导电层空洞缺陷或金属方块电阻变高的问题。

发明内容

本发明解决的问题是提供一种半导体器件的制造方法，提高通孔填充质量，进而提高半导体器件的电性稳定性和器件可靠性。

为解决上述问题，本发明提供一种半导体器件的制造方法。包括如下步骤：

形成半导体衬底，所述半导体衬底中形成有待连接结构；

在所述半导体衬底上形成介电层；

在所述介电层上形成金属硬掩模层；

以所述金属硬掩模层为掩模刻蚀所述介电层，在所述介电层内形成露出所述待连接结构的沟槽和通孔，所述沟槽底部和通孔顶部相连通且所述沟槽开口尺寸大于所述通孔开口尺寸；

形成沟槽和通孔后，去除所述金属硬掩模层；

去除所述金属硬掩模层后，向所述沟槽和通孔内填充导电材料，以形成互连结构。

可选的，去除所述金属硬掩模层的工艺为干法刻蚀工艺或湿法刻蚀工艺。

可选的，去除所述金属硬掩模层的工艺为干法刻蚀工艺，形成所述沟槽和通孔的步骤包括主刻蚀工艺，以及主刻蚀工艺之后的过刻蚀工艺；

在主刻蚀工艺之后，过刻蚀工艺之前，采用第一刻蚀工艺去除所述金属硬掩模层，或者，在过刻蚀工艺之后，采用第二刻蚀工艺去除所述金属硬掩模层，或者，在主刻蚀工艺之后过刻蚀工艺之前进行第一刻蚀工艺且在过刻蚀工艺之后进行第二刻蚀工艺以去除所述金属硬掩模层。

可选的，所述第一刻蚀工艺采用刻蚀气体或刻蚀气体与中性气体构成的混合气体进行刻蚀；所述第二刻蚀工艺采用刻蚀气体进行刻蚀。

可选的，所述第一刻蚀工艺为等离子体干法刻蚀，工艺温度为40℃至80℃，工艺低频功率为0W，工艺高频功率为100W至200W，压强为20mTorr至60mTorr，工艺时间为10秒至20秒。

可选的，所述第一刻蚀工艺采用的刻蚀气体为CF₄或NF₃。

可选的，所述第一刻蚀工艺采用的刻蚀气体的气体流量为100sccm至500sccm。

可选的，所述第一刻蚀工艺采用刻蚀气体与中性气体构成的混合气体，所述刻蚀气体为CF₄或NF₃，所述中性气体为氩气、氦气或氮气。

可选的，所述刻蚀气体和所述中性气体的体积比为3:2至3:1。

可选的，所述第一刻蚀工艺采用的刻蚀气体的气体流量为100sccm至500sccm，所述第一刻蚀工艺采用的中性气体的气体流量为100sccm至500sccm。

可选的，所述第二刻蚀工艺采用的刻蚀气体为CF₄或NF₃。

可选的，所述第二刻蚀工艺采用的刻蚀气体的气体流量为100sccm至500sccm。

可选的，所述第二刻蚀工艺为等离子体干法刻蚀，工艺温度为40℃至80℃，工艺低频功率为0W，工艺高频功率为100W至200W，压强为20mTorr至60mTorr，工艺时间为10秒至20秒。

可选的，去除所述金属硬掩模层的工艺为湿法刻蚀工艺，形成所述沟槽和通孔的步骤包括主刻蚀工艺和过刻蚀工艺；

在过刻蚀工艺之后，采用刻蚀溶液去除所述金属硬掩模层。

可选的，所述刻蚀溶液为羟胺基溶液和H₂O₂构成的混合溶液。

可选的，所述羟胺基溶液和H₂O₂构成的混合溶液中，羟胺基溶液与H₂O₂溶液的体积比为1:3至1:5。

可选的，所述制造方法还包括：向所述沟槽和通孔内填充金属导电材料之前，在所述沟槽和通孔侧壁、所述通孔底部形成籽晶层。

可选的，所述制造方法还包括：在形成介电层之前，在所述半导体衬底上形成刻蚀阻挡层；

在形成介电层之后，金属硬掩模层之前，在介电层上形成氧化层；

在形成金属硬掩模层之后，在金属硬掩模层上形成硬掩模覆盖层；

形成沟槽和通孔的步骤包括：刻蚀所述硬掩模覆盖层、金属硬掩模层、氧化层以及介电层，且以所述刻蚀阻挡层作为停止层。

可选的，所述金属硬掩模层的材料为氮化钛、钛或氮化铜。

与现有技术相比，本发明的技术方案具有以下优点：通过刻蚀所述金属硬掩模层和介电层以形成沟槽和通孔后，向所述沟槽和通孔内填充导电材料之前完全去除所述金属硬掩模层，以释放所述金属硬掩模层内残留的应力，减小所述应力所引起的介电层形变，使位于介质层中的沟槽和通孔具有较好的形貌，从而减少互连结构中的空洞缺陷，进而防止互连结构方块电阻变高，提高了半导体器件的电性稳定性和可靠性。

附图说明

图1至图2是是现有技术的半导体器件的制造方法各步骤对应结构示意图；

图3至图10是本发明半导体器件的制造方法一实施例中各步骤对应结构示意图。

具体实施方式

在现有技术中，金属互连结构的形成过程容易在金属导电层中形成空洞缺陷。

参考图1至图2，示出了现有技术采用沟槽通孔一体化形成通孔和沟槽一实施例的剖面结构示意图。形成通孔和沟槽的方法包括：在已沉积的介电层100上沉积一层氮化钛层110作为第一掩模层，通过干法刻蚀工艺图形化所述第一掩模层，形成部分沟槽；然后沉积第二掩模层，所述第二掩模层覆盖所述第一掩模层及所述部分沟槽，图形化所述第二掩模层，在所述第二掩模层内形成通孔图形；沿着所述通孔图形进行干法刻蚀，形成部分通孔后去除所述第二掩模层，然后沿着所述部分沟槽和所述部分通孔进行刻蚀直至形成沟槽130和通孔120，最后向所述沟槽130及所述通孔120内填充导电层材料140。

但是现有金属硬掩模层双大马士革工艺容易引起金属导电层空洞缺陷150或金属方块电阻变高的问题。

分析所述空洞缺陷150产生的原因：金属互连结构的形成工艺采用的是金属硬掩模层的双大马士革一体化工艺(Dual Damascene All in One Process)，但是，通过所述金属硬掩模层的双大马士革一体化工艺进行刻蚀后，所述刻蚀工艺形成的应力容易在所述金属硬掩模层内残留，尤其是低k介电层应用到互连结构中时，由于低k介电层的机械延展性较差，所述金属硬掩模层内残留的应力容易导致所述沟槽开口处的介电层向所述沟槽中心方向弯曲变形，进而导致所述沟槽开口处的尺寸过小(如图2所示)，随后向所述沟槽中沉积导电材料时，过小的沟槽开口容易使导电材料难以沉积进入所述沟槽内，从而在沟槽内还未填充满导电材料时先将沟槽开口处填满并封闭，继续沉积的导电材料无法进入沟槽内部而在金属导电层内形成空洞(Void)。所述金属导电层空洞缺陷容易使金属方块电阻升高，增加信号在各金属层间的RC延迟，阻碍信号传输；也可能引起金属导电层断路问题，从而影响半导体器件的可靠性问题，甚至引起产品的报废。

为了解决上述技术问题，本发明提供一种半导体器件的制造方法，形成半导体衬底，所述半导体衬底中形成有待连接结构；在所述半导体衬底上形成介电层；在所述介电层上形成金属硬掩模层；以所述金属硬掩模层为掩模刻蚀所述介电层，在所述介电层内形成露出所述待连接结构的沟槽和通孔，所述沟槽底部和通孔顶部相连通且所述沟槽开口尺寸大于所述通孔开口尺寸；形成沟槽和通孔后，去除所述金属硬掩模层；去除所述金属硬掩模层后，向所述沟槽和通孔内填充导电材料，以形成互连结构。

本发明通过刻蚀所述金属硬掩模层和介电层以形成沟槽和通孔后，向所述沟槽和通孔内填充导电材料之前完全去除所述金属硬掩模层，以释放所述金属硬掩模层内残留的应力，减小所述应力所引起的介电层形变，使位于介质层中的沟槽和通孔具有较好的形貌，从而减少金属导电层空洞缺陷，进而防止金属方块电阻变高，提高了半导体器件的电性稳定性和可靠性。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图10是本发明半导体器件的制造方法一实施例中各步骤对应结构示意图。

参考图3，提供一半导体衬底(未标注)，所述半导体衬底(未标注)中形成有待连接结构200。

本实施例中，所述待连接结构200包括底层刻蚀阻挡层210，底层介电层220和底层金属层230。

具体地，在所述待连接结构200表面依次形成刻蚀阻挡层300、介电层310、氧化层320、金属硬掩模层330和硬掩模覆盖层340。

刻蚀阻挡层300用于在后续形成通孔时作为主刻蚀停止层。具体地，所述刻蚀阻挡层300的材料可以为氮化硅层、碳化硅层或掺氮碳化硅层，本实施例中，所述刻蚀阻挡层300为掺氮碳化硅层，形成所述刻蚀阻挡层300的工艺为化学气相沉积法。

介电层310用于起到绝缘作用。在半导体制造中，后段互连电阻电容(ResistanceCapacitor，简称RC)延迟是影响集成电路速度的重要因素之一，RC延迟越严重，集成电路速度越慢。本实施例中，为了减少RC延迟，所述介电层310为低k介质层，可以是含碳氧化硅膜、超低k介质层、掺氟二氧化硅或超低k介质层和掺氟二氧化硅的组合膜等膜层。

本实施例中，通过化学气相沉积法在所述刻蚀阻挡层300表面沉积介电层310，所述介电层310为含有硅、氧、碳、氢元素的类似氧化物的黑钻石材料；所述化学气相沉积法的工艺温度为300℃至400℃，气压为2Torr至10Torr，低频功率为50W至700W，高频功率为50W至700W。

所述氧化层320作为后续沟槽刻蚀工艺的停止层。在实际沟槽形成工艺中，刻蚀部分厚度的所述氧化层320后停止刻蚀，形成部分沟槽，由于所述介电层310为低k介质层，特性松软，容易发生过刻蚀现象，而所述氧化层320致密度和硬度更好，因此在所述介电层310表面形成氧化层320，使后续刻蚀工艺中更好地控制刻蚀部分所述氧化层320的厚度，进而可以保证后续形成的沟槽和通孔的形貌与尺寸满足工艺规格。本实施例中，所述氧化层320为氧化硅层，形成所述氧化层320的工艺均为化学气相沉积法。

所述金属硬掩模层330用于在双大马士革一体化工艺过程中起到掩模的作用。通过所述金属硬掩模层330可以更好的控制图形形貌，以所述图形化的金属硬掩模层330为掩膜进行刻蚀，形成的沟槽和通孔的形貌更光滑。

所述金属硬掩模层330的材料可以为氮化钛、钛或氮化铜。本实施例中，所述金属硬掩模层330为氮化钛层，形成所述金属硬掩模层330的工艺为物理气相沉积法，沉积时通入的氮气流量为10sccm至1000sccm，沉积时间为10秒至1000秒，形成的所述金属硬掩模层330的厚度为至

所述硬掩模覆盖层340用于避免所述金属硬掩模层330与后续工艺采用的光刻胶层直接接触。在后续刻蚀工艺中需采用光刻胶层作为掩模，光刻胶层在金属硬掩模层330表面的黏附性较差，容易引起光刻胶层形变或倒塌等缺陷，而光刻胶层与氧化硅具有良好的黏附性，从而使后续光刻工艺形成的图形满足预设尺寸且形貌光滑。因此本实施例中，在所述金属硬掩模层330表面形成硬掩模覆盖层340，所述硬掩模覆盖层340的材料为氧化硅层，形成所述硬掩模覆盖层340的工艺为化学气相沉积法。

参考图4，在硬掩模覆盖层340、金属硬掩模层330和氧化层320内形成部分沟槽360。

具体地，在所述硬掩模覆盖层340表面形成图形化的第一光刻胶层350，所述图形化的第一光刻胶层350内形成有沟槽图形；以所述图形化的第一光刻胶层350为掩模，沿所述沟槽图形依次刻蚀所述硬掩模覆盖层340、金属硬掩模层330和氧化层320，在相应位置形成部分沟槽360。形成所述部分沟槽360后，采用湿法刻蚀或等离子体干法刻蚀工艺去除所述图形化的第一光刻胶层350。

本实施例中，形成所述部分沟槽360的工艺为等离子体干法刻蚀工艺，所述等离子体干法刻蚀工艺具体可以为：以所述图形化的第一光刻胶层350为掩模，通入刻蚀气体CF₄、CHF₃或CH₂F₂，辅以稀释气体CO、He或Ar，依次刻蚀所述硬掩模覆盖层340、金属硬掩模层330和氧化层320，图形化所述硬掩模覆盖层340、金属硬掩模层330和氧化层320以形成部分沟槽360；完成所述等离子体干法刻蚀工艺后，所述部分沟槽360位置的硬掩模覆盖层340和金属硬掩模层330被刻蚀去除，部分氧化层320被保留，其中剩余的氧化层320的厚度根据实际工艺而定。

本实施例中，采用的刻蚀气体为CH₂F₂，稀释气体为CO；所述刻蚀气体与所述稀释气体的体积比为1:12至1:17，所述刻蚀气体的气体流量为10sccm至30sccm，所述稀释气体的气体流量为300sccm至400sccm，刻蚀反应腔体内的气压为100mTorr至200mTorr。

当刻蚀气体的气体流量小于10sccm时，导致刻蚀量不足，难以形成工艺所需的部分沟槽；当刻蚀气体的气体流量大于30sccm时，刻蚀速率比较大且较难控制，容易导致所述部分沟槽的形貌和尺寸超出预定值。

形成所述部分沟槽360后，采用湿法刻蚀或等离子体干法刻蚀工艺去除所述图形化的第一光刻胶层350，去除所述图形化的第一光刻胶层350后以去离子水进行清洗。

参考图5，在氧化层320和介电层310内形成部分通孔390。

具体地，在所述硬掩模覆盖层340表面形成底部抗反射层370和图形化的第二光刻胶层380，所述底部抗反射层370覆盖所述硬掩模覆盖层340和所述部分沟槽360(参考图4)，所述图形化的第二光刻胶层380内形成有通孔图形；以所述图形化的第二光刻胶层380为掩模，沿所述通孔图形依次刻蚀所述底部抗反射层370、剩余的氧化层320和介电层310，在相应位置形成部分通孔390，所述部分通孔390顶部的尺寸小于所述部分沟槽360底部的尺寸且所述部分通孔390与所述部分沟槽360相连通。形成所述部分通孔390后，采用湿法刻蚀或等离子体干法刻蚀工艺去除所述图形化的第二光刻胶层380和剩余的底部抗反射层370。

本实施例中，形成所述部分通孔390的工艺为等离子体干法刻蚀工艺，所述等离子体干法刻蚀工艺具体可以为：以所述图形化的第二光刻胶层380为掩模，通入刻蚀气体CF₄和CHF₃的混合气体，辅以稀释气体Ar，依次刻蚀所述底部抗反射层370、氧化层320和介电层310，形成所述部分通孔390；完成所述等离子体干法刻蚀工艺后，所述部分通孔390图形处的剩余氧化层320被刻蚀去除，部分介电层310被保留，其中剩余的介电层310厚度根据实际工艺而定。

本实施例中，所述刻蚀气体的气体流量为80ccm至120sccm，所述稀释气体的气体流量为80sccm至120sccm，刻蚀反应腔体内的气压为50mTorr至80mTorr。

形成所述部分通孔390后，采用湿法刻蚀或等离子体干法刻蚀工艺去除所述图形化的第二光刻胶层380和剩余的底部抗反射层370，然后以去离子水进行清洗。

参考图6，通过主刻蚀工艺，形成沟槽400和通孔410，所述沟槽400底部和通孔410顶部相连通且所述沟槽400的开口尺寸大于所述通孔410的开口尺寸。

具体地，以所述图形化的硬掩模覆盖层340(参考图5)、金属硬掩模层330和氧化层320为掩模进行主刻蚀工艺，所述主刻蚀工艺包括：沿部分沟槽360(参考图4)图形和部分通孔390(参考图5)图形同时刻蚀所述氧化层320和介电层310，直至暴露出所述刻蚀阻挡层300，形成沟槽400和通孔410。在所述主刻蚀工艺中，所述硬掩模覆盖层340被刻蚀去除。

本实施例中，形成沟槽400和通孔410的工艺为等离子体干法刻蚀工艺，所述等离子体干法刻蚀工艺具体可以为：以所述图形化的硬掩模覆盖层340、金属硬掩模层330和氧化层320为掩模，通入刻蚀气体CF₄，辅以稀释气体Ar，同时刻蚀所述部分沟槽360(参考图4)和部分通孔390(参考图5)内的氧化层320和介电层310，直至暴露出所述刻蚀阻挡层300，形成所述沟槽400和通孔410，所述沟槽400和所述通孔410相连通且所述沟槽400的开口尺寸大于所述通孔410的开口尺寸。

本实施例中，所述刻蚀气体的气体流量为80sccm至120sccm，所述稀释气体的气体流量为80sccm至120sccm，刻蚀反应腔体内的压力为50mTorr至80mTorr。

参考图7，去除部分所述金属硬掩模层330。

需要说明的是，在形成沟槽和通孔后，所述金属硬掩模层330内容易有应力残留，所述应力容易使介电层310发生形变，进而使位于介电层310中的沟槽400和通孔410的形貌发生改变，后续在向所述沟槽400和通孔410内填充满导电材料后容易引起空洞缺陷。为了避免由所述应力引起的介电层310形变问题，在向所述沟槽400和通孔410内填充导电材料之前，需通过完全去除所述金属硬掩模层330以释放所述金属硬掩模层330内残留的应力。

去除所述金属硬掩模层330的工艺可以为干法刻蚀工艺或湿法刻蚀工艺。本实施例中以干法刻蚀工艺为例进行说明。具体地，通过对所述金属硬掩模层330进行第一刻蚀工艺，以去除部分所述金属硬掩模层330。

本实施例中，所述第一刻蚀工艺为等离子体干法刻蚀，所述等离子体干法刻蚀的工艺温度为40℃至80℃，工艺低频功率为0W，工艺高频功率为100W至200W，压强为20mTorr至60mTorr，工艺时间为10秒至20秒。

根据实际金属硬掩模层330的厚度，所述第一刻蚀工艺采用刻蚀气体或刻蚀气体与中性气体构成的混合气体；相比于刻蚀气体和中性气体构成的混合气体，刻蚀气体的刻蚀速率更快。

当中性气体流量过大时，刻蚀效果减弱，等离子体刻蚀工艺结束后，所述金属硬掩模层330无法完全去除，或使所述刻蚀工艺的工艺时间变长以达到原有的刻蚀效果，从而降低了半导体制造工艺的效率；当中性气体流量过小时，在所述金属硬掩模层330厚度较薄的情况下，容易发生过刻现象，对其他膜层的产生损伤。

当刻蚀气体的气体流量过小时，刻蚀效果减弱，等离子体刻蚀工艺结束后，所述金属硬掩模层330无法达到所需去除量，或需要更多的工艺时间以达到刻蚀效果，从而降低了半导体制造工艺的效率；当刻蚀气体的气体流量过大时，所述刻蚀气体的刻蚀速率难以控制，且在刻蚀所述金属硬掩模层330时，对其他膜层的形貌具有很大的影响。

本实施例中，当所述第一刻蚀工艺只采用刻蚀气体时，所述刻蚀气体为CF₄或NF₃，所述刻蚀气体的气体流量为100sccm至500sccm。

或者，当所述第一刻蚀工艺采用刻蚀气体与中性气体构成的混合气体时，所述刻蚀气体为CF₄或NF₃，所述中性气体为氩气、氦气或氮气。所述中性气体的分子量较大，可以使等离子体刻蚀工艺过程更加稳定。

本实施例中，所述刻蚀气体和所述中性气体的体积比为3:2至3:1。具体地，所述刻蚀气体的气体流量为100sccm至500sccm，所述中性气体的气体流量为100sccm至500sccm。

参考图8，对所述通孔410进行过刻蚀工艺，使所述通孔410露出所述待连接结构200。

本实施例中，所述刻蚀工艺为等离子体干刻刻蚀工艺。所述等离子体干法刻蚀工艺具体可以为：通入刻蚀气体CF₄，辅以稀释气体Ar，沿通孔410图形刻蚀所述通孔410底部的刻蚀阻挡层300，直至暴露出待连接结构200表面。

本实施例中，所述刻蚀气体的气体流量为80ccm至120sccm，所述稀释气体的气体流量为80sccm至120sccm，刻蚀反应腔体内的气压为50mTorr至80mTorr。

参考图9，去除剩余的金属硬掩模层330(参考图8)。

通过对所述金属硬掩模层330进行第二刻蚀工艺，所述第二刻蚀工艺采用刻蚀气体，完全去除所述金属硬掩模层330。所述第二刻蚀工艺为等离子体干法刻蚀，所述等离子体干法刻蚀的工艺温度为40℃至80℃，工艺低频功率为0W，工艺高频功率为100W至200W，压强为20mTorr至60mTorr，工艺时间为10秒至20秒。

本实施例中，所述刻蚀气体为CF₄或NF₃。

当所述刻蚀气体的气体流量过小时，刻蚀效果减弱，所述金属硬掩模层330无法完全去除；由于剩余金属硬掩模层330的厚度较薄，当刻蚀气体的气体流量过大时，会发生过刻现象，对其他膜层的形貌具有很大的影响。因此本实施例中，所述刻蚀气体的气体流量为100sccm至500sccm。所述第二刻蚀工艺的刻蚀量较少，对其他膜层的形貌几乎不产生影响。

本实施例中，在主刻蚀工艺之后过刻蚀工艺之前进行第一刻蚀工艺且在过刻蚀工艺之后进行第二刻蚀工艺以去除所述金属硬掩模层330为例进行说明，但本发明不仅限于此方法，实际工艺中可以根据金属硬掩模层330的厚度选定进行第一刻蚀工艺和第二刻蚀工艺中的一步或两步。

具体地，由于所述第一刻蚀工艺的刻蚀量较大、刻蚀速率较快，第二刻蚀工艺的刻蚀量较小、刻蚀速率较慢，当所述金属硬掩模层330可以通过单次刻蚀工艺去除时，所述方法也可以包括：在主刻蚀工艺之后，过刻蚀工艺之前，采用第一刻蚀工艺完全去除所述金属硬掩模层330；或者，当所述金属硬掩模层330的厚度更薄时，所述方法还可以包括：在过刻蚀工艺之后，仅采用第二刻蚀工艺完全去除所述金属硬掩模层330。

由于在向所述沟槽400和通孔410内填充导电材料之前，所述金属硬掩模层330已完全被去除，可以释放所述金属硬掩模层330内残留的应力，防止所述介电层310发生形变，进而避免后续向所述沟槽400和通孔410内填充导电材料后，形成的互连结构出现空洞缺陷或金属方块电阻变高的问题。

除了采用干法刻蚀工艺去除所述金属硬掩模层330，还可以采用湿法刻蚀工艺。当采用湿法刻蚀工艺时，去除所述金属硬掩模层330的步骤包括：在过刻蚀工艺之后，采用刻蚀溶液去除所述金属硬掩模层330。

本实施例中，去除所述金属硬掩模层330的刻蚀溶液为羟胺基(EKC)溶液和H₂O₂构成的混合溶液。具体地，羟胺基(EKC)溶液与H₂O₂溶液的体积比为1:3至1:5，刻蚀工艺时间为1分钟至2.5分钟。

参考图10，去除所述金属硬掩模层330(参考图8)后，向所述沟槽和通孔内填充导电材料，以形成互连结构420。

具体地，先在所述沟槽400(参考图9)和所述通孔410(参考图9)内填充满导电材料，所述导电材料覆盖所述氧化层320表面、沟槽400和通孔410。之后采用化学机械研磨工艺平坦化所述导电材料并去除所述氧化层320和部分介电层310，使所述沟槽400和所述通孔410内的导电材料厚度达到预定值，形成互连结构420。

由于通过去除所述金属硬掩模层330，释放了金属硬掩模层330的应力，所述沟槽400和所述通孔410的形貌较好，在向所述沟槽400和所述通孔410中填充导电材料时具有较好的填充效果，因此所述导电材料中形成的空洞较少或没有。

需要说明的是，在填充所述导电材料之前，先在所述沟槽400和所述通孔410侧壁、以及所述通孔410底部溅射沉积金属势垒层和铜的籽晶层(未标注)，然后采用电镀工艺进行所述导电材料的填充沉积，最后采用化学机械研磨工艺去除所述氧化层320和部分介电层310。经研磨工艺后，所述沟槽400和所述通孔410内的导电材料厚度达到预定值，形成互连结构420。

本实施例中，所述互连结构420为金属互连结构。通过上所述制造方法减少互连结构中的空洞缺陷，进而防止互连结构方块电阻变高，提高了半导体器件的电性稳定性和可靠性。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体器件的制造方法，其特征在于，包括：

形成半导体衬底，所述半导体衬底中形成有待连接结构；

在所述半导体衬底上形成介电层；

在所述介电层上形成金属硬掩模层；

以所述金属硬掩模层为掩模刻蚀所述介电层，在所述介电层内形成露出所述待连接结构的沟槽和通孔，所述沟槽底部和通孔顶部相连通且所述沟槽开口尺寸大于所述通孔开口尺寸；

形成沟槽和通孔后，去除所述金属硬掩模层；

去除所述金属硬掩模层后，向所述沟槽和通孔内填充导电材料，以形成互连结构；

去除所述金属硬掩模层的工艺为干法刻蚀工艺或湿法刻蚀工艺，形成所述沟槽和通孔的步骤包括主刻蚀工艺，以及主刻蚀工艺之后的过刻蚀工艺；

当去除所述金属硬掩模层的工艺为干法刻蚀工艺时，所述去除所述金属硬掩模层，包括：在主刻蚀工艺之后，过刻蚀工艺之前，采用第一刻蚀工艺去除所述金属硬掩模层；或者，在过刻蚀工艺之后，采用第二刻蚀工艺去除所述金属硬掩模层；或者，在主刻蚀工艺之后过刻蚀工艺之前进行第一刻蚀工艺且在过刻蚀工艺之后进行第二刻蚀工艺以去除所述金属硬掩模层；

当去除所述金属硬掩模层的工艺为湿法刻蚀工艺时，所述去除所述金属硬掩模层，包括：在过刻蚀工艺之后，采用刻蚀溶液去除所述金属硬掩模层。

2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一刻蚀工艺采用刻蚀气体或刻蚀气体与中性气体构成的混合气体进行刻蚀；所述第二刻蚀工艺采用刻蚀气体进行刻蚀。

3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一刻蚀工艺为等离子体干法刻蚀，工艺温度为40℃至80℃，工艺低频功率为0W，工艺高频功率为100W至200W，压强为20mTorr至60mTorr，工艺时间为10秒至20秒。

4.如权利要求2所述的半导体器件的制造方法，其特征在于，所述第一刻蚀工艺采用的刻蚀气体为CF₄或NF₃。

5.如权利要求4所述的半导体器件的制造方法，其特征在于，所述刻蚀气体的气体流量为100sccm至500sccm。

6.如权利要求2所述的半导体器件的制造方法，其特征在于，所述第一刻蚀工艺采用刻蚀气体与中性气体构成的混合气体，所述刻蚀气体为CF₄或NF₃，所述中性气体为氩气、氦气或氮气。

7.如权利要求6所述的半导体器件的制造方法，其特征在于，所述刻蚀气体和所述中性气体的体积比为3:2至3:1。

8.如权利要求6所述的半导体器件的制造方法，其特征在于，所述刻蚀气体的气体流量为100sccm至500sccm，所述中性气体的气体流量为100sccm至500sccm。

9.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第二刻蚀工艺采用的刻蚀气体为CF₄或NF₃。

10.如权利要求9所述的半导体器件的制造方法，其特征在于，所述刻蚀气体的气体流量为100sccm至500sccm。

11.如权利要求9所述的半导体器件的制造方法，其特征在于，所述第二刻蚀工艺为等离子体干法刻蚀，工艺温度为40℃至80℃，工艺低频功率为0W，工艺高频功率为100W至200W，压强为20mTorr至60mTorr，工艺时间为10秒至20秒。

12.如权利要求1所述的半导体器件的制造方法，其特征在于，所述刻蚀溶液为羟胺基溶液和H₂O₂构成的混合溶液。

13.如权利要求12所述的半导体器件的制造方法，其特征在于，所述羟胺基溶液和H₂O₂构成的混合溶液中，羟胺基溶液与H₂O₂溶液的体积比为1:3至1:5。

14.如权利要求1所述的半导体器件的制造方法，其特征在于，所述制造方法还包括：向所述沟槽和通孔内填充导电材料之前，在所述沟槽和通孔侧壁、所述通孔底部形成籽晶层。

15.如权利要求1所述的半导体器件的制造方法，其特征在于，所述制造方法还包括：在形成介电层之前，在所述半导体衬底上形成刻蚀阻挡层；

在形成介电层之后，金属硬掩模层之前，在介电层上形成氧化层；

在形成金属硬掩模层之后，在金属硬掩模层上形成硬掩模覆盖层；

形成沟槽和通孔的步骤包括：刻蚀所述硬掩模覆盖层、金属硬掩模层、氧化层以及介电层，且以所述刻蚀阻挡层作为停止层。

16.如权利要求1所述的半导体器件的制造方法，其特征在于，所述金属硬掩模层的材料为氮化钛、钛或氮化铜。