JP4430814B2 - 有機化合物含有絶縁層の異方性エッチング - Google Patents

有機化合物含有絶縁層の異方性エッチング Download PDF

Info

Publication number
JP4430814B2
JP4430814B2 JP2000517440A JP2000517440A JP4430814B2 JP 4430814 B2 JP4430814 B2 JP 4430814B2 JP 2000517440 A JP2000517440 A JP 2000517440A JP 2000517440 A JP2000517440 A JP 2000517440A JP 4430814 B2 JP4430814 B2 JP 4430814B2
Authority
JP
Japan
Prior art keywords
layer
insulating layer
organic compound
etching
gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2000517440A
Other languages
English (en)
Other versions
JP2001521282A (ja
JP2001521282A5 (ja
Inventor
セルジェ・ファンヘーレメールスフ
ミハイル・ロディオノヴィッチ・バクラノフ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Interuniversitair Microelektronica Centrum vzw IMEC
Original Assignee
Interuniversitair Microelektronica Centrum vzw IMEC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Interuniversitair Microelektronica Centrum vzw IMEC filed Critical Interuniversitair Microelektronica Centrum vzw IMEC
Publication of JP2001521282A publication Critical patent/JP2001521282A/ja
Publication of JP2001521282A5 publication Critical patent/JP2001521282A5/ja
Application granted granted Critical
Publication of JP4430814B2 publication Critical patent/JP4430814B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004Photosensitive materials
    • G03F7/09Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/094Multilayer resist systems, e.g. planarising layers
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/36Imagewise removal not covered by groups G03F7/30 - G03F7/34, e.g. using gas streams, using plasma
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/38Treatment before imagewise removal, e.g. prebaking
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/40Treatment after imagewise removal, e.g. baking
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835Combinations of two or more different dielectric layers having a low dielectric constant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【0001】
(技術分野)
本発明は、半導体素子の製作過程に関するものである。特に、低誘電率性高分子の異方性ドライエッチングに関する手段と化学的作用を含めた方法を開示する。これらのエッチング加工は、異なった相互に接続される構造のビアホールやトレンチの形状を区画するために使用できる。
【0002】
(背景技術)
集積回路の小型化と、ますます進む複雑化や高速化の必要に対する関心は、連続的な高密度集積を要求する。これを達成するために、能動素子を相互に接続する構造のみならず素子自体の規模の縮小化も進んでいる。これらの相互接続構造は、複合的な金属平面から構成されている。この金属平面は、目的とされる相互接続パターンによって、内部平面絶縁層によって一方が他方と分離されるか、一方が他方と、絶縁層を通る導電性接続によってつながっている。内部平面の絶縁層は、金属平面内にアイソレーションを提供するのに用いられる。この規模縮小に加えて、追加される手段として、例えば信号遅延のような厳しい速度仕様に関して対処可能であることが求められる。通常は、金属平面はアルミニウム層であり、絶縁層は酸化層である。この信号遅延を減らすために、金属平面として、アルミニウムと比較してより導電性の優れた層、すなわち銅を含む金属層を選択したり、酸化層と比較してより誘電率Kの低い絶縁層を選択することが可能である。
【0003】
この、低誘電率性絶縁層の需要により、K値が小さい、絶縁層として使用される新物質を求めて、激しい探索が行われている。小さいε値をもつ物質、小さいK値をもつ物質は、すべて、少なくともこの開示の目的に関していえば、低い誘電率を持つ物質という表現で置き換えられる。最も望ましい物質は、K値と機械的応力が小さく、温度安定性が高く、吸湿性が小さい物質である。さらに、物質は、最新技術の半導体加工手段との適合に基づいて選択されるべきである。これらの新物質の中でも、有機スピンオン物質ではK値が2.5から3の間の多孔質高分子があり、K値の小さい無機物質、例えば1.5より小さいK値を持つキセロゲルがある。有機物質は、その加工が簡単であることや、埋設、平坦化に優れていることから、特に注目を集めている。
【0004】
現在、相互接続構造を作る主要な方法は、2種類ある。従来方法では、最初から、導電層、すなわち金属層が絶縁層(または絶縁体)上に形成され、その後、たいてい反応性エッチング(RIE)によってパターニングされる。もう1つの方法は、ダマシン技術である。ダマシン技術においては、最初に絶縁層が堆積、パターニングされてその後、穴を埋めるために金属層が堆積される。従って、次のステップで、過剰な金属を取り除くための平坦化が行われる。さらに、ダマシン技術は困難な金属のRIEステップを避けることができるという利点を持つ。ダマシン加工は、絶縁層および、積層絶縁層のドライエッチングに関する問題を取り除く。この技術は、絶縁層に囲まれた金属の垂直方向の接続だけではなく水平方向の金属パターンを作りつけることを可能にする。これら垂直方向の金属接続は異なった金属平面で加工された2つの水平な金属パターン間に導電的結合を与えるために必要とされる。大抵は、初めに、穴が、2つの異なった金属平面間にある、絶縁層または積層絶縁層中に形成され、後に、その穴が導電性物質によって埋め込まれなければならない。このような穴の例は、ビアホール、コンタクトホール、トレンチである。高密度集積の必要に応えるために、これらの穴の直径は、連続的に減少し、一方、それと同時に、これらの穴の縦横比は大きくなっている。直径が小さく、縦横比が大きいために、これらの穴の製作は、特にリソグラフィー処理とエッチング処理が重要な工程である。それ故、絶縁体として使われる高分子のエッチングには、優れた異方性エッチング能力が必要とされる。
【0005】
米国特許第5,269,879号は酸化シリコン、窒化シリコンおよび窒素酸化層のエッチングに関するものである。エッチングは、これらの層を通って下にある電気伝導層に存在するビアホールを形成するために行われる。特に、フッ素含有気体や、少量の窒素のような不活性化気体、従って、不活性気体を含む雰囲気気体中でのプラズマエッチングを開示した。この不活性化気体は下部の電気伝導層のスパッタを防ぐためにプラズマに加えられている。
【0006】
米国特許第5,176,790号は主に酸化シリコン、窒化シリコンおよび窒素酸化層のエッチングに関するものである。エッチングは、これらの層を通って下にある電気伝導層に存在するビアホールを形成するために行われる。特に、フッ素含有気体や元素に窒素を含む気体、従って、不活性気体を含む雰囲気気体中でのプラズマエッチングを開示した。分子中に窒素原子を含む気体は下部の電気伝導層のスパッタを防ぐために加えられた。しかし、雰囲気気体中において、分子中に窒素原子を含む気体の量は限られている。この量は、フッ素含有気体の2の体積に対して元素に窒素を含む気体の体積が1である場合から、フッ素含有気体の15の体積に対して元素に窒素を含む気体の体積が1である場合までの範囲である。
【0007】
(発明の概要)
半導体加工における絶縁層のエッチングは、ビアホール、トレンチ、コンタクトホールのような0.5μmの穴を作製するために、優れた異方性エッチング能力を必要とする。基板に形成された有機化合物含有絶縁層に、少なくとも1つの穴を製作する方法を開示する。例えば、この絶縁層は、少なくとも1つの不飽和炭素結合を含む。例えば、少なくとも1つの不飽和炭素結合を含む絶縁層は、少なくとも1つのフェニル基を含む絶縁層である。典型的な例は、ベンゾシクロブタン、ポリアリルエーテル、芳香族炭化水素、ポリイミドである。これらの穴は、混合気体の入った反応チャンバー内で、前記の絶縁層をプラズマエッチングすることによって、露出した層上にエッチング残留物を実質的に堆積させることなく形成される。前記の混合気体は、フッ素含有気体と不活性気体から成る。実質的にエッチング残留物がないということは、わずかな量のエッチング残留物が露出した層に形成されるが、それらの量が、穴が後のエッチングで作製された後、または、クリーニング処理の後に、有機化合物含有絶縁層に対して選択的に容易に取り除かれるほど少量であることを意味している。また、それらの量がプラズマエッチングの異方性に何の影響も及ぼさないほど少量であることを意味する。このプラズマエッチングが進む間、加工条件は、穴の側壁がフッ素化され、前記のプラズマエッチングの異方性に都合良い影響を与えるようになっている。異方性プラズマエッチングを得るためには、自然に起こるエッチングは無視できるほどであり、一方、エッチング反応はイオン衝撃によって効果的に促進されることが好ましい。言換えると、横方向のエッチング速度は垂直方向のエッチング速度と比較すると無視できるほど小さくあるべきである。特に、穴の側壁を分子中にフッ素原子を含む混合気体にさらすことにより、穴の側壁において有機化合物含有絶縁層の化学的組成が変化する。この変化は、結果として、有機化合物含有絶縁層においてフッ素化された部分の化学的抵抗を増大させる。プラズマエッチングには反応性イオンエッチングだけではなく、プラズマアシストドライエッチングも含まれる。有機元素を含む絶縁体のプラズマエッチングは、エッチマスクとして、パターニングされた2重層を使って行われる。前記の2重層は、前記の有機化合物含有絶縁層上に形成されたレジストハードマスク層とこのレジストハードマスク層上に形成されたレジスト層から成る。特に、前記のレジストハードマスク層は、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、シリコンカーバイド、シリコンオキシカーバイドである。この開示の目的のために、レジストハードマスク層は、エッチングマスク層として、またレジスト層を選択的に取り除くためのエッチストップ層として用いられている。プラズマエッチングは前記のレジストハードマスク層に対して選択的であることが好ましいが、必ずしも必要ではない。加工条件は、異方性の大きいプラズマエッチングが、ハードマスク層をアンダーカットせず、元のハードマスクの形状を十分保護して行われるようになっている。
【0008】
本発明の実施の形態において、有機化合物含有絶縁層に形成された穴は、少なくとも1つのビアホールから成り、前記のビアホールは、前記の絶縁層を通って下にある伝導層、または、バリア層に存在する。本発明のプラズマエッチング法はこの下部層に選択的である。いいかえれば、この下部層の過剰な除去が防がれている。この下部の伝導層および/またはバリア層は、Ti、TiN、Ta、TaN、Co、窒化シリコン、シリコンカーバイド、シリコンオキシカーバイド、Pt、W、Al、Cu、または、Al、Cuの合金、その他の低抵抗金属である。
【0009】
本発明のもう1つの実施の形態において、プラズマエッチング法は、有機化合物含有絶縁層に穴を形成する間、レジスト層を除去する。しかし、この場合には、レジストハードマスクがハードマスク層でなければならない。この開示の目的のために、ハードマスク層は下部層、すなわち有機化合物含有絶縁層に対して選択的にエッチングされる層として定義される。そうすることによって、穴が形成されたあとのレジストのはがれがさけられる。それ故、レジスト層の厚さは、正確なエッチング条件と絶縁層の厚さに一致して選択されなければならない。特に、有機化合物含有絶縁層がシリコンを含まない場合は重要である。なぜならば、シリコンを含まない層は後のエッチング処理とクリーニング処理にとても影響を受けやすいからである。
【0010】
さらに、本発明のもう1つの実施の形態において、プラズマエッチング法は、有機化合物含有絶縁層に穴を形成している間、部分的にレジストを除去する。レジスト層の厚さは正確なエッチング条件と絶縁層の厚さに一致して選ばれる。穴が形成される際に、まだレジストがいくらか残される。その後、このレジスト残留物は、例えば、剥離用溶剤の使用、酸素原子を含むプラズマ、または、その組み合わせにより除去される。特にこの酸素原子を含むプラズマは酸素プラズマが可能である。前記の高分子層が前記の酸素原子を含むプラズマに敏感でありすぎなければ、穴において有機化合物含有絶縁層の側壁は影響を受けずに、十分なレジスト除去が行われる。このような酸素を含むプラズマに敏感でありすぎない層の典型的な例は、ベンゾシクロブテンのグループから選ばれた層である。
【0011】
さらに、発明の実施の形態において、反応チャンバー内の混合気体は酸素含有気体から成る。このような酸素を含む気体はO2、CO、CO2、SO2である。しかし、本発明はこれに限らない。混合気体に少量の酸素を加えることによって、エッチング速度は増大する。
【0012】
さらに、本発明の実施の形態において、基板に形成された有機化合物含有絶縁層に少なくともひとつの穴を形成する方法を開示する。これらの穴は、混合気体を含む反応チャンバー中で前記の絶縁層をプラズマエッチングすることによってエッチング残留物を実質的に堆積させることなく形成される。そして前記の混合気体はフッ素含有気体から成る。よって、前記の混合気体中に不活性気体は存在しない。
【0013】
本発明の第2の側面として、基板に形成された有機化合物含有絶縁層に少なくともひとつの穴を形成する方法を開示する。これらの穴は、混合気体を含む反応チャンバー内で前記の絶縁層をプラズマエッチングすることによって形成される。そして前記の混合気体は酸素を含む気体と不活性気体から成る。この混合気体中の酸素含有気体と不活性気体の割合は、自然に起こるエッチング速度が実質的に零であるように選ばれる。それゆえ、フッ素の使用をさけることができ、以後の加工に有益である。なぜなら、フッ素は腐食を促進するものとして知られ、例えば、銅にとっては特に顕著であり、これが課題となっているからである。
【0014】
本発明によると、有機化合物含有絶縁層のプラズマエッチングは、エッチングマスクとしてパターニングされた2重層を用いることにより行われ、前記の2重層は、有機化合物含有絶縁層に形成されたハードマスク層とハードマスク層上に形成されたレジスト層から成る。このプラズマエッチング法は高分子層上に形成されたハードマスクに対して、高い選択性をもつ。プラズマエッチング処理は、有機化合物含有絶縁層に穴を形成し、同時に、選択的にレジスト層を除去する。よって、エッチング後のレジストの剥離をさける。さらに、この有機化合物含有絶縁層は、K値が小さい有機高分子層である。特に、この有機化合物含有絶縁層は、珪素を含まない層である。
【0015】
本発明の実施の形態において、混合気体の酸素含有気体はO2であり、不活性気体は窒素である。前記の混合気体中の酸素量に対する窒素量の割合は、およそ10:1から2:1、および30:1から1:1、50:1から1:1である。
【0016】
本発明のもう1つの実施の形態において、2段階の異方性エッチング処理を開示する。第1ステップでは、最初、穴が、フッ素を含んだ気体と不活性気体から成る混合気体を用いた異方性プラズマエッチングより形成される。一方、第2ステップにおいては、前記の穴を完成し、同時に選択的にレジストを除去するために、前記の穴が酸素を含んだ気体と不活性気体から成る混合気体を用いた異方性プラズマエッチングより形成される。
【0017】
本発明の第3の側面として、基板に形成された有機化合物含有絶縁層に少なくともひとつの穴を形成する方法を開示する。これらの穴は、混合気体を含む反応チャンバー内で前記の絶縁層をプラズマエッチングすることによって形成される。そして前記の混合気体は、HBrと添加物から成り、前記の添加物は絶縁層の露出部分、すなわち側壁を不活性化する。そのような添加物の典型的な例はN2、Ar、He、Xe、クリプトンのような不活性気体、または、O2、CO、CO2、N2O、NO2、SO2のような酸素含有気体である。しかし、本発明はこれに限らない。有機化合物含有絶縁層は、低いK値を持つ有機高分子層であることが好ましい。
【0018】
(発明の詳細な説明)
添付の図を参照して、本発明は、後に詳細に記述される。当業者は、他にいくつか同様の実施の形態、または、本発明を実施する他の方法を想像することができることは明らかであるが、本発明の精神と範囲は添付の請求項によってのみ制限される。
【0019】
本発明の第1の側面として、基板に形成された有機化合物含有絶縁層に少なくともひとつの穴を形成する方法を開示する。これらの穴は、混合気体の入った反応チャンバー中で前記の絶縁層をプラズマエッチングすることによってエッチング残留物を実質的に堆積させることなく形成され、前記の混合気体はフッ素含有気体と不活性気体から成る。例えば、この絶縁層は、少なくとも1つの不飽和炭素結合を含む。例えば、少なくとも1つの不飽和炭素結合を含む絶縁層は、少なくとも1つのフェニル基を含む絶縁層である。典型的な例は、化学式にジビニルシロキサンベンゾシクロブタンを持つ、Dow Chemical社のCyclotene5021TMのようなベンゾシクロブタン、FRARETMIIのようなポリアリルエーテル、SILKTMのような芳香族炭化水素である。基板は部分的に加工されたものか新品のウェハ、Si、GaAs、Geような半導体材料の薄い板、ガラス板のような絶縁材料、および伝導性物質である。前記の基板は、パターニングされた伝導層を含むことが可能である。特に、前記の基板が部分的に加工されたウェハや板である場合には、能動、受動素子の少なくともある1つの部分気体でに形成され、これらの素子を内部接続する構造の少なくともある1つの部分が形成されていることが可能である。
【0020】
異方性プラズマエッチングを得るためには、自然に起こるエッチングは無視できるほど小さいが、エッチング反応はイオン衝撃によって効果的に促進されることが好ましい。言換えると、横方向のエッチング速度は垂直方向のエッチング速度と比較すると無視できるほど小さくあるべきである。特に、穴の側壁、すなわち側壁において少なくとも1つのフェニル基を含む有機元素を含む絶縁物の表面を、プラズマエッチングの間、分子中にフッ素原子を含む混合気体にさらすことにより、これらの側壁はフッ素化され、前記のプラズマエッチングの異方性に都合良い影響を与える。そうすることにより、穴の側壁において、少なくとも1つの不飽和炭素結合から成る、有機化合物含有絶縁層の化学的組成は変化する。特に、フェニル基から成る有機化合物含有絶縁層はそのような不飽和炭素結合を持つ。これらの炭素結合は、プラズマ中や他の活性化されたフッ素から成る雰囲気気体中で生成されるフッ素原子のような反応性の高い粒子に衝突される。前記の活性化されたフッ素は前記のフェニル基中の炭素から水素を分離させることができる.それ故、本方法は、フッ素によって水素の置換にも関わる。さらに、フッ素原子の大きさが小さいために、それらは絶縁層中に容易く拡散する。結果として、フッ素による水素置換は層の表面に限らせず、層中にも広がる。フッ素は周期表において、最も電気陰性度が高く、最も分極しにくい元素である。穴の側壁で絶縁層にフッ素が混入すると、絶縁層のフッ素化された部分は分極されにくくなり、化学的抵抗の増大と前記部分のK値の減少を招く。前記部分は表面で始まり、露出時間が経過するにつれて絶縁層中に広がる。特に、その場におけるフッ素化は、結果として、有機化合物含有絶縁層部のフッ素化された部分、すなわち穴の側壁においての化学的抵抗の増大を招く。それゆえプラズマエッチングの異方性は増大する。しかし、プラズマエッチングの間、穴の底部、すなわち穴のエッチフロントにおける絶縁層の表面は、フッ素を含む混合気体にさらされる。しかし、側壁とは反対に、穴の底部では、フッ素化が妨げられ、少なくともフッ素効果はイオン衝撃によって無効になる。プラズマエッチングには、反応性イオンエッチング(RIE)だけではなく、プラズマアシストドライエッチングを含む。有機化合物含有絶縁層のプラズマエッチングはエッチマスクとしてパターニングされた2重層を用いて行われ、前記の2重層は、前記の有機化合物含有絶縁層上に形成されたレジストハードマスク層とこのレジストハードマスク層上に形成されたレジスト層から成る。特に、前記のレジストハードマスク層は、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、シリコンカーバイド、シリコンオキシカーバイドである。これにより、レジストハードマスク層のアンダーカットが実質的になく、元のレジストハードマスクの形状が保護されたままで、異方性の大きいプラズマエッチングが行われる。
【0021】
反応チャンバー内の圧力は一般的に1mTorrと100mTorrの間、1mTorrと300mTorrの間、1mTorrと5Torrの間である。設定温度は、通常、−10℃と50℃の間、−30℃と50℃の間、−60℃と70℃の間である。この設定温度は熱源および冷却源で設定された温度である。反応チャンバー内の実際温度はプラズマ条件によるところが大きい。フッ素含有気体の典型的な例は、SF6、NF3、C26、CF4、CHF3、CH3F、CH22、または、これらの混合物である。不活性気体はヘリウム、アルゴン、窒素、キセノンまたはクリプトンである。好ましい不活性気体は窒素である。前記の混合気体におけるフッ素含有気体の量に対する窒素量の割合が2:1より大きいことがより好ましい。
【0022】
穴がビアホールである場合には、プラズマエッチングが、下部の伝導層、下部のバリア層の表面に、下部層が過剰に除去されない範囲で到達する場合に行われる。この下部の導電性バリア層は、Ti、TiN、Ta、TaN、Co、窒化シリコン、シリコンカーバイド、シリコンオキシカーバイド、Pt、W、Al、Cu、または、Al、Cuの合金、その他低抵抗金属である。
【0023】
例として、BCB層に穴あけ部分を形成する異方性エッチング処理を開示する。実験条件は以下の通りである。
エッチング装置 高密度プラズマ反応装置(TCP9400)
プラズマエッチングの混合気体 SF6とN2
チャンバー内のエッチング条件 15mTorr
TCP電力 700watt
最低電力 100watt
ハードマスク層は厚さ250nmのPECVD酸化層である。
レジスト層の厚さ(SumitomoI−lineレジスト) 1.2μm
BCB層の厚さ 0.7μm
下部層 TiN層
セットポイント温度 20℃
【0024】
これらの条件下で、BCB層は、500nm/minのエッチング速度でエッチングされ、そのエッチング形状は異方性に優れ、ハードマスクのアンダーカットが実質的にない(図5)。さらにレジストハードマスクの形状は無傷に保たれ、TiNの損失は実質的にない。TiN層の表面に到達した時、残留レジスタの厚さはおよそ0.1μmであった。これらのレジスト残留物は、次のエッチング処理により、ウェハ上に存在する他の物質、特にBCBをいためることなく除去される。従って、クリーニング処理は、ウェハ上に存在する他の物質をいためずに残留物を除去するために、希釈したH2SO4、あるいは、H2SO4の代わりにEKC265やH2SO4とEKC265の混合物を用いて行われる。
【0025】
このエッチング化学作用で、レジストハードマスクのアンダーカットは、BCB層の少なくともある1つの部分がフッ素化されることによって妨げられる。このフッ素化は、BCB層の側壁を、フッ素を含む雰囲気気体にさらすことによって得られる。前記のフッ素化は、図1、2、3によって明らかに示されているように、前記のBCBの化学的、機械的抵抗を増大させる。
【0026】
図1は、フッ素含有気体であるNFO3と、酸素含有気体であるO2を組成とする混合気体中で、アフターグロー条件下、すなわちイオン衝撃がない状態における、平坦なBCB層(1)とSILK層(2)のエッチング速度を示す。これにより、分子中にフッ素原子を含む純粋なプラズマ中のエッチング速度は、おおよそゼロであることがわかる。また、この露出が、層のある部分のみに影響を与え、その部分は層の露出表面に始まり、層中に広がることもわかる。前記の、層のフッ素化される部分の厚さは、フッ素原子の密度やフッ素化時間、すなわち露出時間、温度に左右される。この結果は、期待したことが間違いではなかったことを開示する。なぜなら、フッ素化は拡散を制限する工程であるからである。BCB層における前記の部分のフッ素化は、BCB層におけるフッ素化された部分の屈折率と化学組成の変化をもたらす。このことはSILK膜やFlare-II膜に関しても観察される。図2に描写されているように、フッ素化されたBCB膜(3)をO2/NF3アフターグロープラズマ中でエッチングするエッチング速度は、O2/NF3の割合により、無傷なBCB膜(1)をエッチングするエッチング速度よりも実質的に小さくすることができる。屈折率の変化(図3)もまた、純粋なNF3のアフターグロー条件下において、BCB層のフッ素化を示している。屈折率の減少は、結果としてK値を減少させる。アフターグロープラズマ中のこれらの観察から、プラズマエッチング処理、すなわちRIEにおける横方向のエッチングは、正しい化学的手段を選択することによって制御することができるということが結論づけられる。しかし、RIEにおける縦方向のエッチング速度は、アフターグローと比較して大きい。なぜなら、イオン衝撃によって、表面にエネルギーがさらに与えられるからである。SF6/N2化学作用のために、RIEで得られる縦方向のエッチング速度は、図4に示される。図より、酸素を含まないエッチング条件下の作用が、横方向ではエッチング速度が実質的にゼロでありながら、縦方向では、十分なエッチング速度をもたらすことがわかる。
【0027】
本発明の第2の側面として、基板に形成された有機化合物含有絶縁層に少なくともひとつの穴を形成する方法を開示する。これらの穴は、混合気体の入った反応チャンバー内で前記の絶縁層をプラズマエッチングすることによって形成される。前記の混合気体は、酸素含有気体と不活性気体から成る。例えば、この有機化合物含有絶縁層はK値が小さい高分子である。特に、この有機化合物をふくむ絶縁層はケイ素を含まない高分子層である。典型的な例は、例えばFRARETMIIのようなポリアリルエーテル、SILKTMのような芳香族炭化水素である。異方性プラズマエッチングを得るためには、自然に起こるエッチングは限られる、または、無視できるほど小さいが、エッチング反応はイオン衝撃によって効果的に促進されることが好ましい。言いかえれば、横方向のエッチング速度は、縦方向エッチング速度と比較して、無視できるほど小さくあるべきである。図1から推測されるように、アフターグロー条件下、すなわちイオン衝撃がない状態における、平坦なSILKTM層(2)と平坦なBCB層(1)の自然におこるエッチングのエッチング速度は、分速100nm以下であるけれども、これはあまりにも大きく、このような純粋な酸素雰囲気を作ることは、異方性プラズマエッチングには適していない。しかし、適当な量の不活性気体を導入することによって、自然に起こるエッチングのエッチング速度は、実質的にゼロまで減少する。本発明によると、有機化合物含有絶縁層のプラズマエッチングは、マスクとしてパターニングされた2重層を用いて行われ、前記の2重層は、前記の有機化合物上に形成されるレジストハードマスク層と前記のレジストハードマスク層上に形成されるレジスト層で構成される。プラズマエッチング法は、高分子層上に形成されたハードマスクに対して優れた選択性をもつ。特に前記のハードマスク層は、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、シリコンカーバイド、シリコンオキシカーバイドである。プラズマエッチング製法は有機化合物含有絶縁層に穴を形成し、同時にレジスト層を除去する。故に、エッチング後のレジストの剥離を避けることができる。そうすることによって、レジストハードマスク層のアンダーカットが実質的になく、元のレジストハードマスクの形状が保護されたままで、異方性の大きいプラズマエッチングが行われる。好ましくは(図7)、穴の側壁は、わずかに正に傾斜したものである。穴を金属で埋設するなど、その後のステップにおいてより優れた出来映えと信頼性を生み出す。
【0028】
反応チャンバー内における圧力は、普通、1mTоrrから100mTоrrの間、または、1mTоrrから300mTоrrの間、1mTоrrから5Tоrrの間である。設定温度は、通常、−10℃と50℃の間、−30℃と50℃の間、−60℃と70℃の間である。この設定温度は熱源および冷源上で設定された温度である。反応チャンバー内の実際温度はプラズマ条件によるところが大きい。分子に酸素気体を含む気体はO2が好ましいが、本発明においてはこれに限らない。不活性気体はヘリウム、アルゴン、窒素、キセノンまたはクリプトンである。好ましい不活性気体は窒素である。より好ましくは、前記の混合気体中において、酸素の量に対する前記の混合気体中の窒素量の割合が10:1から2:1の間、および30:1から1:1の間であることである。
【0029】
穴がビアホールである場合には、プラズマエッチングが、下部の伝導層、下部のバリア層の表面に、下部層が過剰に除去されない範囲で到達する場合に行われる。この下部の導電性バリア層は、Ti、TiN、Ta、TaN、Co、窒化シリコン、シリコンカーバイド、シリコンオキシカーバイド、Pt、W、Al、Cu、または、Al、Cuの合金、その他低抵抗金属である。
【0030】
本発明の実施の形態において、実験の例として、ケイ素を含まない高分子層、すなわちSILK層上の異方性エッチング処理を開示する。
実験条件は以下の通りである。
エッチング装置 高密度プラズマ反応装置(TCP9100)
プラズマエッチングの混合気体 O2とN2
チャンバー内のエッチング条件 5mTorr
TCP電力 400watt
最低電力 200watt
ハードマスク層は厚さ250nmのPECVD酸化層である。
レジスト層の厚さ(SumitomoI−line) 1.2μm
SILK層の厚さ 0.7μm
下部層 TiN層
セットポイント温度 20℃
【0031】
これらの条件下で、SILK層は500nm/minのエッチング速度でエッチングされ、異方性の大きいエッチング形状とハードマスクのアンダーカットが実質的にないビアホールができた。さらに、ハードマスクの形状は無傷のままで、TiNの損傷も実質的になかった。TiNの表面に到達した時には、レジスト層は全部除去された。それから、ウェハ上に存在する他の物質をいためないで残留物を除去するために、H2SO4を用いて、クリーニング処理が行われた。あるいは、H2SO4の代わりにEKC265やH2SO4とEKC265の混合物、EKC265やSPM溶剤が用いることも可能である。
【0032】
本発明のもう1つの実施の形態において、分子中に酸素を含む気体と不活性気体から成る混合気体を流入した反応チャンバー中における、有機化合物含有絶縁層の異方性プラズマエッチング処理に先立って、前記の穴の第1部分が、最初の混合気体を流入した前記の反応チャンバー内で前記の絶縁層をプラズマエッチングすることにより形成される。前記の最初の混合気体は、フッ素含有気体と不活性気体から成る。実際に、2段階の異方性エッチング工程が開示する(図9)。第1処理において、穴の第1部分が、フッ素含有気体と不活性気体からなる混合気体を用いて異方性プラズマエッチングをすることにより、形成される。一方、第2処理では、前記の穴の第2部分が、酸素含有気体と不活性気体からなる混合気体を用いて異方性プラズマエッチングをすることにより形成され、よって、前記の穴が完成し、同時にレジストが選択的に除去される。この2段階のエッチング処理によって形成された穴は、わずかに正に傾斜した側壁をもつ。例(図8)として、特別なデュアルダマシン法が述べられている。このような構造を形成する間、本発明の方法が利用される。しかし本発明が、この特別な構造に限られることがないのは明らかであり、本発明はどんなアイソレーションにも、穴が形成される有機化合物含有絶縁層から成るどんな内部接続構造にも応用されうる。
【0033】
例(図8)によると、第1番目の誘電層(12)、すなわちフェニル基を含む有機高分子層が、パターニングされた伝導層(10)を含んだ基板上(11)に形成される。前記の伝導層は一層、または、組み合わさった伝導層かバリア層である。このような高分子の例は、ベンゾシクロブタレン、すなわち、Cyclotene5021TMとして商用的に利用されるベンゾシクロブテン(BCB)、FRARETMIIのようなポリアリルエーテル、SILKTMのような芳香族炭化水素、ポリイミドである。
【0034】
第1番目のハードマスク層(13)、すなわち酸化シリコン、窒化シリコン、シリコンオキシナイトライド、SiC層が有機高分子層上に形成される。そして、パターニングされたレジスト層(14)がその上に形成される(図8、ステップa))。さらに、前記の第1番目のハードマスク層は、マスクとして前記のパターニングされたレジスト層を用いてパターニングされ(図6、ステップb))、前記の第2番目のレジスト層が除去される。
【0035】
第2番目の誘電層、すなわち、少なくとも1つのフェニル基を有する有機化合物含有絶縁層(15)がパターニングされた第1番目のハードマスク層上に形成される(ステップc))。パターニングされた2重層(16)が、第2番目の誘電層上に形成される(ステップd))。この2重層は、第2番目の誘電層上に形成された第2番目のハードマスク層と前記の第2番目のハードマスク層に形成された第2番目のレジスト層から成る。
【0036】
第1番目と第2番目の誘電層が、本発明の異方性プラズマエッチング法によってエッチングされる。それは、少なくとも2つの可能性が考えられる。
【0037】
第1の可能性として、穴の第1部分が、フッ素含有気体と不活性気体から成る混合気体中で、第2番目の誘電層をプラズマエッチングすることによって形成される。エッチマスクとしてパターニングされた2重層を用いている。結果として、トレンチの第1部分とビアホールの第1部分が形成される。この場合には、第1番目のハードマスク層は、エッチストップ層として必ずしも必要な機能ではない。第2番目のレジスト層の厚さは、エッチング時間と一致するよう選択される。このエッチング時間は、第1番目の時間が決められたエッチングが止まった時に、いまだ少量のレジストが残されており、前期の最初のハードマスク層に到達していないように選ばれる。
その後、前記の第2番目の誘電層におけるエッチングが、分子に酸素原子を含む気体と不活性気体から成る混合気体中でプラズマエッチングすることによって続けられる。この第2番目のエッチングは前記の第1番目と第2番目のハードマスク層に対して選択的であり、それ故、第1番目の誘電層中のトレンチからの拡大を防ぐ(ステップe))。第1番目の誘電層は、ビアホールを形成する、すなわち下部の伝導層の表面を露出させるためにマスクとしてパターニングされた第1番目のハードマスク層を用いて、酸素含有気体と不活性気体から成る混合気体中でエッチングされる(ステップe))。
【0038】
第2の可能性として、穴が、分子に酸素原子を含む気体と不活性気体から成る混合気体中で前記の2番目の誘電層をプラズマエッチングすることによって形成される。エッチングマスクとして、パターニングされた2重層を用いている。このエッチングは、前記の第1番目と第2番目のハードマスクに対して選択的であり、故に、第1番目の誘電層中のトレンチからの拡大を防ぐ(ステップe))。第1番目の誘電層は、ビアホールを形成する、すなわち下部の伝導層の表面を露出させるためにマスクとしてパターニングされた第1番目のハードマスク層を用いて、酸素含有気体と不活性気体から成る混合気体中でエッチングされる(ステップe))。第1番目と第2番目の誘電層のエッチングは1つ、または、2つの連続したエッチングステップを用いて行われる。
【0039】
2つの可能性とも、2番目のレジスト層を完全に、選択的に除去するという共通の利点を持っている。
【0040】
その後、前記の第2番目のハードマスク層が除去される場合(図8のステップe)とそうでない場合がある。
【0041】
伝導層、例えば、Al、Cu、Ag、Pt、Co、Ti、Ni、Auの純金属か合金、または、伝導層(18)とバリア層(17)の組み合わせ、例えば、Tiコーティング層、Coコーティング層、Niコーティング層、Taコーティング層が堆積され(ステップf)とステップg))、第1番目と第2番目の誘電層中のビアホールと、第2番目の誘電層のトレンチを埋設する。
【0042】
本発明の第3の側面として、基板に形成された有機化合物含有絶縁層に少なくともひとつの穴を形成する方法を開示する。これらの穴は、混合気体の流入した反応チャンバー中で前記の絶縁層をプラズマエッチングすることによって形成される。前記の混合気体は、HBrと添加物から成る。前記の添加物は絶縁層の露出した部分、言いかえれば側壁を不活性化する。このような添加物の典型的な例は、N2、Ar、He、Xe、クリプトンのような不活性気体、または、O2、CO、CO2、N2O、NO2、SO2のような酸素含有気体である。しかし、本発明はこれに限らない。実際、多種の添加物が、エッチング速度を増したり、ことによると正に傾斜した形状が得られる側壁の不活性化を追加するために使用される。本発明の実施の形態において、前記の混合気体は、エッチング速度を増すためにフッ素含有気体から構成されるが、流入気体のつりあいをとることで、選択性は保たれ、形状はほとんど変化しない。
【0043】
本発明のもうひとつの実施の形態において、前記の混合気体は、エッチング速度を増すために塩素含有気体から構成されるが、流入気体のつりあいをとることで、形状はほとんど変化せず、選択性はわずかに低下する。
【0044】
有機化合物含有絶縁層が、エッチングマスクとして、パターニングされたハードマスク層とパターニングされたレジスト層の組み合わせを用いて、プラズマエッチングされる。有機化合物含有絶縁層は高分子層であり、低い誘電率を持つことが好ましい。特にケイ素を含まない高分子層が使用される。チャンバー内の圧力は、通常、1mTorrと50mTorrの間、1mTorrと5Torrの間である。そうすることによって、ハードマスク層のアンダーカットが実質的になく、元のレジストハードマスクの形状が保護されたままでハードマスクに対する選択性の高い、異方性の大きいプラズマエッチングが行われる。さらにこの場合、前記の穴はビアホールであり、この異方性の大きいエッチングは下部の伝導層、または、バリア層に対して選択的である。
【0045】
特に、ケイ素を含む有機化合物に対して、HBrはエッチング速度の増大に寄与する。SiBrのエッチング生成物をつくり、それが、イオン衝撃によって蒸発させられるのである。同時に、横方向のエッチングは、SixBryz不活性化層の形成によって、実質的に抑制される。なおx、y、zは正の整数である。Cもまた、これらの不活性層と結合する。これらの不活性化層は、イオン衝撃にさらされない限り、安定している。特に、ビアホール、トレンチホールの側壁は、このようなイオン衝撃にさらされない。プラズマエッチング処理は、ハードマスクに対する選択性がとても大きく、エッチング処理の間、ハードマスクの厚さと外形が保護されたままで、レジスト層が除去される。結果として、この処理により、ビアホール、トレンチの形成に使用されるハードマスクがずっと薄くてすむ。ハードマスクと下部の伝導層の両方に対する選択性は、イオンエネルギーを制御することによって得られる。
【0046】
ケイ素を含まない高分子に対して、このプラズマエッチング処理は外形を改善する。なぜなら、横方向のエッチング速度が制限されるからである。これにより、必要であれば、エッチングをさらに何度も繰り返すことができる。プラズマエッチング処理はハードマスクに対して、とても大きい選択性をもち、エッチング処理の間、ハードマスクの厚さと外形が保護されたままで、レジスト層が除去される。結果として、この処理により、ビアホール、トレンチの形成に使用されるハードマスクがずっと薄くてすむ。ハードマスクと下部の伝導層の両方に対する選択性は、イオンエネルギーを制御することによって得られる。
【図面の簡単な説明】
【図1】 NF3/O2の異なった割合に対して、平坦なSiLK(2)とBCB(1)のアフターグローエッチング速度を表している。
【図2】 本発明の実施の形態による、NF3、O2、Heの混合物から成るプラズマ雰囲気中において、NF3の割合に対するBCB(5021TM)のエッチング速度を表している。気体流量は全体で115sccmであり、チャンバー内の圧力は、1.30Torrである。ヘリウムの流量は一定に保たれており、65sccmに等しい。NF3とO2の流量は相補的に選ばれ、0から50sccmの間で変化させた。しかし、NF3とO2の合計流量は一定に保たれ、50sccmに等しい。図中のNF3の割合は、Heを考慮せずにNF3の流量とO2の流量とを合計したものと比較した場合のNF3の相対量である。
【図3】 NF3プラズマ中におけるエッチング時間の関数として、SiLKとBCBの屈折率の変化を表している。
【図4】 SF6/O2の流量の割合を変化させた場合の、RIE条件におけるSiLKとBCBのエッチング速度を表している。(SF6/O2が0の時、純酸素が窒素中に希釈されていることを示し、SF6/O2が100の時、純SF6が窒素中に希釈されていることを示す。)
【図5】 SF6とN2から成る雰囲気気体中において、本発明によるプラズマエッチングを行った後の、有機化合物含有絶縁層(7)、すなわちBCB層上のビアホールのSEM像である。この像は、導電性AlSiCu層(5)上のSiO2層(8)、残留レジスト(9)、無傷のTi/TiNバリア層(6)を示している。層(4)は再度Ti/TiNバリア層である。SiO2層へのアンダーカットは全く観察されない。
【図6】 N2とO2から成る雰囲気気体中で本発明によるプラズマエッチングを行った後の、有機化合物含有絶縁層(7)、すなわちSILK層上の、ビアホールのSEM像を示す。この像は、導電性AlSiCu層(5)上のSiO2層(8)、無傷のTi/TiNバリア層(6)を示している。SiO2層へのアンダーカットは全く観察されない。
【図7】 N2とO2が5:1の割合で構成されている雰囲気気体中で本発明によるプラズマエッチングを行った後の、有機化合物含有絶縁層(7)、すなわちSILK層上のトレンチのSEM像を示す。無傷のSiO2層が(8)に示されている。SiO2のアンダーカットは全く観察されない。
【図8】 本発明の実施の形態による、特別な内部接続構造、すなわちデュアルダマシン構造を製作するのに必要とされる加工手段の詳細な説明である。
【図9】 本発明の実施の形態よる2段階のプラズマエッチングが行われた後の、有機化合物含有絶縁層(7)、すなわちSILK層内のトレンチのSEM像を示している。無傷のSiO2層が(8)に示されており、SiO2のアンダーカットは全く観察されない。
【符号の説明】
4、6 Ti/TiNバリア層
5 AlSiCu層
7 有機化合物含有絶縁層
8 SiO2
9 残留レジスト
10、18 伝導層
11 基板
12、15 誘電層
13 ハードマスク
14 レジスト
16 2重層
17 バリア層

Claims (9)

  1. 有機化合物含有絶縁層を、前記の有機化合物含有絶縁層上に形成されたレジストハードマスク層とこのレジストハードマスク層上に形成されたレジスト層から成る2重層で覆うステップと、
    前記の2重層をパターニングするステップと、
    フッ素含有気体と不活性気体で構成され酸素を含まない混合気体を流入した反応チャンバー内で、前記の有機化合物含有絶縁層をプラズマエッチングすることにより、少なくとも一つの穴を形成するステップと、
    前記の穴を形成する間、エッチング残留物が堆積されないように、かつ、前記のプラズマエッチングをする間に、前記の穴の側壁がフッ素化されるように、前記のプラズマエッチングを制御するステップであって、その結果として、前記のプラズマエッチングの異方性促進されるステップとから成り、
    前記の不活性気体が窒素であり、前記の混合気体において窒素量のフッ素含有気体に対する割合が2:1より大きい、
    有機化合物含有絶縁層に少なくとも一つの穴を形成する方法。
  2. 前記の有機化合物含有絶縁層が、少なくともひとつの不飽和炭素結合から成る、請求項1記載の方法。
  3. 前記の有機化合物含有絶縁層が、ベンゾシクロブタン、ポリアリルエーテル、芳香族炭化水素、ポリイミドから成るグループの中から選択される、請求項2記載の方法。
  4. 前記のレジストハードマスク層が、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、シリコンカーバイド、または、シリコンオキシカーバイドの層である、請求項1記載の方法。
  5. 前記のフッ素含有気体が、SF6、NF3、C26、CF4、CHF3、CH3F、CH22、または、これらの混合物である、請求項1記載の方法。
  6. 前記の穴が、少なくとも一つのビアホールであり、前記のビアホールが、絶縁層を通って下部の伝導層またはバリア層に達する、請求項1記載の方法。
  7. 有機化合物含有絶縁層を、前記の有機化合物含有絶縁層上に形成されたレジストハードマスク層とこのレジストハードマスク層上に形成されたレジスト層から成る2重層で覆うステップと、
    前記の2重層をパターニングするステップと、
    フッ素含有気体と不活性気体とで構成され酸素を含まない第1の混合気体を流入した反応チャンバー内で、前記の有機化合物含有絶縁層をプラズマエッチングすることにより、穴の第1部分を形成するステップと、
    前記の穴の第1部分を形成する間、エッチング残留物が堆積されないように、かつ、前記のプラズマエッチングをする間に、前記の穴の第1部分の側壁がフッ素化されるように、前記のプラズマエッチングを制御するステップであって、その結果として、前記のプラズマエッチングの異方性促進されるステップと、
    イオン衝撃がない状態でのエッチングが実質的に避けられるように選ばれた、あらかじめ決められた割合で存在する酸素含有気体と不活性気体とからなる第2の混合気体を流入した反応チャンバー内で、前記の有機化合物含有絶縁層をプラズマエッチングすることにより、前記の穴の第2部分を形成して、前記穴を完成するステップと
    からなり、前記の第1の混合気体において窒素量のフッ素含有気体に対する割合が2:1より大きい、
    有機化合物含有絶縁層に少なくとも一つの穴を形成する方法。
  8. 前記の有機化合物含有絶縁層が、低誘電率有機高分子層である、請求項記載の方法。
  9. 前記の穴が、正の勾配をもつ側壁を有している、請求項記載の方法。
JP2000517440A 1997-10-22 1998-10-22 有機化合物含有絶縁層の異方性エッチング Expired - Lifetime JP4430814B2 (ja)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US6348797P 1997-10-22 1997-10-22
US7452498P 1998-02-12 1998-02-12
EP98870111.6 1998-05-18
EP60/074,524 1998-05-18
EP60/063,487 1998-05-18
EP98870111A EP0911697A3 (en) 1997-10-22 1998-05-18 A fluorinated hard mask for micropatterning of polymers
PCT/BE1998/000159 WO1999021217A1 (en) 1997-10-22 1998-10-22 Anisotropic etching of organic-containing insulating layers

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2009242713A Division JP5433374B2 (ja) 1997-10-22 2009-10-21 有機化合物含有絶縁層の異方性エッチング方法

Publications (3)

Publication Number Publication Date
JP2001521282A JP2001521282A (ja) 2001-11-06
JP2001521282A5 JP2001521282A5 (ja) 2006-02-09
JP4430814B2 true JP4430814B2 (ja) 2010-03-10

Family

ID=22049542

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000517440A Expired - Lifetime JP4430814B2 (ja) 1997-10-22 1998-10-22 有機化合物含有絶縁層の異方性エッチング

Country Status (5)

Country Link
US (2) US6245489B1 (ja)
EP (3) EP0911697A3 (ja)
JP (1) JP4430814B2 (ja)
DE (1) DE69821802T2 (ja)
WO (1) WO1999021217A1 (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0911697A3 (en) * 1997-10-22 1999-09-15 Interuniversitair Microelektronica Centrum Vzw A fluorinated hard mask for micropatterning of polymers
US6492276B1 (en) * 1998-05-29 2002-12-10 Taiwan Semiconductor Manufacturing Company Hard masking method for forming residue free oxygen containing plasma etched layer
US20040084780A1 (en) * 1998-07-07 2004-05-06 Tri-Rung Yew Dual damascene structure for the wiring-line structures of multi-level interconnects in integrated circuit
US6127263A (en) * 1998-07-10 2000-10-03 Applied Materials, Inc. Misalignment tolerant techniques for dual damascene fabrication
US6391771B1 (en) 1998-07-23 2002-05-21 Applied Materials, Inc. Integrated circuit interconnect lines having sidewall layers
TW437040B (en) 1998-08-12 2001-05-28 Applied Materials Inc Interconnect line formed by dual damascene using dielectric layers having dissimilar etching characteristics
US6696366B1 (en) * 1998-08-17 2004-02-24 Lam Research Corporation Technique for etching a low capacitance dielectric layer
US6225207B1 (en) 1998-10-01 2001-05-01 Applied Materials, Inc. Techniques for triple and quadruple damascene fabrication
JP3257593B2 (ja) * 1999-02-05 2002-02-18 日本電気株式会社 半導体装置の製造方法
KR100768363B1 (ko) * 1999-06-24 2007-10-17 가부시키가이샤 히타치세이사쿠쇼 반도체 집적회로장치의 제조방법 및 반도체 집적회로장치
KR20020010728A (ko) * 1999-06-28 2002-02-04 리차드 로브그렌 탄소-도프된 유기 규산염 유리를 에칭하기 위한 방법 및장치
US6159818A (en) * 1999-09-02 2000-12-12 Micron Technology, Inc. Method of forming a container capacitor structure
JP4381526B2 (ja) * 1999-10-26 2009-12-09 東京エレクトロン株式会社 プラズマエッチング方法
JP3838614B2 (ja) * 1999-11-10 2006-10-25 松下電器産業株式会社 半導体装置の製造方法
JP3400770B2 (ja) 1999-11-16 2003-04-28 松下電器産業株式会社 エッチング方法、半導体装置及びその製造方法
JP3430091B2 (ja) 1999-12-01 2003-07-28 Necエレクトロニクス株式会社 エッチングマスク及びエッチングマスクを用いたコンタクトホールの形成方法並びにその方法で形成した半導体装置
US6864628B2 (en) * 2000-08-28 2005-03-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device comprising light-emitting layer having triplet compound and light-emitting layer having singlet compound
TWI227043B (en) * 2000-09-01 2005-01-21 Koninkl Philips Electronics Nv Method of manufacturing a semiconductor device
US6617257B2 (en) * 2001-03-30 2003-09-09 Lam Research Corporation Method of plasma etching organic antireflective coating
US20040259027A1 (en) * 2001-04-11 2004-12-23 Munnelly Heidi M. Infrared-sensitive composition for printing plate precursors
US7056639B2 (en) * 2001-08-21 2006-06-06 Eastman Kodak Company Imageable composition containing an infrared absorber with counter anion derived from a non-volatile acid
US6756313B2 (en) 2002-05-02 2004-06-29 Jinhan Choi Method of etching silicon nitride spacers with high selectivity relative to oxide in a high density plasma chamber
US7049052B2 (en) * 2003-05-09 2006-05-23 Lam Research Corporation Method providing an improved bi-layer photoresist pattern
US20050014383A1 (en) * 2003-07-15 2005-01-20 Bing Ji Use of hypofluorites, fluoroperoxides, and/or fluorotrioxides as oxidizing agent in fluorocarbon etch plasmas
US20050026084A1 (en) * 2003-07-31 2005-02-03 Garza Cesar M. Semiconductor device and method for elimination of resist linewidth slimming by fluorination
US6982206B1 (en) * 2003-10-02 2006-01-03 Lsi Logic Corporation Mechanism for improving the structural integrity of low-k films
US7138180B2 (en) * 2003-10-16 2006-11-21 Wisconsin Alumni Research Foundation Hard carbon films formed from plasma treated polymer surfaces
US7157377B2 (en) * 2004-02-13 2007-01-02 Freescale Semiconductor, Inc. Method of making a semiconductor device using treated photoresist
US6979641B2 (en) * 2004-03-19 2005-12-27 Micron Technology, Inc. Methods of forming a conductive contact through a dielectric
KR101123094B1 (ko) 2004-10-13 2012-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 에칭 방법 및 반도체장치의 제조방법
JP2007079154A (ja) * 2005-09-14 2007-03-29 Fujifilm Corp カラーフィルタの形成方法およびこれを用いた固体撮像素子の製造方法
EP2765456B1 (en) * 2013-02-08 2016-05-04 ams AG Masking method for semiconductor devices with high surface topography
WO2016134079A1 (en) 2015-02-17 2016-08-25 Honeywell International Inc. Humidity sensor and method for manufacturing the sensor
JP6578570B2 (ja) 2015-03-03 2019-09-25 国立大学法人大阪大学 Iii族窒化物半導体結晶基板の製造方法
EP3244201B1 (en) 2016-05-13 2021-10-27 Honeywell International Inc. Fet based humidity sensor with barrier layer protecting gate dielectric

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3816198A (en) * 1969-09-22 1974-06-11 G Babcock Selective plasma etching of organic materials employing photolithographic techniques
US3816196A (en) * 1971-06-07 1974-06-11 Gen Electric Passivation of photoresist materials used in selective plasma etching
US4004044A (en) * 1975-05-09 1977-01-18 International Business Machines Corporation Method for forming patterned films utilizing a transparent lift-off mask
US4253888A (en) * 1978-06-16 1981-03-03 Matsushita Electric Industrial Co., Ltd. Pretreatment of photoresist masking layers resulting in higher temperature device processing
US4187331A (en) * 1978-08-24 1980-02-05 International Business Machines Corp. Fluorine plasma resist image hardening
US4362598A (en) * 1981-10-26 1982-12-07 General Electric Company Method of patterning a thick resist layer of polymeric plastic
JPS58145121A (ja) * 1982-02-24 1983-08-29 Oki Electric Ind Co Ltd ドライ現像方法
JPH0622212B2 (ja) * 1983-05-31 1994-03-23 株式会社東芝 ドライエッチング方法
US5215867A (en) * 1983-09-16 1993-06-01 At&T Bell Laboratories Method with gas functionalized plasma developed layer
US4532002A (en) * 1984-04-10 1985-07-30 Rca Corporation Multilayer planarizing structure for lift-off technique
US4661204A (en) * 1985-10-25 1987-04-28 Tandem Computers Inc. Method for forming vertical interconnects in polyimide insulating layers
US5110712A (en) * 1987-06-12 1992-05-05 Hewlett-Packard Company Incorporation of dielectric layers in a semiconductor
US5358902A (en) * 1989-06-26 1994-10-25 U.S. Philips Corporation Method of producing conductive pillars in semiconductor device
US5173442A (en) * 1990-07-23 1992-12-22 Microelectronics And Computer Technology Corporation Methods of forming channels and vias in insulating layers
US5176790A (en) * 1991-09-25 1993-01-05 Applied Materials, Inc. Process for forming a via in an integrated circuit structure by etching through an insulation layer while inhibiting sputtering of underlying metal
US5269879A (en) * 1991-10-16 1993-12-14 Lam Research Corporation Method of etching vias without sputtering of underlying electrically conductive layer
RU2024991C1 (ru) * 1992-06-11 1994-12-15 Научно-исследовательский институт молекулярной электроники Способ плазменного травления контактных окон в изолирующих и пассивирующих слоях диэлектриков на основе кремния
JPH0669190A (ja) * 1992-08-21 1994-03-11 Fujitsu Ltd フッ素系樹脂膜の形成方法
JPH0770534B2 (ja) * 1993-01-11 1995-07-31 日本電気株式会社 半導体装置の製造方法
JP2809200B2 (ja) * 1996-06-03 1998-10-08 日本電気株式会社 半導体装置の製造方法
JP3309717B2 (ja) * 1996-06-26 2002-07-29 三菱電機株式会社 集積回路の配線の製造方法
US6310300B1 (en) * 1996-11-08 2001-10-30 International Business Machines Corporation Fluorine-free barrier layer between conductor and insulator for degradation prevention
US6309956B1 (en) * 1997-09-30 2001-10-30 Intel Corporation Fabricating low K dielectric interconnect systems by using dummy structures to enhance process
EP0911697A3 (en) * 1997-10-22 1999-09-15 Interuniversitair Microelektronica Centrum Vzw A fluorinated hard mask for micropatterning of polymers
KR100301050B1 (ko) * 1998-12-14 2002-06-20 윤종용 콘택을포함하는반도체장치의커패시터제조방법

Also Published As

Publication number Publication date
EP0911697A3 (en) 1999-09-15
DE69821802T2 (de) 2004-10-07
EP1353364A2 (en) 2003-10-15
JP2001521282A (ja) 2001-11-06
EP1050074A1 (en) 2000-11-08
US20010026956A1 (en) 2001-10-04
DE69821802D1 (de) 2004-03-25
US6245489B1 (en) 2001-06-12
EP1353364B1 (en) 2009-02-25
EP1050074B1 (en) 2004-02-18
EP0911697A2 (en) 1999-04-28
EP1353364A3 (en) 2004-04-14
WO1999021217A1 (en) 1999-04-29
US7042091B2 (en) 2006-05-09

Similar Documents

Publication Publication Date Title
JP4430814B2 (ja) 有機化合物含有絶縁層の異方性エッチング
US6844266B2 (en) Anisotropic etching of organic-containing insulating layers
JP5178983B2 (ja) 有機ケイ酸塩ガラスにデュアルダマシン構造をエッチングするための方法
US7947907B2 (en) Electronics structures using a sacrificial multi-layer hardmask scheme
US6551924B1 (en) Post metalization chem-mech polishing dielectric etch
JP5183850B2 (ja) 有機ケイ酸塩誘電体の層を有する半導体ウエハからフォトレジストを剥離する方法
US20050079706A1 (en) Dual damascene structure and method
US5658425A (en) Method of etching contact openings with reduced removal rate of underlying electrically conductive titanium silicide layer
JP2002525840A (ja) 特に銅デュアルダマシーンに有用な原位置統合酸化物エッチングプロセス
JP5433374B2 (ja) 有機化合物含有絶縁層の異方性エッチング方法
JP2006013190A (ja) 半導体装置の製造方法
US20070232048A1 (en) Damascene interconnection having a SiCOH low k layer
JPH1056000A (ja) 酸化物と窒化物に対して選択的なエッチング・プロセス
KR20010098774A (ko) 반도체 장치와 그 제조 방법
CN106711082B (zh) 半导体器件的制造方法
CN1661799B (zh) 半导体器件
JP2004289155A (ja) 選択性エッチング化学薬品及びcd制御のための高重合性ガスを含むbarcエッチング
US20060134921A1 (en) Plasma etching process
TW200824002A (en) Method for fabricating semiconductor device
US6514873B1 (en) Method for fabricating semiconductor device
JPH0626202B2 (ja) パターン付け方法
US7192531B1 (en) In-situ plug fill
JP3677644B2 (ja) 半導体装置の製造方法
US20040048203A1 (en) Method of manufacturing a semiconductor device for high speed operation and low power consumption
US6828250B1 (en) Process for etching vias in organosilicate glass materials without causing RIE lag

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050531

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050531

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080520

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080820

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080827

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080922

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080930

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081017

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090721

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091021

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091208

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091218

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121225

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131225

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term