JP2001521282A - 有機化合物含有絶縁層の異方性エッチング - Google Patents

有機化合物含有絶縁層の異方性エッチング

Info

Publication number
JP2001521282A
JP2001521282A JP2000517440A JP2000517440A JP2001521282A JP 2001521282 A JP2001521282 A JP 2001521282A JP 2000517440 A JP2000517440 A JP 2000517440A JP 2000517440 A JP2000517440 A JP 2000517440A JP 2001521282 A JP2001521282 A JP 2001521282A
Authority
JP
Japan
Prior art keywords
layer
gas
insulating layer
etching
organic compound
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000517440A
Other languages
English (en)
Other versions
JP2001521282A5 (ja
JP4430814B2 (ja
Inventor
セルジェ・ファンヘーレメールスフ
ミハイル・ロディオノヴィッチ・バクラノフ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Interuniversitair Microelektronica Centrum vzw IMEC
Original Assignee
Interuniversitair Microelektronica Centrum vzw IMEC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Interuniversitair Microelektronica Centrum vzw IMEC filed Critical Interuniversitair Microelektronica Centrum vzw IMEC
Publication of JP2001521282A publication Critical patent/JP2001521282A/ja
Publication of JP2001521282A5 publication Critical patent/JP2001521282A5/ja
Application granted granted Critical
Publication of JP4430814B2 publication Critical patent/JP4430814B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/094—Multilayer resist systems, e.g. planarising layers
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/36—Imagewise removal not covered by groups G03F7/30 - G03F7/34, e.g. using gas streams, using plasma
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/38—Treatment before imagewise removal, e.g. prebaking
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 有機化合物含有絶縁層の異方性プラズマエッチングの方法を開示する。この方法によると、基板上に形成された有機化合物含有絶縁層に、少なくとも１つの穴が形成される。これらの穴は、プラズマエッチングの異方性が大きくなるように構成された混合気体を流入した反応チャンバー内において、前記の絶縁層をプラズマエッチングすることにより、エッチング残留物を実質的に堆積させることなく、形成される。このような混合気体の例はフッ素含有気体と不活性気体から成る混合気体、酸素含有気体と不活性気体から成る混合気体、または、ＨＢｒと添加物から成る混合気体である。有機化合物含有絶縁層のプラズマエッチングは、パターニングされた２重層をエッチングマスクとして用いることにより行われ、前記の２重層は、前記の有機化合物含有絶縁層上に形成されたハードマスク層と、ハードマスク層上に形成されたレジスト層から構成される。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、半導体素子の製作過程に関するものである。特に、低誘電率性高分
子の異方性ドライエッチングに関する手段と化学的作用を含めた方法を開示する
。これらのエッチング加工は、異なった相互に接続される構造のビアホールやト
レンチの形状を区画するために使用できる。
【０００２】 （背景技術） 集積回路の小型化と、ますます進む複雑化や高速化の必要に対する関心は、連
続的な高密度集積を要求する。これを達成するために、能動素子を相互に接続す
る構造のみならず素子自体の規模の縮小化も進んでいる。これらの相互接続構造
は、複合的な金属平面から構成されている。この金属平面は、目的とされる相互
接続パターンによって、内部平面絶縁層によって一方が他方と分離されるか、一
方が他方と、絶縁層を通る導電性接続によってつながっている。内部平面の絶縁
層は、金属平面内にアイソレーションを提供するのに用いられる。この規模縮小
に加えて、追加される手段として、例えば信号遅延のような厳しい速度仕様に関
して対処可能であることが求められる。通常は、金属平面はアルミニウム層であ
り、絶縁層は酸化層である。この信号遅延を減らすために、金属平面として、ア
ルミニウムと比較してより導電性の優れた層、すなわち銅を含む金属層を選択し
たり、酸化層と比較してより誘電率Kの低い絶縁層を選択することが可能である 。
【０００３】 この、低誘電率性絶縁層の需要により、Ｋ値が小さい、絶縁層として使用され
る新物質を求めて、激しい探索が行われている。小さいε値をもつ物質、小さい
Ｋ値をもつ物質は、すべて、少なくともこの開示の目的に関していえば、低い誘
電率を持つ物質という表現で置き換えられる。最も望ましい物質は、Ｋ値と機械
的応力が小さく、温度安定性が高く、吸湿性が小さい物質である。さらに、物質
は、最新技術の半導体加工手段との適合に基づいて選択されるべきである。これ
らの新物質の中でも、有機スピンオン物質ではＫ値が２．５から３の間の多孔質
高分子があり、Ｋ値の小さい無機物質、例えば１．５より小さいＫ値を持つキセ
ロゲルがある。有機物質は、その加工が簡単であることや、埋設、平坦化に優れ
ていることから、特に注目を集めている。
【０００４】 現在、相互接続構造を作る主要な方法は、２種類ある。従来方法では、最初か
ら、導電層、すなわち金属層が絶縁層（または絶縁体）上に形成され、その後、
たいてい反応性エッチング（ＲＩＥ）によってパターニングされる。もう１つの
方法は、ダマシン技術である。ダマシン技術においては、最初に絶縁層が堆積、
パターニングされてその後、穴を埋めるために金属層が堆積される。従って、次
のステップで、過剰な金属を取り除くための平坦化が行われる。さらに、ダマシ
ン技術は困難な金属のＲＩＥステップを避けることができるという利点を持つ。
ダマシン加工は、絶縁層および、積層絶縁層のドライエッチングに関する問題を
取り除く。この技術は、絶縁層に囲まれた金属の垂直方向の接続だけではなく水
平方向の金属パターンを作りつけることを可能にする。これら垂直方向の金属接
続は異なった金属平面で加工された２つの水平な金属パターン間に導電的結合を
与えるために必要とされる。大抵は、初めに、穴が、２つの異なった金属平面間
にある、絶縁層または積層絶縁層中に形成され、後に、その穴が導電性物質によ
って埋め込まれなければならない。このような穴の例は、ビアホール、コンタク
トホール、トレンチである。高密度集積の必要に応えるために、これらの穴の直
径は、連続的に減少し、一方、それと同時に、これらの穴の縦横比は大きくなっ
ている。直径が小さく、縦横比が大きいために、これらの穴の製作は、特にリソ
グラフィー処理とエッチング処理が重要な工程である。それ故、絶縁体として使
われる高分子のエッチングには、優れた異方性エッチング能力が必要とされる。
【０００５】 米国特許第５，２６９，８７９号は酸化シリコン、窒化シリコンおよび窒素酸
化層のエッチングに関するものである。エッチングは、これらの層を通って下に
ある電気伝導層に存在するビアホールを形成するために行われる。特に、フッ素
含有気体や、少量の窒素のような不活性化気体、従って、不活性気体を含む雰囲
気気体中でのプラズマエッチングを開示した。この不活性化気体は下部の電気伝
導層のスパッタを防ぐためにプラズマに加えられている。
【０００６】 米国特許第５，１７６，７９０号は主に酸化シリコン、窒化シリコンおよび窒
素酸化層のエッチングに関するものである。エッチングは、これらの層を通って
下にある電気伝導層に存在するビアホールを形成するために行われる。特に、フ
ッ素含有気体や元素に窒素を含む気体、従って、不活性気体を含む雰囲気気体中
でのプラズマエッチングを開示した。分子中に窒素原子を含む気体は下部の電気
伝導層のスパッタを防ぐために加えられた。しかし、雰囲気気体中において、分
子中に窒素原子を含む気体の量は限られている。この量は、フッ素含有気体の２
の体積に対して元素に窒素を含む気体の体積が１である場合から、フッ素含有気
体の１５の体積に対して元素に窒素を含む気体の体積が１である場合までの範囲
である。
【０００７】 （発明の概要） 半導体加工における絶縁層のエッチングは、ビアホール、トレンチ、コンタク
トホールのような０．５μｍの穴を作製するために、優れた異方性エッチング能
力を必要とする。基板に形成された有機化合物含有絶縁層に、少なくとも１つの
穴を製作する方法を開示する。例えば、この絶縁層は、少なくとも１つの不飽和
炭素結合を含む。例えば、少なくとも１つの不飽和炭素結合を含む絶縁層は、少
なくとも１つのフェニル基を含む絶縁層である。典型的な例は、ベンゾシクロブ
タン、ポリアリルエーテル、芳香族炭化水素、ポリイミドである。これらの穴は
、混合気体の入った反応チャンバー内で、前記の絶縁層をプラズマエッチングす
ることによって、露出した層上にエッチング残留物を実質的に堆積させることな
く形成される。前記の混合気体は、フッ素含有気体と不活性気体から成る。実質
的にエッチング残留物がないということは、わずかな量のエッチング残留物が露
出した層に形成されるが、それらの量が、穴が後のエッチングで作製された後、
または、クリーニング処理の後に、有機化合物含有絶縁層に対して選択的に容易
に取り除かれるほど少量であることを意味している。また、それらの量がプラズ
マエッチングの異方性に何の影響も及ぼさないほど少量であることを意味する。
このプラズマエッチングが進む間、加工条件は、穴の側壁がフッ素化され、前記
のプラズマエッチングの異方性に都合良い影響を与えるようになっている。異方
性プラズマエッチングを得るためには、自然に起こるエッチングは無視できるほ
どであり、一方、エッチング反応はイオン衝撃によって効果的に促進されること
が好ましい。言換えると、横方向のエッチング速度は垂直方向のエッチング速度
と比較すると無視できるほど小さくあるべきである。特に、穴の側壁を分子中に
フッ素原子を含む混合気体にさらすことにより、穴の側壁において有機化合物含
有絶縁層の化学的組成が変化する。この変化は、結果として、有機化合物含有絶
縁層においてフッ素化された部分の化学的抵抗を増大させる。プラズマエッチン
グには反応性イオンエッチングだけではなく、プラズマアシストドライエッチン
グも含まれる。有機元素を含む絶縁体のプラズマエッチングは、エッチマスクと
して、パターニングされた２重層を使って行われる。前記の２重層は、前記の有
機化合物含有絶縁層上に形成されたレジストハードマスク層とこのレジストハー
ドマスク層上に形成されたレジスト層から成る。特に、前記のレジストハードマ
スク層は、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、シリコ
ンカーバイド、シリコンオキシカーバイドである。この開示の目的のために、レ
ジストハードマスク層は、エッチングマスク層として、またレジスト層を選択的
に取り除くためのエッチストップ層として用いられている。プラズマエッチング
は前記のレジストハードマスク層に対して選択的であることが好ましいが、必ず
しも必要ではない。加工条件は、異方性の大きいプラズマエッチングが、ハード
マスク層をアンダーカットせず、元のハードマスクの形状を十分保護して行われ
るようになっている。
【０００８】 本発明の実施の形態において、有機化合物含有絶縁層に形成された穴は、少な
くとも１つのビアホールから成り、前記のビアホールは、前記の絶縁層を通って
下にある伝導層、または、バリア層に存在する。本発明のプラズマエッチング法
はこの下部層に選択的である。いいかえれば、この下部層の過剰な除去が防がれ
ている。この下部の伝導層および／またはバリア層は、Ｔｉ、ＴｉＮ、Ｔａ、Ｔ
ａＮ、Ｃｏ、窒化シリコン、シリコンカーバイド、シリコンオキシカーバイド、
Ｐｔ、Ｗ、Ａｌ、Ｃｕ、または、Ａｌ、Ｃｕの合金、その他の低抵抗金属である
。
【０００９】 本発明のもう１つの実施の形態において、プラズマエッチング法は、有機化合
物含有絶縁層に穴を形成する間、レジスト層を除去する。しかし、この場合には
、レジストハードマスクがハードマスク層でなければならない。この開示の目的
のために、ハードマスク層は下部層、すなわち有機化合物含有絶縁層に対して選
択的にエッチングされる層として定義される。そうすることによって、穴が形成
されたあとのレジストのはがれがさけられる。それ故、レジスト層の厚さは、正
確なエッチング条件と絶縁層の厚さに一致して選択されなければならない。特に
、有機化合物含有絶縁層がシリコンを含まない場合は重要である。なぜならば、
シリコンを含まない層は後のエッチング処理とクリーニング処理にとても影響を
受けやすいからである。
【００１０】 さらに、本発明のもう１つの実施の形態において、プラズマエッチング法は、
有機化合物含有絶縁層に穴を形成している間、部分的にレジストを除去する。レ
ジスト層の厚さは正確なエッチング条件と絶縁層の厚さに一致して選ばれる。穴
が形成される際に、まだレジストがいくらか残される。その後、このレジスト残
留物は、例えば、剥離用溶剤の使用、酸素原子を含むプラズマ、または、その組
み合わせにより除去される。特にこの酸素原子を含むプラズマは酸素プラズマが
可能である。前記の高分子層が前記の酸素原子を含むプラズマに敏感でありすぎ
なければ、穴において有機化合物含有絶縁層の側壁は影響を受けずに、十分なレ
ジスト除去が行われる。このような酸素を含むプラズマに敏感でありすぎない層
の典型的な例は、ベンゾシクロブテンのグループから選ばれた層である。
【００１１】 さらに、発明の実施の形態において、反応チャンバー内の混合気体は酸素含有
気体から成る。このような酸素を含む気体はＯ2、ＣＯ、ＣＯ2、ＳＯ2である。 しかし、本発明はこれに限らない。混合気体に少量の酸素を加えることによって
、エッチング速度は増大する。
【００１２】 さらに、本発明の実施の形態において、基板に形成された有機化合物含有絶縁
層に少なくともひとつの穴を形成する方法を開示する。これらの穴は、混合気体
を含む反応チャンバー中で前記の絶縁層をプラズマエッチングすることによって
エッチング残留物を実質的に堆積させることなく形成される。そして前記の混合
気体はフッ素含有気体から成る。よって、前記の混合気体中に不活性気体は存在
しない。
【００１３】 本発明の第２の側面として、基板に形成された有機化合物含有絶縁層に少なく
ともひとつの穴を形成する方法を開示する。これらの穴は、混合気体を含む反応
チャンバー内で前記の絶縁層をプラズマエッチングすることによって形成される
。そして前記の混合気体は酸素を含む気体と不活性気体から成る。この混合気体
中の酸素含有気体と不活性気体の割合は、自然に起こるエッチング速度が実質的
に零であるように選ばれる。それゆえ、フッ素の使用をさけることができ、以後
の加工に有益である。なぜなら、フッ素は腐食を促進するものとして知られ、例
えば、銅にとっては特に顕著であり、これが課題となっているからである。
【００１４】 本発明によると、有機化合物含有絶縁層のプラズマエッチングは、エッチング
マスクとしてパターニングされた２重層を用いることにより行われ、前記の２重
層は、有機化合物含有絶縁層に形成されたハードマスク層とハードマスク層上に
形成されたレジスト層から成る。このプラズマエッチング法は高分子層上に形成
されたハードマスクに対して、高い選択性をもつ。プラズマエッチング処理は、
有機化合物含有絶縁層に穴を形成し、同時に、選択的にレジスト層を除去する。
よって、エッチング後のレジストの剥離をさける。さらに、この有機化合物含有
絶縁層は、Ｋ値が小さい有機高分子層である。特に、この有機化合物含有絶縁層
は、珪素を含まない層である。
【００１５】 本発明の実施の形態において、混合気体の酸素含有気体はＯ2であり、不活性 気体は窒素である。前記の混合気体中の酸素量に対する窒素量の割合は、およそ
１０：１から２：１、および３０：１から１：１、５０：１から１：１である。
【００１６】 本発明のもう１つの実施の形態において、２段階の異方性エッチング処理を開
示する。第１ステップでは、最初、穴が、フッ素を含んだ気体と不活性気体から
成る混合気体を用いた異方性プラズマエッチングより形成される。一方、第２ス
テップにおいては、前記の穴を完成し、同時に選択的にレジストを除去するため
に、前記の穴が酸素を含んだ気体と不活性気体から成る混合気体を用いた異方性
プラズマエッチングより形成される。
【００１７】 本発明の第３の側面として、基板に形成された有機化合物含有絶縁層に少なく
ともひとつの穴を形成する方法を開示する。これらの穴は、混合気体を含む反応
チャンバー内で前記の絶縁層をプラズマエッチングすることによって形成される
。そして前記の混合気体は、ＨＢｒと添加物から成り、前記の添加物は絶縁層の
露出部分、すなわち側壁を不活性化する。そのような添加物の典型的な例はＮ2 、Ａｒ、Ｈｅ、Ｘｅ、クリプトンのような不活性気体、または、Ｏ2、ＣＯ、Ｃ Ｏ2、Ｎ2Ｏ、ＮＯ2、ＳＯ2のような酸素含有気体である。しかし、本発明はこれ
に限らない。有機化合物含有絶縁層は、低いＫ値を持つ有機高分子層であること
が好ましい。
【００１８】 （発明の詳細な説明） 添付の図を参照して、本発明は、後に詳細に記述される。当業者は、他にいく
つか同様の実施の形態、または、本発明を実施する他の方法を想像することがで
きることは明らかであるが、本発明の精神と範囲は添付の請求項によってのみ制
限される。
【００１９】 本発明の第１の側面として、基板に形成された有機化合物含有絶縁層に少なく
ともひとつの穴を形成する方法を開示する。これらの穴は、混合気体の入った反
応チャンバー中で前記の絶縁層をプラズマエッチングすることによってエッチン
グ残留物を実質的に堆積させることなく形成され、前記の混合気体はフッ素含有
気体と不活性気体から成る。例えば、この絶縁層は、少なくとも１つの不飽和炭
素結合を含む。例えば、少なくとも１つの不飽和炭素結合を含む絶縁層は、少な
くとも１つのフェニル基を含む絶縁層である。典型的な例は、化学式にジビニル
シロキサンベンゾシクロブタンを持つ、Ｄｏｗ Ｃｈｅｍｉｃａｌ社のＣｙｃｌ
ｏｔｅｎｅ５０２１TMのようなベンゾシクロブタン、ＦＲＡＲＥTMIIのようなポ
リアリルエーテル、ＳＩＬＫTMのような芳香族炭化水素である。基板は部分的に
加工されたものか新品のウェハ、Ｓｉ、ＧａＡｓ、Ｇｅような半導体材料の薄い
板、ガラス板のような絶縁材料、および伝導性物質である。前記の基板は、パタ
ーニングされた伝導層を含むことが可能である。特に、前記の基板が部分的に加
工されたウェハや板である場合には、能動、受動素子の少なくともある1つの部 分気体でに形成され、これらの素子を内部接続する構造の少なくともある1つの 部分が形成されていることが可能である。
【００２０】 異方性プラズマエッチングを得るためには、自然に起こるエッチングは無視で
きるほど小さいが、エッチング反応はイオン衝撃によって効果的に促進されるこ
とが好ましい。言換えると、横方向のエッチング速度は垂直方向のエッチング速
度と比較すると無視できるほど小さくあるべきである。特に、穴の側壁、すなわ
ち側壁において少なくとも１つのフェニル基を含む有機元素を含む絶縁物の表面
を、プラズマエッチングの間、分子中にフッ素原子を含む混合気体にさらすこと
により、これらの側壁はフッ素化され、前記のプラズマエッチングの異方性に都
合良い影響を与える。そうすることにより、穴の側壁において、少なくとも１つ
の不飽和炭素結合から成る、有機化合物含有絶縁層の化学的組成は変化する。特
に、フェニル基から成る有機化合物含有絶縁層はそのような不飽和炭素結合を持
つ。これらの炭素結合は、プラズマ中や他の活性化されたフッ素から成る雰囲気
気体中で生成されるフッ素原子のような反応性の高い粒子に衝突される。前記の
活性化されたフッ素は前記のフェニル基中の炭素から水素を分離させることがで
きる．それ故、本方法は、フッ素によって水素の置換にも関わる。さらに、フッ
素原子の大きさが小さいために、それらは絶縁層中に容易く拡散する。結果とし
て、フッ素による水素置換は層の表面に限らせず、層中にも広がる。フッ素は周
期表において、最も電気陰性度が高く、最も分極しにくい元素である。穴の側壁
で絶縁層にフッ素が混入すると、絶縁層のフッ素化された部分は分極されにくく
なり、化学的抵抗の増大と前記部分のＫ値の減少を招く。前記部分は表面で始ま
り、露出時間が経過するにつれて絶縁層中に広がる。特に、その場におけるフッ
素化は、結果として、有機化合物含有絶縁層部のフッ素化された部分、すなわち
穴の側壁においての化学的抵抗の増大を招く。それゆえプラズマエッチングの異
方性は増大する。しかし、プラズマエッチングの間、穴の底部、すなわち穴のエ
ッチフロントにおける絶縁層の表面は、フッ素を含む混合気体にさらされる。し
かし、側壁とは反対に、穴の底部では、フッ素化が妨げられ、少なくともフッ素
効果はイオン衝撃によって無効になる。プラズマエッチングには、反応性イオン
エッチング（ＲＩＥ）だけではなく、プラズマアシストドライエッチングを含む
。有機化合物含有絶縁層のプラズマエッチングはエッチマスクとしてパターニン
グされた２重層を用いて行われ、前記の２重層は、前記の有機化合物含有絶縁層
上に形成されたレジストハードマスク層とこのレジストハードマスク層上に形成
されたレジスト層から成る。特に、前記のレジストハードマスク層は、酸化シリ
コン、窒化シリコン、シリコンオキシナイトライド、シリコンカーバイド、シリ
コンオキシカーバイドである。これにより、レジストハードマスク層のアンダー
カットが実質的になく、元のレジストハードマスクの形状が保護されたままで、
異方性の大きいプラズマエッチングが行われる。
【００２１】 反応チャンバー内の圧力は一般的に１ｍＴｏｒｒと１００ｍＴｏｒｒの間、１
ｍＴｏｒｒと３００ｍＴｏｒｒの間、１ｍＴｏｒｒと５Ｔｏｒｒの間である。設
定温度は、通常、−１０℃と５０℃の間、−３０℃と５０℃の間、−６０℃と７
０℃の間である。この設定温度は熱源および冷却源で設定された温度である。反
応チャンバー内の実際温度はプラズマ条件によるところが大きい。フッ素含有気
体の典型的な例は、ＳＦ6、ＮＦ3、Ｃ2Ｆ6、ＣＦ4、ＣＨＦ3、ＣＨ3Ｆ、ＣＨ2Ｆ 2 、または、これらの混合物である。不活性気体はヘリウム、アルゴン、クラプ トン、窒素、キセノンおよびクリプトンである。好ましい不活性気体は窒素であ
る。前記の混合気体におけるフッ素含有気体の量に対する窒素量の割合が２：１
より大きいことがより好ましい。
【００２２】 穴がビアホールである場合には、プラズマエッチングが、下部の伝導層、下部
のバリア層の表面に、下部層が過剰に除去されない範囲で到達する場合に行われ
る。この下部の導電性バリア層は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｏ、窒化シ
リコン、シリコンカーバイド、シリコンオキシカーバイド、Ｐｔ、Ｗ、Ａｌ、Ｃ
ｕ、または、Ａｌ、Ｃｕの合金、その他低抵抗金属である。
【００２３】 例として、ＢＣＢ層に穴あけ部分を形成する異方性エッチング処理を開示する
。実験条件は以下の通りである。 エッチング装置 高密度プラズマ反応装置（ＴＣＰ９４００） プラズマエッチングの混合気体 ＳＦ6とＮ2 チャンバー内のエッチング条件 １５ｍＴｏｒｒ ＴＣＰ電力 ７００ｗａｔｔ 最低電力 １００ｗａｔｔ ハードマスク層は厚さ２５０ｎｍのＰＥＣＶＤ酸化層である。 レジスト層の厚さ（ＳｕｍｉｔｏｍｏＩ−ｌｉｎｅレジスト） １．２μｍ ＢＣＢ層の厚さ ０．７μｍ 下部層 ＴｉＮ層 セットポイント温度 ２０℃
【００２４】 これらの条件下で、ＢＣＢ層は、５００ｎｍ／ｍｉｎのエッチング速度でエッ
チングされ、そのエッチング形状は異方性に優れ、ハードマスクのアンダーカッ
トが実質的にない（図５）。さらにレジストハードマスクの形状は無傷に保たれ
、ＴｉＮの損失は実質的にない。ＴｉＮ層の表面に到達した時、残留レジスタの
厚さはおよそ０．１μｍであった。これらのレジスト残留物は、次のエッチング
処理により、ウェハ上に存在する他の物質、特にＢＣＢをいためることなく除去
される。従って、クリーニング処理は、ウェハ上に存在する他の物質をいためず
に残留物を除去するために、希釈したＨ2ＳＯ4、あるいは、Ｈ2ＳＯ4の代わりに
ＥＫＣ２６５やＨ2ＳＯ4とＥＫＣ２６５の混合物を用いて行われる。
【００２５】 このエッチング化学作用で、レジストハードマスクのアンダーカットは、ＢＣ
Ｂ層の少なくともある1つの部分がフッ素化されることによって妨げられる。こ のフッ素化は、ＢＣＢ層の側壁を、フッ素を含む雰囲気気体にさらすことによっ
て得られる。前記のフッ素化は、図１、２、３によって明らかに示されているよ
うに、前記のＢＣＢの化学的、機械的抵抗を増大させる。
【００２６】 図１は、フッ素含有気体であるＮＦＯ3と、酸素含有気体であるＯ2を組成とす
る混合気体中で、アフターグロー条件下、すなわちイオン衝撃がない状態におけ
る、平坦なＢＣＢ層（１）とＳＩＬＫ層（２）のエッチング速度を示す。これに
より、分子中にフッ素原子を含む純粋なプラズマ中のエッチング速度は、おおよ
そゼロであることがわかる。また、この露出が、層のある部分のみに影響を与え
、その部分は層の露出表面に始まり、層中に広がることもわかる。前記の、層の
フッ素化される部分の厚さは、フッ素原子の密度やフッ素化時間、すなわち露出
時間、温度に左右される。この結果は、期待したことが間違いではなかったこと
を開示する。なぜなら、フッ素化は拡散を制限する工程であるからである。ＢＣ
Ｂ層における前記の部分のフッ素化は、ＢＣＢ層におけるフッ素化された部分の
屈折率と化学組成の変化をもたらす。このことはＳＩＬＫ膜やＦｌａｒｅ-II膜 に関しても観察される。図２に描写されているように、フッ素化されたＢＣＢ膜
（３）をＯ2／ＮＦ3アフターグロープラズマ中でエッチングするエッチング速度
は、Ｏ2／ＮＦ3の割合により、無傷なＢＣＢ膜（１）をエッチングするエッチン
グ速度よりも実質的に小さくすることができる。屈折率の変化（図３）もまた、
純粋なＮＦ3のアフターグロー条件下において、ＢＣＢ層のフッ素化を示してい る。屈折率の減少は、結果としてK値を減少させる。アフターグロープラズマ中 のこれらの観察から、プラズマエッチング処理、すなわちＲＩＥにおける横方向
のエッチングは、正しい化学的手段を選択することによって制御することができ
るということが結論づけられる。しかし、ＲＩＥにおける縦方向のエッチング速
度は、アフターグローと比較して大きい。なぜなら、イオン衝撃によって、表面
にエネルギーがさらに与えられるからである。ＳＦ6／Ｎ2化学作用のために、Ｒ
ＩＥで得られる縦方向のエッチング速度は、図４に示される。図より、酸素を含
まないエッチング条件下の作用が、横方向ではエッチング速度が実質的にゼロで
ありながら、縦方向では、十分なエッチング速度をもたらすことがわかる。
【００２７】 本発明の第２の側面として、基板に形成された有機化合物含有絶縁層に少なく
ともひとつの穴を形成する方法を開示する。これらの穴は、混合気体の入った反
応チャンバー内で前記の絶縁層をプラズマエッチングすることによって形成され
る。前記の混合気体は、酸素含有気体と不活性気体から成る。例えば、この有機
化合物含有絶縁層はK値が小さい高分子である。特に、この有機化合物をふくむ 絶縁層はケイ素を含まない高分子層である。典型的な例は、例えばＦＲＡＲＥTM IIのようなポリアリルエーテル、ＳＩＬＫTMのような芳香族炭化水素である。異
方性プラズマエッチングを得るためには、自然に起こるエッチングは限られる、
または、無視できるほど小さいが、エッチング反応はイオン衝撃によって効果的
に促進されることが好ましい。言いかえれば、横方向のエッチング速度は、縦方
向エッチング速度と比較して、無視できるほど小さくあるべきである。図１から
推測されるように、アフターグロー条件下、すなわちイオン衝撃がない状態にお
ける、平坦なＳＩＬＫTM層（２）と平坦なＢＣＢ層（１）の自然におこるエッチ
ングのエッチング速度は、分速１００ｎｍ以下であるけれども、これはあまりに
も大きく、このような純粋な酸素雰囲気を作ることは、異方性プラズマエッチン
グには適していない。しかし、適当な量の不活性気体を導入することによって、
自然に起こるエッチングのエッチング速度は、実質的にゼロまで減少する。本発
明によると、有機化合物含有絶縁層のプラズマエッチングは、マスクとしてパタ
ーニングされた２重層を用いて行われ、前記の２重層は、前記の有機化合物上に
形成されるレジストハードマスク層と前記のレジストハードマスク層上に形成さ
れるレジスト層で構成される。プラズマエッチング法は、高分子層上に形成され
たハードマスクに対して優れた選択性をもつ。特に前記のハードマスク層は、酸
化シリコン、窒化シリコン、シリコンオキシナイトライド、シリコンカーバイド
、シリコンオキシカーバイドである。プラズマエッチング製法は有機化合物含有
絶縁層に穴を形成し、同時にレジスト層を除去する。故に、エッチング後のレジ
ストの剥離を避けることができる。そうすることによって、レジストハードマス
ク層のアンダーカットが実質的になく、元のレジストハードマスクの形状が保護
されたままで、異方性の大きいプラズマエッチングが行われる。好ましくは（図
７）、穴の側壁は、わずかに正に傾斜したものである。穴を金属で埋設するなど
、その後のステップにおいてより優れた出来映えと信頼性を生み出す。
【００２８】 反応チャンバー内における圧力は、普通、１ｍＴоｒｒから１００ｍＴоｒｒ
の間、または、１ｍＴоｒｒから３００ｍＴоｒｒの間、１ｍＴоｒｒから５Ｔ
оｒｒの間である。設定温度は、通常、−１０℃と５０℃の間、−３０℃と５０
℃の間、−６０℃と７０℃の間である。この設定温度は熱源および冷源上で設定
された温度である。反応チャンバー内の実際温度はプラズマ条件によるところが
大きい。分子に酸素気体を含む気体はＯ2が好ましいが、本発明においてはこれ に限らない。不活性気体はヘリウム、アルゴン、クラプトン、窒素、キセノンお
よびクリプトンである。好ましい不活性気体は窒素である。より好ましくは、前
記の混合気体中において、酸素の量に対する前記の混合気体中の窒素量の割合が
１０：１から２：１の間、および３０：１から１：１の間であることである。
【００２９】 穴がビアホールである場合には、プラズマエッチングが、下部の伝導層、下部
のバリア層の表面に、下部層が過剰に除去されない範囲で到達する場合に行われ
る。この下部の導電性バリア層は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｏ、窒化シ
リコン、シリコンカーバイド、シリコンオキシカーバイド、Ｐｔ、Ｗ、Ａｌ、Ｃ
ｕ、または、Ａｌ、Ｃｕの合金、その他低抵抗金属である。
【００３０】 本発明の実施の形態において、実験の例として、ケイ素を含まない高分子層、
すなわちＳＩＬＫ層上の異方性エッチング処理を開示する。 実験条件は以下の通りである。 エッチング装置 高密度プラズマ反応装置（ＴＣＰ９１００） プラズマエッチングの混合気体 Ｏ2とＮ2 チャンバー内のエッチング条件 ５ｍＴｏｒｒ ＴＣＰ電力 ４００ｗａｔｔ 最低電力 ２００ｗａｔｔ ハードマスク層は厚さ２５０ｎｍのＰＥＣＶＤ酸化層である。 レジスト層の厚さ（ＳｕｍｉｔｏｍｏＩ−ｌｉｎｅ） １．２μｍ ＳＩＬＫ層の厚さ ０．７μｍ 下部層 ＴｉＮ層 セットポイント温度 ２０℃
【００３１】 これらの条件下で、ＳＩＬＫ層は５００ｎｍ／ｍｉｎのエッチング速度でエッ
チングされ、異方性の大きいエッチング形状とハードマスクのアンダーカットが
実質的にないビアホールができた。さらに、ハードマスクの形状は無傷のままで
、ＴｉＮの損傷も実質的になかった。ＴｉＮの表面に到達した時には、レジスト
層は全部除去された。それから、ウェハ上に存在する他の物質をいためないで残
留物を除去するために、Ｈ2ＳＯ4を用いて、クリーニング処理が行われた。ある
いは、Ｈ2ＳＯ4の代わりにＥＫＣ２６５やＨ2ＳＯ4とＥＫＣ２６５の混合物、Ｅ
ＫＣ２６５やＳＰＭ溶剤が用いることも可能である。
【００３２】 本発明のもう1つの実施の形態において、分子中に酸素を含む気体と不活性気 体から成る混合気体を流入した反応チャンバー中における、有機化合物含有絶縁
層の異方性プラズマエッチング処理に先立って、前記の穴の第１部分が、最初の
混合気体を流入した前記の反応チャンバー内で前記の絶縁層をプラズマエッチン
グすることにより形成される。前記の最初の混合気体は、フッ素含有気体と不活
性気体から成る。実際に、２段階の異方性エッチング工程が開示する（図９）。
第１処理において、穴の第１部分が、フッ素含有気体と不活性気体からなる混合
気体を用いて異方性プラズマエッチングをすることにより、形成される。一方、
第２処理では、前記の穴の第２部分が、酸素含有気体と不活性気体からなる混合
気体を用いて異方性プラズマエッチングをすることにより形成され、よって、前
記の穴が完成し、同時にレジストが選択的に除去される。この２段階のエッチン
グ処理によって形成された穴は、わずかに正に傾斜した側壁をもつ。例（図８）
として、特別なデュアルダマシン法が述べられている。このような構造を形成す
る間、本発明の方法が利用される。しかし本発明が、この特別な構造に限られる
ことがないのは明らかであり、本発明はどんなアイソレーションにも、穴が形成
される有機化合物含有絶縁層から成るどんな内部接続構造にも応用されうる。
【００３３】 例（図８）によると、第１番目の誘電層（１２）、すなわちフェニル基を含む
有機高分子層が、パターニングされた伝導層（１０）を含んだ基板上（１１）に
形成される。前記の伝導層は一層、または、組み合わさった伝導層かバリア層で
ある。このような高分子の例は、ベンゾシクロブタレン、すなわち、Ｃｙｃｌｏ
ｔｅｎｅ５０２１TMとして商用的に利用されるベンゾシクロブテン（ＢＣＢ）、
ＦＲＡＲＥTMIIのようなポリアリルエーテル、ＳＩＬＫTMのような芳香族炭化水
素、ポリイミドである。
【００３４】 第１番目のハードマスク層（１３）、すなわち酸化シリコン、窒化シリコン、
シリコンオキシナイトライド、ＳｉＣ層が有機高分子層上に形成される。そして
、パターニングされたレジスト層（１４）がその上に形成される（図８、ステッ
プａ））。さらに、前記の第１番目のハードマスク層は、マスクとして前記のパ
ターニングされたレジスト層を用いてパターニングされ（図６、ステップｂ））
、前記の第２番目のレジスト層が除去される。
【００３５】 第２番目の誘電層、すなわち、少なくとも１つのフェニル基を有する有機化合
物含有絶縁層（１５）がパターニングされた第１番目のハードマスク層上に形成
される（ステップｃ））。パターニングされた２重層（１６）が、第２番目の誘
電層上に形成される（ステップｄ））。この２重層は、第２番目の誘電層上に形
成された第２番目のハードマスク層と前記の第２番目のハードマスク層に形成さ
れた第２番目のレジスト層から成る。
【００３６】 第１番目と第２番目の誘電層が、本発明の異方性プラズマエッチング法によっ
てエッチングされる。それは、少なくとも２つの可能性が考えられる。
【００３７】 第１の可能性として、穴の第１部分が、フッ素含有気体と不活性気体から成る
混合気体中で、第２番目の誘電層をプラズマエッチングすることによって形成さ
れる。エッチマスクとしてパターニングされた２重層を用いている。結果として
、トレンチの第１部分とビアホールの第１部分が形成される。この場合には、第
１番目のハードマスク層は、エッチストップ層として必ずしも必要な機能ではな
い。第２番目のレジスト層の厚さは、エッチング時間と一致するよう選択される
。このエッチング時間は、第１番目の時間が決められたエッチングが止まった時
に、いまだ少量のレジストが残されており、前期の最初のハードマスク層に到達
していないように選ばれる。 その後、前記の第２番目の誘電層におけるエッチングが、分子に酸素原子を含む
気体と不活性気体から成る混合気体中でプラズマエッチングすることによって続
けられる。この第２番目のエッチングは前記の第１番目と第２番目のハードマス
ク層に対して選択的であり、それ故、第１番目の誘電層中のトレンチからの拡大
を防ぐ（ステップｅ））。第１番目の誘電層は、ビアホールを形成する、すなわ
ち下部の伝導層の表面を露出させるためにマスクとしてパターニングされた第１
番目のハードマスク層を用いて、酸素含有気体と不活性気体から成る混合気体中
でエッチングされる（ステップｅ））。
【００３８】 第２の可能性として、穴が、分子に酸素原子を含む気体と不活性気体から成る
混合気体中で前記の２番目の誘電層をプラズマエッチングすることによって形成
される。エッチングマスクとして、パターニングされた２重層を用いている。こ
のエッチングは、前記の第１番目と第２番目のハードマスクに対して選択的であ
り、故に、第１番目の誘電層中のトレンチからの拡大を防ぐ（ステップｅ））。
第１番目の誘電層は、ビアホールを形成する、すなわち下部の伝導層の表面を露
出させるためにマスクとしてパターニングされた第１番目のハードマスク層を用
いて、酸素含有気体と不活性気体から成る混合気体中でエッチングされる（ステ
ップｅ））。第１番目と第２番目の誘電層のエッチングは１つ、または、２つの
連続したエッチングステップを用いて行われる。
【００３９】 ２つの可能性とも、２番目のレジスト層を完全に、選択的に除去するという共
通の利点を持っている。
【００４０】 その後、前記の第２番目のハードマスク層が除去される場合（図８のステップ
ｅ）とそうでない場合がある。
【００４１】 伝導層、例えば、Ａｌ、Ｃｕ、Ａｇ、Ｐｔ、Ｃｏ、Ｔｉ、Ｎｉ、Ａｕの純金属
か合金、または、伝導層（１８）とバリア層（１７）の組み合わせ、例えば、Ｔ
ｉコーティング層、Ｃｏコーティング層、Ｎｉコーティング層、Ｔａコーティン
グ層が堆積され（ステップｆ）とステップｇ））、第１番目と第２番目の誘電層
中のビアホールと、第２番目の誘電層のトレンチを埋設する。
【００４２】 本発明の第３の側面として、基板に形成された有機化合物含有絶縁層に少なく
ともひとつの穴を形成する方法を開示する。これらの穴は、混合気体の流入した
反応チャンバー中で前記の絶縁層をプラズマエッチングすることによって形成さ
れる。前記の混合気体は、ＨＢｒと添加物から成る。前記の添加物は絶縁層の露
出した部分、言いかえれば側壁を不活性化する。このような添加物の典型的な例
は、Ｎ2、Ａｒ、Ｈｅ、Ｘｅ、クリプトンのような不活性気体、または、Ｏ2、Ｃ
Ｏ、ＣＯ2、Ｎ2Ｏ、ＮＯ2、ＳＯ2のような酸素含有気体である。しかし、本発明
はこれに限らない。実際、多種の添加物が、エッチング速度を増したり、ことに
よると正に傾斜した形状が得られる側壁の不活性化を追加するために使用される
。本発明の実施の形態において、前記の混合気体は、エッチング速度を増すため
にフッ素含有気体から構成されるが、流入気体のつりあいをとることで、選択性
は保たれ、形状はほとんど変化しない。
【００４３】 本発明のもうひとつの実施の形態において、前記の混合気体は、エッチング速
度を増すために塩素含有気体から構成されるが、流入気体のつりあいをとること
で、形状はほとんど変化せず、選択性はわずかに低下する。
【００４４】 有機化合物含有絶縁層が、エッチングマスクとして、パターニングされたハー
ドマスク層とパターニングされたレジスト層の組み合わせを用いて、プラズマエ
ッチングされる。有機化合物含有絶縁層は高分子層であり、低い誘電率を持つこ
とが好ましい。特にケイ素を含まない高分子層が使用される。チャンバー内の圧
力は、通常、１ｍＴｏｒｒと５０ｍＴｏｒｒの間、１ｍＴｏｒｒと５Ｔｏｒｒの
間である。そうすることによって、ハードマスク層のアンダーカットが実質的に
なく、元のレジストハードマスクの形状が保護されたままでハードマスクに対す
る選択性の高い、異方性の大きいプラズマエッチングが行われる。さらにこの場
合、前記の穴はビアホールであり、この異方性の大きいエッチングは下部の伝導
層、または、バリア層に対して選択的である。
【００４５】 特に、ケイ素を含む有機化合物に対して、ＨＢｒはエッチング速度の増大に寄
与する。ＳｉＢｒのエッチング生成物をつくり、それが、イオン衝撃によって蒸
発させられるのである。同時に、横方向のエッチングは、ＳｉxＢｒyＯz不活性 化層の形成によって、実質的に抑制される。なおｘ、ｙ、ｚは正の整数である。
Ｃもまた、これらの不活性層と結合する。これらの不活性化層は、イオン衝撃に
さらされない限り、安定している。特に、ビアホール、トレンチホールの側壁は
、このようなイオン衝撃にさらされない。プラズマエッチング処理は、ハードマ
スクに対する選択性がとても大きく、エッチング処理の間、ハードマスクの厚さ
と外形が保護されたままで、レジスト層が除去される。結果として、この処理に
より、ビアホール、トレンチの形成に使用されるハードマスクがずっと薄くてす
む。ハードマスクと下部の伝導層の両方に対する選択性は、イオンエネルギーを
制御することによって得られる。
【００４６】 ケイ素を含まない高分子に対して、このプラズマエッチング処理は外形を改善
する。なぜなら、横方向のエッチング速度が制限されるからである。これにより
、必要であれば、エッチングをさらに何度も繰り返すことができる。プラズマエ
ッチング処理はハードマスクに対して、とても大きい選択性をもち、エッチング
処理の間、ハードマスクの厚さと外形が保護されたままで、レジスト層が除去さ
れる。結果として、この処理により、ビアホール、トレンチの形成に使用される
ハードマスクがずっと薄くてすむ。ハードマスクと下部の伝導層の両方に対する
選択性は、イオンエネルギーを制御することによって得られる。
【図面の簡単な説明】
【図１】 ＮＦ3／Ｏ2の異なった割合に対して、平坦なＳｉＬＫ（２）とＢ
ＣＢ（１）のアフターグローエッチング速度を表している。
【図２】 本発明の実施の形態による、ＮＦ3、Ｏ2、Ｈｅの混合物から成る
プラズマ雰囲気中において、ＮＦ3の割合に対するＢＣＢ（５０２１TM）のエッ チング速度を表している。気体流量は全体で１１５ｓｃｃｍであり、チャンバー
内の圧力は、１．３０Ｔｏｒｒである。ヘリウムの流量は一定に保たれており、
６５ｓｃｃｍに等しい。ＮＦ3とＯ2の流量は相補的に選ばれ、０から５０ｓｃｃ
ｍの間で変化させた。しかし、ＮＦ3とＯ2の合計流量は一定に保たれ、５０ｓｃ
ｃｍに等しい。図中のＮＦ3の割合は、Ｈｅを考慮せずにＮＦ3の流量とＯ2の流 量とを合計したものと比較した場合のＮＦ3の相対量である。
【図３】 ＮＦ3プラズマ中におけるエッチング時間の関数として、ＳｉＬ ＫとＢＣＢの屈折率の変化を表している。
【図４】 ＳＦ6／Ｏ2の流量の割合を変化させた場合の、ＲＩＥ条件におけ
るＳｉＬＫとＢＣＢのエッチング速度を表している。（ＳＦ6／Ｏ2が０の時、純
酸素が窒素中に希釈されていることを示し、ＳＦ6／Ｏ2が１００の時、純ＳＦ6 が窒素中に希釈されていることを示す。）
【図５】 ＳＦ6とＮ2から成る雰囲気気体中において、本発明によるプラズ
マエッチングを行った後の、有機化合物含有絶縁層（７）、すなわちＢＣＢ層上
のビアホールのＳＥＭ像である。この像は、導電性ＡｌＳｉＣｕ層（５）上のＳ
ｉＯ2層（８）、残留レジスト（９）、無傷のＴｉ／ＴｉＮバリア層（６）を示 している。層（４）は再度Ｔｉ／ＴｉＮバリア層である。ＳｉＯ2層へのアンダ ーカットは全く観察されない。
【図６】 Ｎ2とＯ2から成る雰囲気気体中で本発明によるプラズマエッチン
グを行った後の、有機化合物含有絶縁層（７）、すなわちＳＩＬＫ層上の、ビア
ホールのＳＥＭ像を示す。この像は、導電性ＡｌＳｉＣｕ層（５）上のＳｉＯ2 層（８）、無傷のＴｉ／ＴｉＮバリア層（６）を示している。ＳｉＯ2層へのア ンダーカットは全く観察されない。
【図７】 Ｎ2とＯ2が５：１の割合で構成されている雰囲気気体中で本発明
によるプラズマエッチングを行った後の、有機化合物含有絶縁層（７）、すなわ
ちＳＩＬＫ層上のトレンチのＳＥＭ像を示す。無傷のＳｉＯ2層が（８）に示さ れている。ＳｉＯ2のアンダーカットは全く観察されない。
【図８】 本発明の実施の形態による、特別な内部接続構造、すなわちデュ
アルダマシン構造を製作するのに必要とされる加工手段の詳細な説明である。
【図９】 本発明の実施の形態よる２段階のプラズマエッチングが行われた
後の、有機化合物含有絶縁層（７）、すなわちＳＩＬＫ層内のトレンチのＳＥＭ
像を示している。無傷のＳｉＯ2層が（８）に示されており、ＳｉＯ2のアンダー
カットは全く観察されない。
【符号の説明】
４、６ Ｔｉ／ＴｉＮバリア層 ５ ＡｌＳｉＣｕ層 ７ 有機化合物含有絶縁層 ８ ＳｉＯ2層 ９ 残留レジスト １０、１８ 伝導層 １１ 基板 １２、１５ 誘電層 １３ ハードマスク １４ レジスト １６ ２重層 １７ バリア層
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年４月２４日（２０００．４．２４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ９８８７０１１１．６ (32)優先日 平成10年５月18日(1998．5．18) (33)優先権主張国 欧州特許庁（ＥＰ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＵＳ (72)発明者 ミハイル・ロディオノヴィッチ・バクラノ フ ベルギー、ベー−3000ルーヴァン、エル・ ファンデルフェレンラーン16／８番 Ｆターム(参考） 4M104 AA01 AA02 AA05 AA10 BB02 BB04 BB05 BB06 BB08 BB09 BB14 BB17 BB18 BB30 BB32 CC01 DD08 DD12 DD15 DD16 DD17 DD18 DD20 DD22 EE08 EE12 EE18 FF13 FF16 FF22 HH00 5F004 AA12 BA04 BB25 BB26 CA02 CA03 CA04 DA00 DA01 DA02 DA03 DA06 DA07 DA08 DA09 DA10 DA15 DA16 DA17 DA18 DA19 DA20 DA22 DA23 DA25 DA26 DB23 DB25 EA03 EA06 EA07 EB01 EB03

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 フッ素含有気体と不活性気体で構成される混合気体を流入し
    た反応チャンバー内で、有機化合物含有絶縁層をプラズマエッチングすることに
    より、穴を形成するステップと、 この穴を形成する間、エッチング残留物が実質的に堆積されないように、かつ
    、前記のプラズマエッチングをする間に、この穴の側壁がフッ素化され、結果と
    して、前記のプラズマエッチングの異方性を促進するように、前記のプラズマエ
    ッチングを制御するステップと、 から成る、有機化合物含有絶縁層に少なくとも一つの穴を形成する方法。
  2. 【請求項２】 前記の有機化合物含有絶縁層が、少なくともひとつの不飽和
    炭素結合から成る、請求項１記載の方法。
  3. 【請求項３】前記の有機化合物含有絶縁層が、ベンゾシクロブタン、ポリア
    リルエーテル、芳香族炭化水素、ポリイミドから成るグループの中から選択され
    る、請求項２記載の方法。
  4. 【請求項４】前記のプラズマエッチングが、パターニングされた２重層をマ
    スクとして用いて行われ、前記の２重層が、前記の有機化合物含有絶縁層上に形
    成されるレジストハードマスク層と前記のレジストハードマスク層上に形成され
    るレジスト層で構成される、請求項１記載の方法。
  5. 【請求項５】前記のレジストハードマスク層が、酸化シリコン、窒化シリコ
    ン、シリコンオキシナイトライド、シリコンカーバイド、または、シリコンオキ
    シカーバイド層である、請求項４記載の方法。
  6. 【請求項６】前記の不活性気体が窒素であり、前記の混合気体中のフッ素含
    有気体に対する前記の混合気体中の窒素量の割合が、２：１より大きい、請求項
    １記載の方法。
  7. 【請求項７】前記のフッ素含有気体が、ＳＦ6、ＮＦ3、Ｃ2Ｆ6、ＣＦ4、Ｃ ＨＦ3、ＣＨ3Ｆ、ＣＨ2Ｆ2、または、これらの混合物である、請求項１記載の方
    法。
  8. 【請求項８】 前記の穴が、少なくとも一つのビアホールであり、前記のビ
    アホールが、絶縁層を通って下部の伝導層またはバリア層に存在する、請求項１
    記載の方法。
  9. 【請求項９】 前記の混合気体が、さらに酸素含有気体から成る、請求項１
    記載の方法。
  10. 【請求項１０】 酸素含有気体と不活性気体が、自然に起こるエッチングが
    実質的に避けられるように選ばれる、あらかじめ決められた割合で存在し、その
    酸書含有気体と不活性気体で構成された混合気体を流入した反応チャンバー内で
    、前記の有機化合物含有絶縁層をプラズマエッチングすることにより、穴を形成
    するステップから成る、有機化合物含有絶縁層に少なくとも一つの穴を形成する
    方法。
  11. 【請求項１１】 前記の有機化合物含有絶縁層が、小さいＫ値をもつ有機高
    分子層である、請求項１０記載の方法。
  12. 【請求項１２】 前記のプラズマエッチングが、パターニングされた２重層
    をマスクとして用いて行われ、前記の２重層が、前記の有機化合物含有絶縁層上
    に形成されるハードマスク層と前記のレジストハードマスク層上に形成されるレ
    ジスト層で構成される、請求項１０記載の方法。
  13. 【請求項１３】 前記のレジスト層が、前記の穴を形成している間、前記の
    ハードマスク層から選択的に除去される、請求項１２記載の方法。
  14. 【請求項１４】 前記の混合気体中における酸素含有気体がＯ2であり、前 記の混合気体中における不活性気体が窒素である、請求項１０記載の方法。
  15. 【請求項１５】 前記の混合気体中の酸素に対する窒素の割合が、５：１か
    ら２：１の範囲内である、請求項１４記載の方法。
  16. 【請求項１６】 前記の、混合気体を流入した反応チャンバー内のプラズマ
    エッチングに先立って、前記の穴の第１部分が、第１混合気体を流入した反応チ
    ャンバー内で前記の絶縁層をプラズマエッチングすることにより形成され、前記
    の第１混合気体は、フッ素含有気体と不活性気体から成り、 前記の第１混合気体を流入した反応チャンバー内で、前記の穴の第１部分を形
    成する間、エッチング残留物が実質的に堆積されないように、かつ、前記の穴の
    第１部分の側壁が、前記のプラズマエッチングの間にフッ素化され、前記の第１
    混合気体を流入した反応チャンバー内で、前記のプラズマエッチングの異方性を
    促進するように、前記のプラズマエッチングを制御する、請求項１０記載の方法
    。
  17. 【請求項１７】 前記の穴が、正の勾配をもつ側壁を有している、請求項１
    ６項記載の方法。
JP2000517440A 1997-10-22 1998-10-22 有機化合物含有絶縁層の異方性エッチング Expired - Lifetime JP4430814B2 (ja)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US6348797P 1997-10-22 1997-10-22
US7452498P 1998-02-12 1998-02-12
EP98870111.6 1998-05-18
EP60/074,524 1998-05-18
EP98870111A EP0911697A3 (en) 1997-10-22 1998-05-18 A fluorinated hard mask for micropatterning of polymers
EP60/063,487 1998-05-18
PCT/BE1998/000159 WO1999021217A1 (en) 1997-10-22 1998-10-22 Anisotropic etching of organic-containing insulating layers

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2009242713A Division JP5433374B2 (ja) 1997-10-22 2009-10-21 有機化合物含有絶縁層の異方性エッチング方法

Publications (3)

Publication Number Publication Date
JP2001521282A true JP2001521282A (ja) 2001-11-06
JP2001521282A5 JP2001521282A5 (ja) 2006-02-09
JP4430814B2 JP4430814B2 (ja) 2010-03-10

Family

ID=22049542

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000517440A Expired - Lifetime JP4430814B2 (ja) 1997-10-22 1998-10-22 有機化合物含有絶縁層の異方性エッチング

Country Status (5)

Country Link
US (2) US6245489B1 (ja)
EP (3) EP0911697A3 (ja)
JP (1) JP4430814B2 (ja)
DE (1) DE69821802T2 (ja)
WO (1) WO1999021217A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002543613A (ja) * 1999-05-05 2002-12-17 ラム・リサーチ・コーポレーション 低容量の誘電体層をエッチングするための技術
WO2006041144A1 (en) * 2004-10-13 2006-04-20 Semiconductor Energy Laboratory Co., Ltd. Etching method and manufacturing method of semiconductor device
JP2007503728A (ja) * 2003-05-09 2007-02-22 ラム　リサーチ　コーポレーション 改良されたバイレイヤフォトレジストパターンを提供する方法
JP2007079154A (ja) * 2005-09-14 2007-03-29 Fujifilm Corp カラーフィルタの形成方法およびこれを用いた固体撮像素子の製造方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0911697A3 (en) * 1997-10-22 1999-09-15 Interuniversitair Microelektronica Centrum Vzw A fluorinated hard mask for micropatterning of polymers
US6492276B1 (en) * 1998-05-29 2002-12-10 Taiwan Semiconductor Manufacturing Company Hard masking method for forming residue free oxygen containing plasma etched layer
US20040084780A1 (en) * 1998-07-07 2004-05-06 Tri-Rung Yew Dual damascene structure for the wiring-line structures of multi-level interconnects in integrated circuit
US6127263A (en) * 1998-07-10 2000-10-03 Applied Materials, Inc. Misalignment tolerant techniques for dual damascene fabrication
US6391771B1 (en) 1998-07-23 2002-05-21 Applied Materials, Inc. Integrated circuit interconnect lines having sidewall layers
TW437040B (en) 1998-08-12 2001-05-28 Applied Materials Inc Interconnect line formed by dual damascene using dielectric layers having dissimilar etching characteristics
US6225207B1 (en) * 1998-10-01 2001-05-01 Applied Materials, Inc. Techniques for triple and quadruple damascene fabrication
JP3257593B2 (ja) * 1999-02-05 2002-02-18 日本電気株式会社 半導体装置の製造方法
JP4173307B2 (ja) * 1999-06-24 2008-10-29 株式会社ルネサステクノロジ 半導体集積回路の製造方法
KR20020010728A (ko) * 1999-06-28 2002-02-04 리차드 로브그렌 탄소-도프된 유기 규산염 유리를 에칭하기 위한 방법 및장치
US6159818A (en) * 1999-09-02 2000-12-12 Micron Technology, Inc. Method of forming a container capacitor structure
JP4381526B2 (ja) * 1999-10-26 2009-12-09 東京エレクトロン株式会社 プラズマエッチング方法
JP3838614B2 (ja) * 1999-11-10 2006-10-25 松下電器産業株式会社 半導体装置の製造方法
JP3400770B2 (ja) 1999-11-16 2003-04-28 松下電器産業株式会社 エッチング方法、半導体装置及びその製造方法
JP3430091B2 (ja) 1999-12-01 2003-07-28 Ｎｅｃエレクトロニクス株式会社 エッチングマスク及びエッチングマスクを用いたコンタクトホールの形成方法並びにその方法で形成した半導体装置
US6864628B2 (en) * 2000-08-28 2005-03-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device comprising light-emitting layer having triplet compound and light-emitting layer having singlet compound
TWI227043B (en) * 2000-09-01 2005-01-21 Koninkl Philips Electronics Nv Method of manufacturing a semiconductor device
US6617257B2 (en) * 2001-03-30 2003-09-09 Lam Research Corporation Method of plasma etching organic antireflective coating
US20040259027A1 (en) * 2001-04-11 2004-12-23 Munnelly Heidi M. Infrared-sensitive composition for printing plate precursors
US7056639B2 (en) * 2001-08-21 2006-06-06 Eastman Kodak Company Imageable composition containing an infrared absorber with counter anion derived from a non-volatile acid
US6756313B2 (en) 2002-05-02 2004-06-29 Jinhan Choi Method of etching silicon nitride spacers with high selectivity relative to oxide in a high density plasma chamber
US20050014383A1 (en) * 2003-07-15 2005-01-20 Bing Ji Use of hypofluorites, fluoroperoxides, and/or fluorotrioxides as oxidizing agent in fluorocarbon etch plasmas
US20050026084A1 (en) * 2003-07-31 2005-02-03 Garza Cesar M. Semiconductor device and method for elimination of resist linewidth slimming by fluorination
US6982206B1 (en) * 2003-10-02 2006-01-03 Lsi Logic Corporation Mechanism for improving the structural integrity of low-k films
US7138180B2 (en) * 2003-10-16 2006-11-21 Wisconsin Alumni Research Foundation Hard carbon films formed from plasma treated polymer surfaces
US7157377B2 (en) * 2004-02-13 2007-01-02 Freescale Semiconductor, Inc. Method of making a semiconductor device using treated photoresist
US6979641B2 (en) * 2004-03-19 2005-12-27 Micron Technology, Inc. Methods of forming a conductive contact through a dielectric
EP2765456B1 (en) * 2013-02-08 2016-05-04 ams AG Masking method for semiconductor devices with high surface topography
US10677747B2 (en) 2015-02-17 2020-06-09 Honeywell International Inc. Humidity sensor
JP6578570B2 (ja) 2015-03-03 2019-09-25 国立大学法人大阪大学 Ｉｉｉ族窒化物半導体結晶基板の製造方法
EP3244201B1 (en) 2016-05-13 2021-10-27 Honeywell International Inc. Fet based humidity sensor with barrier layer protecting gate dielectric

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3816198A (en) * 1969-09-22 1974-06-11 G Babcock Selective plasma etching of organic materials employing photolithographic techniques
US3816196A (en) * 1971-06-07 1974-06-11 Gen Electric Passivation of photoresist materials used in selective plasma etching
US4004044A (en) * 1975-05-09 1977-01-18 International Business Machines Corporation Method for forming patterned films utilizing a transparent lift-off mask
US4253888A (en) * 1978-06-16 1981-03-03 Matsushita Electric Industrial Co., Ltd. Pretreatment of photoresist masking layers resulting in higher temperature device processing
US4187331A (en) * 1978-08-24 1980-02-05 International Business Machines Corp. Fluorine plasma resist image hardening
US4362598A (en) * 1981-10-26 1982-12-07 General Electric Company Method of patterning a thick resist layer of polymeric plastic
JPS58145121A (ja) * 1982-02-24 1983-08-29 Oki Electric Ind Co Ltd ドライ現像方法
JPH0622212B2 (ja) * 1983-05-31 1994-03-23 株式会社東芝 ドライエッチング方法
US5215867A (en) * 1983-09-16 1993-06-01 At&T Bell Laboratories Method with gas functionalized plasma developed layer
US4532002A (en) * 1984-04-10 1985-07-30 Rca Corporation Multilayer planarizing structure for lift-off technique
US4661204A (en) * 1985-10-25 1987-04-28 Tandem Computers Inc. Method for forming vertical interconnects in polyimide insulating layers
US5110712A (en) * 1987-06-12 1992-05-05 Hewlett-Packard Company Incorporation of dielectric layers in a semiconductor
US5358902A (en) * 1989-06-26 1994-10-25 U.S. Philips Corporation Method of producing conductive pillars in semiconductor device
US5173442A (en) * 1990-07-23 1992-12-22 Microelectronics And Computer Technology Corporation Methods of forming channels and vias in insulating layers
US5176790A (en) * 1991-09-25 1993-01-05 Applied Materials, Inc. Process for forming a via in an integrated circuit structure by etching through an insulation layer while inhibiting sputtering of underlying metal
US5269879A (en) * 1991-10-16 1993-12-14 Lam Research Corporation Method of etching vias without sputtering of underlying electrically conductive layer
RU2024991C1 (ru) * 1992-06-11 1994-12-15 Научно-исследовательский институт молекулярной электроники Способ плазменного травления контактных окон в изолирующих и пассивирующих слоях диэлектриков на основе кремния
JPH0669190A (ja) * 1992-08-21 1994-03-11 Fujitsu Ltd フッ素系樹脂膜の形成方法
JPH0770534B2 (ja) * 1993-01-11 1995-07-31 日本電気株式会社 半導体装置の製造方法
JP2809200B2 (ja) * 1996-06-03 1998-10-08 日本電気株式会社 半導体装置の製造方法
JP3309717B2 (ja) * 1996-06-26 2002-07-29 三菱電機株式会社 集積回路の配線の製造方法
US6310300B1 (en) * 1996-11-08 2001-10-30 International Business Machines Corporation Fluorine-free barrier layer between conductor and insulator for degradation prevention
US6309956B1 (en) * 1997-09-30 2001-10-30 Intel Corporation Fabricating low K dielectric interconnect systems by using dummy structures to enhance process
EP0911697A3 (en) * 1997-10-22 1999-09-15 Interuniversitair Microelektronica Centrum Vzw A fluorinated hard mask for micropatterning of polymers
KR100301050B1 (ko) * 1998-12-14 2002-06-20 윤종용 콘택을포함하는반도체장치의커패시터제조방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002543613A (ja) * 1999-05-05 2002-12-17 ラム・リサーチ・コーポレーション 低容量の誘電体層をエッチングするための技術
JP4657458B2 (ja) * 1999-05-05 2011-03-23 ラム リサーチ コーポレーション 低容量の誘電体層をエッチングするための技術
JP2007503728A (ja) * 2003-05-09 2007-02-22 ラム　リサーチ　コーポレーション 改良されたバイレイヤフォトレジストパターンを提供する方法
KR101144019B1 (ko) * 2003-05-09 2012-05-11 램 리써치 코포레이션 개선된 이중층 포토레지스트 패턴을 제공하는 방법
WO2006041144A1 (en) * 2004-10-13 2006-04-20 Semiconductor Energy Laboratory Co., Ltd. Etching method and manufacturing method of semiconductor device
US7875506B2 (en) 2004-10-13 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Etching method and manufacturing method of semiconductor device
KR101123094B1 (ko) 2004-10-13 2012-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 에칭 방법 및 반도체장치의 제조방법
US8143168B2 (en) 2004-10-13 2012-03-27 Semiconductor Energy Laboratory Co., Ltd. Etching method and manufacturing method of semiconductor device
JP2007079154A (ja) * 2005-09-14 2007-03-29 Fujifilm Corp カラーフィルタの形成方法およびこれを用いた固体撮像素子の製造方法

Also Published As

Publication number Publication date
EP1050074B1 (en) 2004-02-18
US20010026956A1 (en) 2001-10-04
US7042091B2 (en) 2006-05-09
WO1999021217A1 (en) 1999-04-29
DE69821802T2 (de) 2004-10-07
DE69821802D1 (de) 2004-03-25
EP0911697A2 (en) 1999-04-28
EP1353364B1 (en) 2009-02-25
EP1353364A3 (en) 2004-04-14
JP4430814B2 (ja) 2010-03-10
EP0911697A3 (en) 1999-09-15
EP1353364A2 (en) 2003-10-15
EP1050074A1 (en) 2000-11-08
US6245489B1 (en) 2001-06-12

Similar Documents

Publication Publication Date Title
JP2001521282A (ja) 有機化合物含有絶縁層の異方性エッチング
US6844266B2 (en) Anisotropic etching of organic-containing insulating layers
US6207583B1 (en) Photoresist ashing process for organic and inorganic polymer dielectric materials
US7553761B2 (en) Method of fabricating semiconductor device
JP5178983B2 (ja) 有機ケイ酸塩ガラスにデュアルダマシン構造をエッチングするための方法
JP5183850B2 (ja) 有機ケイ酸塩誘電体の層を有する半導体ウエハからフォトレジストを剥離する方法
US6551924B1 (en) Post metalization chem-mech polishing dielectric etch
US7268071B2 (en) Dual damascene interconnections having low K layer with reduced damage arising from photoresist stripping
US20060246717A1 (en) Method for fabricating a dual damascene and polymer removal
US8796150B2 (en) Bilayer trench first hardmask structure and process for reduced defectivity
US6207570B1 (en) Method of manufacturing integrated circuit devices
JP2002510878A (ja) 低ｋ誘電体をエッチングする方法
JPH08172077A (ja) ビアのプラズマエッチング改良方法
JP5433374B2 (ja) 有機化合物含有絶縁層の異方性エッチング方法
JP3586605B2 (ja) シリコン窒化膜のエッチング方法及び半導体装置の製造方法
US7029992B2 (en) Low oxygen content photoresist stripping process for low dielectric constant materials
JP2001358218A (ja) 有機膜のエッチング方法及び素子の製造方法
US6271115B1 (en) Post metal etch photoresist strip method
US20050239286A1 (en) Two-step stripping method for removing via photoresist during the fabrication of partial-via dual damascene features
CN106711082B (zh) 半导体器件的制造方法
US20010005635A1 (en) Ashing method and method of producing wired device
JP4523351B2 (ja) 半導体装置の製造方法
US6514873B1 (en) Method for fabricating semiconductor device
JPH10189537A (ja) ドライエッチング方法
US20050153536A1 (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050531

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050531

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080520

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080820

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080827

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080922

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080930

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081017

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090721

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091021

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091208

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091218

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121225

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131225

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term