JP3257593B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に位相シフトマスクを用いたパターンの形
成方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化のために、フォト
リソグラフィ工程では微細で密なパターン形成が求めら
れている。そのため、一般にフォトリソグラフィ工程の
露光には縮小投影露光法が用いられているが、その解像
限界を向上し、より微細で密なパターンを形成するため
に位相シフト法が利用されている。
【０００３】位相シフト法の原理について、レベンソン
型位相シフト法でラインアンドスペース（Ｌ／Ｓ）パタ
ーンを形成する場合を例に挙げて簡単に説明する。この
場合、透明基板上に遮光材料でラインを形成し、開口部
分（スペース部分）の一つおきに位相シフタを配置した
位相シフトマスクが用いられる。このマスク上の開口部
を通過した光は、レンズを通ってウェーハのレジスト膜
上に像を結ぶ。隣合う開口部の間隔が狭くなると、位相
シフタを有しない通常のマスクでは、隣合う開口部から
の回折光は位相が同じであるため互いに干渉し、隣合う
開口部の像は互いに分離できなくなる。一方、位相シフ
トマスクでは、隣合う開口部からの光の位相は１８０度
異なるため、回折光は互いに干渉して打ち消し合い、隣
合う開口部の像は互いに分離する。
【０００４】このような位相シフト法は、Ｌ／Ｓパター
ン等の繰り返しパターンや、孤立パターン、不規則パタ
ーン（random patterns）等の形成に利用され、ＤＲＡ
Ｍのビット線やＣＭＯＳのゲートパターン等の種々の半
導体装置の製造に適用されている。例えば、ＳＰＩＥ V
ol.3051, pp.342-351 (1997)には、位相シフト法を０．
１６μｍのＣＭＯＳゲートパターンへ適用した研究が報
告されている。
【０００５】以下に、位相シフト法を用いて微細なゲー
トパターンを形成する一般的な方法について説明する。
【０００６】ここでは、図２（ａ）及び（ｂ）に示す２
種のマスクを別々に用いて２回の露光を行い、これら２
枚のマスクから得られる合成像によってウェーハ上にゲ
ートパターンを形成する。図２（ａ）は、透明基板２１
上にライン用遮光部２２と位相シフタ部２３が形成され
た位相シフトマスク（マスクＡ）の構成図である。ライ
ン用遮光部２２のパターンが形成したいパターンであ
る。図２（ｂ）は、マスクＡを用いた露光後、形成した
いゲートパターン部分のポジ型レジストを次の露光から
保護するための保護用遮光部２４が形成されたマスク
（マスクＢ）の構成図である。
【０００７】上記のマスクＡ及びマスクＢを用いてウェ
ーハ上のポジ型レジストに転写されるパターンを図３に
示す。図３（ａ）は、マスクＡを用いた第１の露光によ
る転写パターンを示す。位相シフタ部の周囲にリング状
のパターンが転写され、ライン用遮光部２２で遮光され
た部分以外にもパターンが転写されている。これは、位
相シフタ部２３の周囲のエッジ部では光の振幅が弱めら
れ、実質的に遮光されるためである。図３（ｂ）は、マ
スクＡを用いた第１の露光時に転写されるパターンとマ
スクＢを用いた第２の露光時に転写されるパターンとの
位置関係を示す。第２の露光の際、マスクＢは、形成し
たいゲートパターン部分のレジストを保護用遮光部２４
で保護できるように位置合わせする。図３（ｃ）は、第
１の露光に次いで第２の露光を行い、続いて現像を行っ
た後のレジストパターンを示す。第１の露光において遮
光され転写されたパターンのうち不要な部分は第２の露
光により光が照射されるため、その部分のレジストは現
像により除去され、所定のレジストパターンが形成され
る。
【０００８】次に、上記２種のマスクを用いてレジスト
パターンを形成し、シリコン基板上にゲートパターンを
形成する方法について説明する。図４は、この方法を説
明するための工程断面図であり、図４（ａ1）〜（ａ4）
は、図３（ｂ）のＡ−Ａ’線断面に相応する図であり、
図４（ｂ1）〜（ｂ4）は、図３（ｂ）のＢ−Ｂ’線断面
に相応する図である。
【０００９】まず、シリコン基板１０１上にゲート酸化
膜１０２を形成し、その上に多結晶シリコン膜１０３を
形成する。さらにその上に、ポジ型フォトレジスト膜１
０５を形成する。このシリコン基板上にマスクＡ（１０
６）を介して第１の露光を行う（図４（ａ1）、（ｂ
1））。マスクＡの位相シフタ部２３のエッジ部とライ
ン用遮光部２２に対応するレジスト領域には光が照射さ
れず、図３（ａ）に示すリング状の非露光領域パターン
が転写される。
【００１０】次に、マスクＢ（１０７）をその転写パタ
ーンが図３（ｂ）に示す位置関係となるように位置合わ
せを行い、このマスクＢを介して第２の露光を行う（図
４（ａ2）、（ｂ2））。この第２の露光により、マスク
Ａの位相シフタ部２３のエッジ部による非露光領域パタ
ーン部分にも光が照射される。
【００１１】続いて現像を行うことにより、図３（ｃ）
に示す形状のレジストパターン１０９が形成される（図
４（ａ3）、（ｂ3））。そしてこのレジストパターンを
マスクとして多結晶シリコン膜１０３のエッチングを行
い、不要になったレジスト１０９を除去して、レジスト
パターン１０９に相応したゲートパターン１１０が形成
される（図４（ａ4）、（ｂ4））。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来の方法には次のような問題がある。すなわちパターン
の間隔が狭くなるに従ってパターンの細りが顕著になる
ことである。最終的なパターン寸法が設計値から大きく
ズレると、歩留まりや信頼性の低下、素子特性の低下な
ど種々の問題が引き起こされる。
【００１３】このようなパターンの細りの発生理由を上
記製造方法の場合を例に説明する。図３（ｂ）におい
て、パターンの間隔、すなわちライン間隔（Ｗ1）が狭
くなると、マスクＡとマスクＢのマージン（Ｗ2）が小
さくなる。このようにマージン（Ｗ2）が小さくなる
と、第２の露光において（図４（ａ2））、保護される
べき非露光レジスト部１０８が光の漏れの影響を受けや
すくなる。その結果、現像後に形成されたレジストパタ
ーン１０９の幅（Ｗ3）が小さくなる、すなわちパター
ンの細りが起きる。
【００１４】そこで本発明の目的は、パターン形成工程
において間隔の狭い微細パターンであってもパターンの
細りが生じず、ほぼ設計寸法どおりのパターンが形成可
能な、半導体装置の製造方法を提供することである。
【００１５】
【課題を解決するための手段】本発明は、所定のパター
ンを形成するための被パターン形成膜上にハードマスク
材料膜を形成し、該ハードマスク材料膜上にフォトレジ
スト膜を形成する工程と、位相シフタを有する第１のマ
スクを用いて第１の露光および現像を行う工程と、形成
されたレジストパターンをマスクとして前記ハードマス
ク材料膜をエッチングする工程と、形成されたハードマ
スクパターンを覆うようにフォトレジスト膜を形成する
工程と、該ハードマスクパターンの必要な部分のみを被
覆するフォトレジスト部分を露光・現像後に残すことが
できるパターンを有する第２のマスクを用いて第２の露
光および現像を行う工程と、該フォトレジスト部分で被
覆されていない不要なハードマスク部分をエッチング除
去する工程と、残ったハードマスクパターンをマスクと
して前記被パターン形成膜をエッチングする工程を有す
ることを特徴とする半導体装置の製造方法に関する。
【００１６】本発明は、所定のパターンを形成するため
の被パターン形成膜上にハードマスク材料膜を形成し、
該ハードマスク材料膜上にポジ型フォトレジスト膜を形
成する工程と、後の工程に用いる第１のマスクの転写パ
ターンに相当するレジスト領域の内で必要な部分には露
光されず不要な部分に露光されるようなパターンを有す
る第２のマスクを用いて第１の露光および現像を行う工
程と、形成されたレジストパターンをマスクとして前記
ハードマスク材料膜をエッチングする工程と、該レジス
トパターンを除去した後、形成されたハードマスクパタ
ーンを覆うようにフォトレジスト膜を形成する工程と、
位相シフタを有する第１のマスクを用いて第２の露光お
よび現像を行う工程と、形成されたレジストパターンを
マスクとして不要なハードマスク部分をエッチング除去
する工程と、該レジストパターンを除去した後、形成さ
れたハードマスクパターンをマスクとして前記被パター
ン形成膜をエッチングする工程を有することを特徴とす
る半導体装置の製造方法に関する。
【００１７】
【発明の実施の形態】以下、本発明の好適な実施の形態
をゲートパターンの形成を例に挙げて説明する。
【００１８】本発明では位相シフタを有するマスク、す
なわち位相シフトマスクを用いるが、レベンソン型また
はクロムレス型の位相シフトマスクが好適である。本実
施の形態ではレベンソン型位相シフトマスクを用いた例
を説明する。
【００１９】また、本発明に用いるハードマスクとして
は、ドライエッチングによりパターニングするパターン
形成材料膜上に形成される無機系のマスク材料膜であっ
て、前記パターン形成材料に対してエッチング速度が十
分に小さく、すなわち十分大きなエッチング選択性を有
するものを用いることが好ましい。レジストが前記パタ
ーン形成材料に対して十分なエッチング選択性をもって
いない時にレジストパターンをマスクとしてハードマス
ク材料膜をパターニングし、続いて、形成されたハード
マスクパターンをマスクとして前記パターン形成材料膜
をエッチングするといった使い方をする。この使い方に
おいて、レジストパターンをマスクとしてハードマスク
材料膜をエッチングする際は、ハードマスク材料のレジ
ストに対するエッチング速度は十分に大きいことが必要
である。
【００２０】本発明の方法には、前記従来方法に用いら
れたマスクと同様な図２（ａ）及び（ｂ）に示す２種の
マスクを用いた。図２（ａ）は、ガラス基板等の透明基
板上に、ライン用遮光部２２と位相シフタ部２３が形成
された位相シフトマスク（マスクＡ）の構成図である。
また、遮光部２２はクロムや酸化クロム等の遮光材料で
形成される。位相シフタ部は、シリコン酸化膜等の基板
と異なる材料であって位相差を生じさせる材料で形成し
たり、基板の厚みを変えて位相を変化させることにより
形成される。なお、ライン用遮光部２２のパターンが形
成したいパターンである。図２（ｂ）は、形成したいゲ
ートパターンに対応するハードマスク部分のみを被覆す
るレジストパターンを形成するための保護用遮光部２４
が形成されたマスク（マスクＢ）の構成図である。
【００２１】上記のマスクＡ及びマスクＢを用いてウェ
ーハ上に転写されるパターンを図３に示す。図３（ａ）
は、マスクＡを用いた第１の露光による転写パターンを
示す。位相シフタ部の周囲にリング状のパターンが転写
され、ライン用遮光部２２で遮光された部分以外にもパ
ターンが転写されている。これは、位相シフタ部２３の
周囲のエッジ部では光の振幅が弱められ、実質的に遮光
されるためである。図３（ｂ）は、マスクＡを用いた第
１の露光時に転写されるパターンとマスクＢを用いた第
２の露光時に転写されるパターンとの位置関係を示す。
第２の露光の際、マスクＢは、形成したいゲートパター
ンに対応するハードマスク部分のみを被覆するレジスト
パターンが形成できるように位置合わせする。図３
（ｃ）は、最終的に形成したいゲートパターンに相応す
るハードマスクパターンを示す。後述するが、第１の露
光において遮光され転写されたパターンに従って形成さ
れたハードマスクのうち不要な部分は、レジストで被覆
されずエッチングにより除去され、所定のハードマスク
パターンが形成される。
【００２２】次に、上記２種のマスクを用いてレジスト
パターン及びハードマスクパターンを形成し、シリコン
基板上にゲートパターンを形成する方法について説明す
る。図１は、この方法を説明するための工程断面図であ
り、図１（ａ1）〜（ａ4）は、図３（ｂ）のＡ−Ａ’線
断面に相応する図であり、図１（ｂ1）〜（ｂ4）は、図
３（ｂ）のＢ−Ｂ’線断面に相応する図である。
【００２３】まず、シリコン基板１上にゲート酸化膜２
を形成し、その上に多結晶シリコン膜３を形成する。さ
らにその上に、ハードマスク形成用のシリコン酸化膜４
を形成した後、ポジ型フォトレジスト膜を形成する。
【００２４】このシリコン基板上にマスクＡ（６）を介
して第１の露光を行い、続いて現像を行う。これによ
り、マスクＡの位相シフタ部２３のエッジ部とライン用
遮光部２２に対応するレジスト領域には光が照射され
ず、図３（ａ）に示すリング状のレジストパターン５が
形成される（図１（ａ1）、（ｂ1））。
【００２５】次に、このレジストパターン５をマスクと
してシリコン酸化膜４をエッチングして多結晶シリコン
膜３上にハードマスク８を形成する（図１（ａ2）、
（ｂ2））。
【００２６】次に、この上にポジ型フォトレジスト膜を
形成した後、マスクＢ（７）をその転写パターンが図３
（ｂ）に示す位置関係となるように位置合わせを行っ
て、マスクＢを介して第２の露光を行い、続いて現像す
る。これにより、形成したいゲートパターンに対応する
部分のハードマスクのみ保護用レジスト９により被覆さ
れる（図１（ａ3）、（ｂ3））。
【００２７】次に、この保護用レジスト９に被覆されて
いない部分のハードマスクをエッチングにより除去し、
続いて保護用レジスト９を除去して、形成したいゲート
パターンに対応する図３（ｃ）に示す所望のハードマス
クパターン８を得る（図１（ａ4）、（ｂ4））。
【００２８】そしてこのハードマスクパターン８をマス
クとして、多結晶シリコン膜３のエッチングを行うこと
により、このハードマスクパターン８に相応したゲート
パターン１０が形成される（図１（ａ5）、（ｂ5））。
ゲートパターン上に残った不要なハードマスクはエッチ
ングにより容易に除去される。
【００２９】次に、他の実施の形態として、ＳＲＡＭメ
モリセル領域のゲートパターンの形成に本発明を適用し
た例を説明する。
【００３０】図５に、用いたマスクの構成図を示す。図
５（ａ）は、透明基板上にライン用遮光部１２２と位相
シフタ部１２３が形成されてなるライン形成用のマスク
Ａ、図５（ｂ）は、透明基板上に保護用遮光部１２４が
形成されてなる保護用のマスクＢである。なお、図５
（ｂ）に記された破線は出来上がりゲートパターンの位
置を示す。図６には、図５に示したマスクにより形成さ
れる転写パターンを示す。図６（ａ）はマスクＡにより
形成される転写パターンであり、図６（ｂ）はマスクＢ
により形成される転写パターンである。前記の実施の形
態と同様にしてマスクＡ及びマスクＢを用いてパターン
形成することにより図６（ｃ）に示す所定のゲートパタ
ーンが形成できる。
【００３１】従来の方法では、保護用遮光部の開口部１
２５に相応する領域に沿ったライン部分ｐに細りが見ら
れたが、本発明ではほぼ設計どおりのパターンが得られ
た。本発明によれば、形成したいゲートパターンに相応
するハードマスクパターンがレジストにより被覆されて
いるため、ハードマスクパターンの形成工程においてそ
の形状は変化することがない。よって、このハードマス
クパターンをマスクとして形成されたゲートパターンに
は細り等の形状の問題は生じず、ほぼ設計寸法通りのゲ
ートパターンが形成される。
【００３２】さらに本発明の他の実施の形態として、前
述のそれぞれの実施の形態において、マスクＡによる露
光工程とマスクＢによる露光工程の順序を逆にしてもよ
い。すなわち、多結晶シリコン膜上にハードマスク材料
膜としてシリコン酸化膜を形成し、該シリコン酸化膜上
にフォトレジスト膜を形成する。次に、後の工程に用い
るマスクＡの転写パターンに相当するレジスト領域の内
で必要な部分には露光されず不要な部分に露光されるよ
うなパターンを有するマスクＢを用いて第１の露光およ
び現像を行う。続いて、形成されたレジストパターンを
マスクとして前記シリコン酸化膜をエッチングする。そ
して、該レジストパターンを除去した後、形成されたシ
リコン酸化膜パターンを覆うようにフォトレジスト膜を
形成する。次に、マスクＡを用いて第２の露光および現
像を行う。次いで、形成されたレジストパターンをマス
クとして不要なシリコン酸化膜部分をエッチング除去す
る。続いて、該レジストパターンを除去した後、形成さ
れたシリコン酸化膜パターンをマスクとして前記多結晶
シリコン膜をエッチングする。
【００３３】なお、以上の説明ではポジ型レジストを用
いているが、パターンによってはネガ型レジストを用い
てもよい。
【００３４】以上に説明した本発明の製造方法は、Ｌ／
Ｓパターン等の繰り返しパターンや、孤立パターン、不
規則パターン（random patterns）等の種々のパターン
形成に利用可能であり、特にＬ／Ｓパターンやその組み
合わせパターン、それらの繰り返しパターンに好適であ
り、ＤＲＡＭ、ＳＲＡＭ、ＣＭＯＳ等の各種半導体素子
のビット線やゲートパターン等の種々パターン形成にお
いて有用である。
【００３５】
【発明の効果】以上の説明から明らかなように本発明に
よれば、信頼性が高く素子特性に優れた半導体装置を高
い歩留まりで製造することができる。
【図面の簡単な説明】
【図１】本発明の、位相シフトマスクを用いたゲートパ
ターンの形成方法を説明するための工程断面図である。
【図２】本発明のゲートパターンの形成に用いたマスク
の構成図である。
【図３】図２に示すマスクを用いた露光により形成され
るウェーハ上への転写パターン図である。
【図４】従来の、位相シフトマスクを用いたゲートパタ
ーンの形成方法を説明するための工程断面図である。
【図５】本発明のゲートパターンの形成に用いたマスク
の構成図である。
【図６】図５に示すマスクを用いた露光により形成され
るウェーハ上への転写パターン図である。
【符号の説明】
１ シリコン基板 ２ 酸化膜 ３ 多結晶シリコン膜 ４ ハードマスク用シリコン酸化膜 ５ レジストパターン ６ マスクＡ ７ マスクＢ ８ ハードマスク ９ 保護用レジスト １０ ゲートパターン ２１ 透明基板 ２２ １２２ ライン用遮光部 ２３ １２３ 位相シフタ部 ２４ １２４ 保護用遮光部 １０１ シリコン基板 １０２ ゲート酸化膜 １０３ 多結晶シリコン膜 １０５ レジスト膜 １０６ マスクＡ １０７ マスクＢ １０８ 非露光レジスト部 １０９ レジストパターン １１０ ゲートパターン

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 所定のパターンを形成するための被パタ
    ーン形成膜上にハードマスク材料膜を形成し、該ハード
    マスク材料膜上にフォトレジスト膜を形成する工程と、
    位相シフタを有する第１のマスクを用いて第１の露光お
    よび現像を行う工程と、形成されたレジストパターンを
    マスクとして前記ハードマスク材料膜をエッチングする
    工程と、形成されたハードマスクパターンを覆うように
    フォトレジスト膜を形成する工程と、該ハードマスクパ
    ターンの必要な部分のみを被覆するフォトレジスト部分
    を露光・現像後に残すことができるパターンを有する第
    ２のマスクを用いて第２の露光および現像を行う工程
    と、該フォトレジスト部分で被覆されていない不要なハ
    ードマスク部分をエッチング除去する工程と、残ったハ
    ードマスクパターンをマスクとして前記被パターン形成
    膜をエッチングする工程を有することを特徴とする半導
    体装置の製造方法。
  2. 【請求項２】 所定のパターンを形成するための被パタ
    ーン形成膜上にハードマスク材料膜を形成し、該ハード
    マスク材料膜上にポジ型フォトレジスト膜を形成する工
    程と、後の工程に用いる第１のマスクの転写パターンに
    相当するレジスト領域の内で必要な部分には露光されず
    不要な部分に露光されるようなパターンを有する第２の
    マスクを用いて第１の露光および現像を行う工程と、形
    成されたレジストパターンをマスクとして前記ハードマ
    スク材料膜をエッチングする工程と、該レジストパター
    ンを除去した後、形成されたハードマスクパターンを覆
    うようにフォトレジスト膜を形成する工程と、位相シフ
    タを有する第１のマスクを用いて第２の露光および現像
    を行う工程と、形成されたレジストパターンをマスクと
    して不要なハードマスク部分をエッチング除去する工程
    と、該レジストパターンを除去した後、形成されたハー
    ドマスクパターンをマスクとして前記被パターン形成膜
    をエッチングする工程を有することを特徴とする半導体
    装置の製造方法。
  3. 【請求項３】 前記第１のマスクがレベンソン型位相シ
    フトマスクである請求項１又は２記載の半導体装置の製
    造方法。
  4. 【請求項４】 前記所定のパターンがラインアンドスペ
    ースの組み合わせパターンである請求項１、２又は３記
    載の半導体装置の製造方法。
  5. 【請求項５】 前記所定のパターンがゲートパターンで
    ある請求項１〜４のいずれか１項に記載の半導体装置の
    製造方法。
  6. 【請求項６】 前記被パターン形成膜が多結晶シリコン
    膜である請求項１〜５のいずれか１項に記載の半導体装
    置の製造方法。
  7. 【請求項７】 前記ハードマスク材料膜がシリコン酸化
    膜である請求項１〜６のいずれか１項に記載の半導体装
    置の製造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6675369B1 (en) * 2001-12-11 2004-01-06 Advanced Micro Devices, Inc. Method of enhancing clear field phase shift masks by adding parallel line to phase 0 region
US6749970B2 (en) * 2001-12-11 2004-06-15 Advanced Micro Devices, Inc. Method of enhancing clear field phase shift masks with border regions around phase 0 and phase 180 regions
JP4342767B2 (ja) 2002-04-23 2009-10-14 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
DE10260755B4 (de) * 2002-12-23 2007-09-06 Infineon Technologies Ag Verfahren zur Bildung eines Strukturelementes auf einem Wafer mittels einer Maske und einer ihr zugeordneten Trim-Maske
US7142282B2 (en) * 2003-10-17 2006-11-28 Intel Corporation Device including contacts
US7132327B2 (en) * 2004-05-25 2006-11-07 Freescale Semiconductor, Inc. Decoupled complementary mask patterning transfer method
JP2006310376A (ja) * 2005-04-26 2006-11-09 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2006332123A (ja) * 2005-05-23 2006-12-07 Toshiba Corp 半導体装置の製造方法
JP2007123342A (ja) * 2005-10-25 2007-05-17 Nec Electronics Corp 半導体装置の製造方法。
JP2007149768A (ja) * 2005-11-24 2007-06-14 Nec Electronics Corp 半導体装置の製造方法
JP2007299960A (ja) * 2006-04-28 2007-11-15 Toshiba Corp 半導体装置及びその製造方法
JP4237216B2 (ja) 2006-10-05 2009-03-11 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2008091825A (ja) * 2006-10-05 2008-04-17 Nec Electronics Corp 半導体装置の製造方法
JP4891962B2 (ja) * 2008-09-17 2012-03-07 株式会社東芝 半導体装置の製造方法
US8404403B2 (en) 2010-06-25 2013-03-26 Intel Corporation Mask design and OPC for device manufacture
US8741776B2 (en) * 2012-02-07 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning process for fin-like field effect transistor (finFET) device
WO2016132816A1 (ja) * 2015-02-19 2016-08-25 日本碍子株式会社 光学デバイスの製造方法
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970007433B1 (en) 1988-10-27 1997-05-08 Lg Semicon Co Ltd Double photo treating process using image reverse photoresist
JP3053099B2 (ja) 1989-12-01 2000-06-19 株式会社日立製作所 パターン構造を有する素子の製造方法
JP2798796B2 (ja) 1990-07-18 1998-09-17 沖電気工業株式会社 パターン形成方法
JP2919023B2 (ja) 1990-08-28 1999-07-12 沖電気工業株式会社 レジストパターン形成方法
JPH04155812A (ja) 1990-10-19 1992-05-28 Hitachi Ltd パタン形成方法
JPH04337732A (ja) 1991-05-15 1992-11-25 Hitachi Ltd パターン形成法
JP2974821B2 (ja) 1991-06-19 1999-11-10 沖電気工業株式会社 パターン形成方法
JP3082396B2 (ja) 1992-01-29 2000-08-28 日本電気株式会社 半導体装置の製造方法
US5419988A (en) * 1992-08-07 1995-05-30 Dai Nippon Printing Co., Ltd. Photomask blank and phase shift photomask
JP3234084B2 (ja) * 1993-03-03 2001-12-04 株式会社東芝 微細パターン形成方法
US5770350A (en) * 1993-11-09 1998-06-23 Lg Semicon Co. Ltd. Method for forming pattern using multilayer resist
GB2291207B (en) * 1994-07-14 1998-03-25 Hyundai Electronics Ind Method for forming resist patterns
US5573890A (en) 1994-07-18 1996-11-12 Advanced Micro Devices, Inc. Method of optical lithography using phase shift masking
JP2638561B2 (ja) 1995-05-10 1997-08-06 株式会社日立製作所 マスク形成方法
KR970007433A (ko) * 1995-07-28 1997-02-21 배순훈 비디오 카세트 레코더의 검색 방법
JPH1032156A (ja) * 1996-07-15 1998-02-03 Mitsubishi Electric Corp 位相シフトマスクを用いた露光装置およびパターン形成方法
US5821169A (en) * 1996-08-05 1998-10-13 Sharp Microelectronics Technology,Inc. Hard mask method for transferring a multi-level photoresist pattern
US6562544B1 (en) 1996-11-04 2003-05-13 Applied Materials, Inc. Method and apparatus for improving accuracy in photolithographic processing of substrates
KR19980068052A (ko) 1997-02-14 1998-10-15 김광호 반도체 장치의 제조방법
JPH117120A (ja) * 1997-06-18 1999-01-12 Sony Corp マスクパターン作成方法およびマスクパターン作成装置並びにマスク作成装置
JP3119202B2 (ja) 1997-06-23 2000-12-18 日本電気株式会社 マスクパターン自動発生方法およびマスク
EP0911697A3 (en) * 1997-10-22 1999-09-15 Interuniversitair Microelektronica Centrum Vzw A fluorinated hard mask for micropatterning of polymers
TW382807B (en) * 1997-12-01 2000-02-21 United Microelectronics Corp Method for fabricating DRAM capacitor
US6271154B1 (en) * 1998-05-12 2001-08-07 Advanced Micro Devices, Inc. Methods for treating a deep-UV resist mask prior to gate formation etch to improve gate profile
US6204187B1 (en) * 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning
US6365509B1 (en) * 2000-05-31 2002-04-02 Advanced Micro Devices, Inc. Semiconductor manufacturing method using a dielectric photomask
JP4646367B2 (ja) * 2000-08-25 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US6436810B1 (en) * 2000-09-27 2002-08-20 Institute Of Microelectronics Bi-layer resist process for dual damascene

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