JP2008091825A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置のゲートパターンの寸法精度を高める。
【解決手段】複数のゲートパターンを含む所定のパターンを形成する際に、微細ゲートパターンとそれ以外のパターンとに分類し（Ｓ１０２）、被加工膜上に、ハードマスク膜を形成する（Ｓ１０６）。つづいて、ハードマスク膜上に微細な第１のパターンを有する第１のレジスト膜を形成してハードマスク膜をパターニングする（Ｓ１０８）。その後、ハードマスク膜上に別のパターンを有するレジスト膜を形成して、ハードマスク膜とレジスト膜とをマスクとして被加工膜を選択的にドライエッチングする（Ｓ１１０およびＳ１１２）。
【選択図】 図２

Description

本発明は、半導体装置の製造方法に関する。
デバイスの高集積化および高速化に伴い、リソグラフィ工程、とくにゲートパターン形成工程では、露光波長よりもはるかに小さい微細パターンの形成が要求されている。露光波長の半分以下程度のパターンの形成は通常の露光手法では非常に困難であり、様々な超解像技術が検討されている。
特許文献１（特開２００５−２０１９６７号公報）には、レベンソン位相シフトマスクを用いた技術が記載されている。レベンソン位相シフトマスクは、とりわけ光学コントラスト・解像性能向上効果が大きく、露光波長の半分以下程度のパターンの形成に際しても有望な技術と考えられている。レベンソン位相シフトは、隣り合ったマスク開口部の透過光の位相が反転するように位相シフタを配置し（製造的にはマスクをエッチングしてマスク厚を調整する）、正負（０−π）の光電場が干渉によって完全に相殺されることを利用して、高解像度を得る手法である。
特許文献１には、トランジスタのゲート電極の長手方向を一致させた構成が記載されている。また、ゲート電極のパターンを、長手方向にブロックの端まで延長して形成し、その後に延長されたパターンの不要な部分を除去する手順が記載されている。これにより、レベンソン位相シフトマスクにおいて、シフタの０・π交互配置を実現することができ、ゲートパターンのライン端後退やコーナラウンディングの影響を抑制することができる。
しかし、レベンソン位相シフトは、小σ照明を用いて光波の干渉を積極的に利用した結像方法であるため、原理的に光干渉に起因する近接効果（寸法の疎密依存性、くびれ、コーナラウンディング等）の影響が大きくなってしまう。とくに、コンタクトパッド等に隣接するゲートにおいて、著しい寸法変動が生じる。従来、光の近接効果を考慮して、マスクパターンを補正する技術（光近接効果補正（ＯＰＣ：optical proximity correction））が知られている。しかし、回路パターンが複雑化すると、ＯＰＣが複雑化して負担が増えるという問題があった。また、ＯＰＣを行っても、元の寸法・形状変動が大きく、補正精度は悪く（補正後残渣が大きく）、電気特性に不良が生じてしまう。
特許文献２（特開２００５−８６１１９号公報）には、レジスト上に露光を行うための透過部と遮光部を有するフォトマスクを作製する際に、フォトマスクのパターンのライン部とコンタクト部とが隣接した領域を抽出し、当該ライン部からなる第１のマスクとコンタクト部からなる第２のマスクとを作製する工程と、第１のマスクを用いて第１の照明条件でレジスト上に露光する工程と、第２のマスクを用いて第２の照明条件でレジスト上に露光する工程とを含む微細パターンの形成方法が記載されている。これにより、光隣接効果により生じるレジストパターンの仕上がり寸法ずれを低減することができるとされている。
特開２００５−２０１９６７号公報 特開２００５−８６１１９号公報
しかしながら、特許文献２に記載された技術は、微細パターンを精度よく形成できないという点で改善の余地を有していた。ライン部とコンタクト部とを異なるマスクを用いて形成することにより、これらを一つのマスクで形成する場合に比べて、レジストパターンの寸法ずれを低減することはできる。しかし、その場合でも、寸法ずれを全くなくすのは困難である。そのため、第１のマスクを用いてレジストに露光した際に、レジストにはコーナラウンディング等の寸法ずれが生じている。そのレジストに第２のマスクを用いて露光した場合、第２のマスクに対しても寸法ずれが生じるが、最初の露光でコーナラウンディング等が生じていた箇所では、寸法ずれが生じやすくなる。また、とくに、複数のパターンが重なり交差するような領域では、寸法ずれが生じやすい。そのため、微細パターンを精度よく形成するのが困難だった。そのため、微細パターンを精度よく形成するのが困難だった。
本発明によれば、
半導体基板上に形成された被加工膜に、複数のゲートパターンを含む所定のパターンを形成する工程を含む半導体装置の製造方法であって、
前記所定のパターンを形成する工程は、
前記所定のパターンを、微細ゲートパターンとそれ以外のパターンとに分類する工程と、
前記被加工膜上に、ハードマスク膜およびレジスト膜をこの順で形成し、前記微細ゲートパターンを形成するための第１のパターンを有する第１のフォトマスクを用いて当該レジスト膜を露光現像して前記第１のパターンを有する第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクとして前記ハードマスク膜を選択的にドライエッチングして前記ハードマスク膜に前記第１のパターンを形成する工程と、
前記被加工膜および前記ハードマスク膜上に、レジスト膜を形成し、前記それ以外のパターンを形成するための第２のパターンを有する第２のフォトマスクを用いて当該レジスト膜を露光現像して、前記第２のパターンを有する第２のレジスト膜を形成する工程と、
前記第２のレジスト膜および前記ハードマスク膜をマスクとして、前記被加工膜を選択的にドライエッチングする工程と、
を含む半導体装置の製造方法が提供される。
このように、微細ゲートパターンとそれ以外のパターンとを分類して、微細ゲートパターンを有するレジスト膜を用いて微細ゲートパターンをハードマスク膜に転写し、その後に別のレジスト膜にそれ以外のパターンを形成することにより、精度よくパターニングを行うことができる。
また、所定のパターンを、微細ゲートパターンとそれ以外のパターンとに分類する工程において、所定幅未満のゲートパターンを前記微細ゲートパターンに分類するとともに、幅が前記所定幅以上の広いゲートパターンを前記それ以外のパターンに分類することができる。
微細ゲートパターンは、たとえばレベンソン位相シフトマスクを用いて小σ照明の露光でレジスト膜をパターニングすることにより形成することができる。一方、幅広ゲートパターンは、レベンソン位相シフトマスクを用いると、０とπがＣｒ遮光部によって大きく隔てられてしまうため、原理的に位相シフト効果が失われてしまう。そのため、微細ゲートと太幅ゲートが混在するレイアウトの場合、太幅ゲートは、従来マスクでの単純な大σ照明で形成することが好ましい。幅広のゲートパターンを微細ゲートパターンと別の工程でパターニングすることにより、パターニング精度をさらに高めることができる。
本発明によれば、半導体装置のゲートパターンの寸法精度を高めることができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、本実施の形態における半導体装置の製造方法により製造される半導体装置１００の構成を示す上面図である。
ここでは、半導体装置１００上に形成された第１の基本ブロック１０１ａおよび第２の基本ブロック１０１ｂを含む上位ブロック１０１のレイアウトを示す。第１の基本ブロック１０１ａおよび第２の基本ブロック１０１ｂは、たとえばＮＯＴ素子やＮＡＮＤ素子等の論理回路やメモリ回路が形成される最小単位の基本ブロックである。上位ブロック１０１は、複数の基本ブロックを組み合わせたブロックである。
半導体装置１００は、半導体基板（不図示）表面に形成された素子分離絶縁膜１０６および不純物拡散領域１０４、ならびにこれらの上に形成されたパターン１０８を含む。パターン１０８は、微細ゲートパターン１１０およびそれ以外の幅広パターン１１２を含む。幅広パターン１１２は、コンタクトパッド１１２ａおよび幅広ゲートパターン１１２ｂを含む。微細ゲートパターン１１０および幅広ゲートパターン１１２ｂは、トランジスタのゲートのパターンである。
図２は、本実施の形態において、図１に示したようなパターン１０８を形成するための手順を示すフローチャートである。
本実施の形態において、微細ゲートパターン１１０および幅広ゲートパターン１１２ｂ等のゲートパターンは、各基本ブロックの内部で特定の一方向に延在するようにレイアウトされる（Ｓ１００）。より好ましくは、トランジスタのゲートは、各基本ブロックを組み合わせた上位の上位ブロックの内部で特定の一方向に延在するようにレイアウトされる。さらに好ましくは、トランジスタのゲートは、チップ全体において特定の一方向に延在するようにレイアウトされる。
このような条件の下、パターン１０８を微細ゲートパターン１１０とそれ以外のパターンとに分類する（Ｓ１０２）。本実施の形態において、微細ゲートパターン１１０は、レベンソン位相シフトマスクを用いた小σ照明の露光でレジスト膜をパターニングすることにより形成することができる。一方、それ以外のパターンは、通常のマスクを用いた大σ照明の露光でレジスト膜をパターニングすることにより形成することができる。ここで、小σ照明は、およそσ≦０．５、より望ましくはσ＜０．４の照明、大σ照明は、およそσ≧０．５、より望ましくはσ＞０．７の照明とすることができる。
ここで、所定幅未満のゲートパターンを微細ゲートパターンに分類するとともに、幅が所定幅以上の広いゲートパターンをそれ以外のパターンに分類することができる。所定幅は、それ以外のパターンを形成する際の通常のマスクを用いた場合の最小解像寸法に基づき設定することができる。最小解像寸法Ｒｅｓは、以下の式で表される。
Ｒｅｓ＝ｋ１×λ／ＮＡ（λは露光波長、ＮＡは開口数、ｋ１は用いるマスクの種類等により決定されるプロセス定数）
たとえば、それ以外のパターンを形成する際の通常のマスクとしてバイナリマスク（クロムマスク）、プロセス定数ｋ１＝０．５となる。この場合、露光波長λ＝１９３ｎｍ、開口数ＮＡ＝０．８とすると、最小解像寸法Ｒｅｓ＝１２０．６２５ｎｍとなる。したがって、ゲートパターンの幅が１２０．６２５ｎｍ未満のゲートパターンを微細ゲートパターンに分類するとともに、幅が１２０．６２５ｎｍ以上の広いゲートパターンをそれ以外のパターンに分類することができる。
つづいて、マスクレイアウトデータを生成する（Ｓ１０４）。この処理は、ソフトウェアで自動処理することができる。本実施の形態において、以下の手順でマスクレイアウトデータを生成する。
（１）パターン１０８のレイアウトデータから微細ゲートパターンを抜き出し、これをマスクレイアウトデータＡ０とする。これ以外のパターンは、マスクレイアウトデータＢとする。なお、微細ゲートパターン１１０とコンタクトパッド１１２ａとが重なる部分は、それぞれのパターンに含めるようにすることができる。
（２）マスクレイアウトデータＡ０において、微細ゲートパターン１１０を、その長手方向に第１の基本ブロック１０１ａの端（境界）まで延長した延長パターン１１４を追加し、マスクレイアウトデータＡ１とする。
（３）また、マスクレイアウトデータＡ１から延長パターン１１４を除去するためのマスクデータパターン（トリムマスクデータ）Ｃを準備する。
図３は、パターン１０８のうちの微細ゲートパターン１１０を形成するためのマスクレイアウトデータＡ０を示す図である。図４は、微細ゲートパターン１１０以外の幅広パターン１１２を形成するためのマスクレイアウトデータＢを示す図である。
図５は、微細ゲートパターン１１０および延長パターン１１４を形成するためのマスクレイアウトデータＡ１を示す図である。このような処理を行うことにより、マスクレイアウトデータＡ１において、パターンを単純な一次元のライン＆スペース（Ｌ＆Ｓ）とすることができる。これにより、ブロック端を除いてインナーコーナーが存在しないようにすることができる。そのため、レベンソン位相シフトマスクを用いた場合のくびれやコーナラウンディングの影響を、回避することができる。また、ラインの途中で隣接パターンまでの距離が変動したりシフタ幅が変動したりする現象をなくすこともできるそのため、光近接効果の影響を抑え、ＯＰＣ精度を格段に向上させることができる。なお、この処理もソフトウェアで自動処理することができる。
次に、図２に戻り、被加工膜上に、ハードマスク膜を形成する（Ｓ１０６）。つづいて、レベンソン位相シフトマスクを用いて、微細ゲートパターン１１０を延長したパターンをハードマスク膜に形成する（Ｓ１０８）。
ここで、図５に示したように、マスクレイアウトデータＡ１は、単純な一次元のＬ＆Ｓのパターンとなっている。そのため、位相シフタも、端から順に０、πを交互に配置していけばよい。これにより、位相矛盾の発生を完全に回避することができる。この処理もソフトウェアで自動処理することが可能である。
図６は、このようにして形成したレベンソン位相シフトマスク２００の構成を示す図である。レベンソン位相シフトマスク２００は、微細ゲートパターン１１０および延長パターン１１４に対応する部分に遮光部２０２を有する。ステップＳ１０６において、まず、ハードマスク膜上にレジスト膜を形成する。次いで、レベンソン位相シフトマスク２００を用いて、レジスト膜に第１のパターンを転写する。その後、レジスト膜をマスクとしてハードマスク膜を選択的にドライエッチングしてハードマスク膜に第１のパターンを形成する。
つづいて、トリム用フォトマスクを用いて、ハードマスク膜から延長部分を除去する（Ｓ１１０）。図７は、トリム用フォトマスク２１０の構成を示す図である。トリム用フォトマスク２１０は、図５に示した延長パターン１１４に対応する部分に開口部２１２を有する。
その後、幅広パターン用フォトマスクおよびハードマスク膜を用いて、被加工膜にパターンを形成する（Ｓ１１２）。図８は、幅広パターン用フォトマスク２２０の構成を示す図である。幅広パターン用フォトマスク２２０は、幅広パターン１１２に対応する部分に遮光部２２２を有する。
次に、図９から図１１を用いて、本実施の形態における半導体装置１００の製造手順を具体的に説明する。
図９に示すように、半導体装置１００は、半導体基板１０２と、その上に形成された多結晶シリコン膜１２０と、その上に形成されたハードマスク膜１２１とを含む。本実施の形態において、ハードマスク膜１２１は、アモルファスカーボン膜１２２（第１のハードマスク膜）およびＳｉＯＣ膜１２４（第２のハードマスク膜）がこの順で積層された積層膜により構成される。なお、図示していないが、半導体基板１０２と多結晶シリコン膜１２０との間には、ゲート絶縁膜が形成されている。
このように構成されたハードマスク膜１２１上に、微細ゲート用レジスト膜１２６（第１のレジスト膜）を形成する。つづいて、図６に示したレベンソン位相シフトマスク２００を用いて、微細ゲート用レジスト膜１２６を露光して、微細ゲート用レジスト膜１２６にレベンソン位相シフトマスク２００のパターン（第１のパターン）を転写する（図９（ａ））。ここで、微細ゲート用レジスト膜１２６を用いた露光は、小σ照明（たとえばσ＝０．３）を用いることができる。
本実施の形態において、レベンソン位相シフトマスク２００のパターンを単純な一次元のライン＆スペース（Ｌ＆Ｓ）とすることができるため、精度よく露光を行うことができる。
次いで、微細ゲート用レジスト膜１２６をマスクとして、ＳｉＯＣ膜１２４を選択的にドライエッチングしてＳｉＯＣ膜１２４に第１のパターンを形成する（図９（ｂ）、図９（ｃ））。図９（ｂ）は、図９（ｃ）のＡ−Ａ断面図である。
その後、微細ゲート用レジスト膜１２６をアッシング等により除去し、アモルファスカーボン膜１２２およびＳｉＯＣ膜１２４上にトリム用レジスト膜１２８を形成する。つづいて、図７に示したトリム用フォトマスク２１０を用いて、トリム用レジスト膜１２８を露光してトリム用レジスト膜１２８にトリム用フォトマスク２１０のパターン（第３のパターン）を転写する（図１０（ａ））。図１０（ａ）は、図７のトリム用フォトマスク２１０のＤ−Ｄ断面に対応する箇所の断面図である。ここで、トリム用フォトマスク２１０を用いた露光は、大σ照明（たとえばσ＝０．８）を用いることができる。
次いで、トリム用レジスト膜１２８をマスクとして、ＳｉＯＣ膜１２４を選択的にドライエッチングして、延長パターン１１４に対応する部分を除去する。これにより、ＳｉＯＣ膜１２４に、微細ゲートパターン１１０に対応するパターン（第４のパターン）が形成される。
その後、トリム用レジスト膜１２８をアッシング等により除去する。つづいて、ＳｉＯＣ膜１２４をマスクとしてアモルファスカーボン膜１２２を選択的にドライエッチングする（図１０（ｂ）、図１０（ｃ））。図１０（ｂ）は、図１０（ｃ）のＢ−Ｂ断面図である。
つづいて、多結晶シリコン膜１２０、アモルファスカーボン膜１２２およびＳｉＯＣ膜１２４上に、幅広パターン用レジスト膜１３０を形成する。次いで、図８に示した幅広パターン用フォトマスク２２０を用いて、幅広パターン用レジスト膜１３０を露光して幅広パターン用レジスト膜１３０のパターン（第２のパターン）を転写する（図１１（ａ））。図１１（ａ）は、図８の幅広パターン用フォトマスク２２０のＥ−Ｅ断面に対応する箇所の断面図である。ここで、幅広パターン用フォトマスク２２０を用いた露光は、大σ照明（たとえばσ＝０．８）を用いることができる。大σ照明は密パターンの焦点深度が広い上、広い光源面積による平均化効果のため、収差や近接効果の影響が小さく、くびれも小さくなる。そのため、コンタクトパッドや幅広ゲートに直交する幅広配線があってもゲートの寸法精度の劣化を小さくすることができる。これにより、効率よく精度よいパターニングを行うことができる。
その後、幅広パターン用レジスト膜１３０とＳｉＯＣ膜１２４およびアモルファスカーボン膜１２２とを用いて、多結晶シリコン膜１２０を選択的にドライエッチングする（図１１（ｂ）、図１１（ｃ））。図１１（ｂ）は、図１１（ｃ）のＣ−Ｃ断面図である。
この後、通常の方法により、拡散層等を形成して、図１に示した半導体装置を製造する。
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
以上の実施の形態においては、微細パターンを形成するための露光においてフォトマスクとしてレベンソン位相シフトマスクを用いる例を示したが、ダイポール等の変形照明を用いた露光、その他通常照明条件によるハーフトーンマスクを用いた露光等とすることもできる。この場合でも、シフタ配置の点を除いて上述したのと同様に適用できる。
ハードマスク膜は、単層とすることもでき、さらに多層の積層構造とすることもできる。
また、とくに図示および説明をしていないが、レジスト膜を形成する際、その下層に反射防止膜を形成してもよい。
本発明の実施の形態における半導体装置の製造方法により製造される半導体装置の構成を示す上面図である。 本発明の実施の形態において、図１に示したようなパターンを形成するための手順を示すフローチャートである。 図１に示したパターンのうちの微細ゲートパターンを形成するためのマスクレイアウトデータＡ０を示す図である。 図１に示したパターンのうちの幅広パターンを形成するためのマスクレイアウトデータＢを示す図である。 微細ゲートパターンおよび延長パターンを形成するためのマスクレイアウトデータＡ１を示す図である。 本発明の実施の形態におけるレベンソン位相シフトマスクの構成を示す図である。 本発明の実施の形態におけるトリム用フォトマスクの構成を示す図である。 本発明の実施の形態における幅広パターン用フォトマスクの構成を示す図である。 本発明の実施の形態における半導体装置の製造手順を示す図である。 本発明の実施の形態における半導体装置の製造手順を示す図である。 本発明の実施の形態における半導体装置の製造手順を示す図である。
符号の説明
１００ 半導体装置
１０１ａ 第１の基本ブロック
１０１ｂ 第２の基本ブロック
１０１ 上位ブロック
１０２ 半導体基板
１０４ 不純物拡散領域
１０６ 素子分離絶縁膜
１０８ パターン
１１０ 微細ゲートパターン
１１２ 幅広パターン
１１２ａ コンタクトパッド
１１２ｂ 幅広ゲートパターン
１１４ 延長パターン
１２０ 多結晶シリコン膜
１２１ ハードマスク膜
１２２ アモルファスカーボン膜
１２４ ＳｉＯＣ膜
１２６ 微細ゲート用レジスト膜
１２８ トリム用レジスト膜
１３０ 幅広パターン用レジスト膜
２００ レベンソン位相シフトマスク
２０２ 遮光部
２１０ トリム用フォトマスク
２１２ 開口部
２２０ 幅広パターン用フォトマスク
２２２ 遮光部

Claims (7)

  1. 半導体基板上に形成された被加工膜に、複数のゲートパターンを含む所定のパターンを形成する工程を含む半導体装置の製造方法であって、
    前記所定のパターンを形成する工程は、
    前記所定のパターンを、微細ゲートパターンとそれ以外のパターンとに分類する工程と、
    前記被加工膜上に、ハードマスク膜およびレジスト膜をこの順で形成し、前記微細ゲートパターンを形成するための第１のパターンを有する第１のフォトマスクを用いて当該レジスト膜を露光現像して前記第１のパターンを有する第１のレジスト膜を形成する工程と、
    前記第１のレジスト膜をマスクとして前記ハードマスク膜を選択的にドライエッチングして前記ハードマスク膜に前記第１のパターンを形成する工程と、
    前記被加工膜および前記ハードマスク膜上に、レジスト膜を形成し、前記それ以外のパターンを形成するための第２のパターンを有する第２のフォトマスクを用いて当該レジスト膜を露光現像して、前記第２のパターンを有する第２のレジスト膜を形成する工程と、
    前記第２のレジスト膜および前記ハードマスク膜をマスクとして、前記被加工膜を選択的にドライエッチングする工程と、
    を含む半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記所定のパターンを、微細ゲートパターンとそれ以外のパターンとに分類する工程において、所定幅未満のゲートパターンを前記微細ゲートパターンに分類するとともに、幅が前記所定幅以上の広いゲートパターンを前記それ以外のパターンに分類する半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記ハードマスク膜に前記第１のパターンを形成する工程と、前記第２のレジスト膜を形成する工程との間に、
    前記ハードマスク膜上にレジスト膜を形成し、前記ハードマスク膜に形成された前記第１のパターンの一部を除去するための第３のパターンを有する第３のフォトマスクを用いて当該レジスト膜を露光現像し前記第３のパターンを有する第３のレジスト膜を形成する工程と、
    前記第３のレジスト膜をマスクとして、前記ハードマスク膜をさらに選択的にドライエッチングする工程と、
    をさらに含む半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記第１のパターンは、前記微細ゲートパターンがその長手方向に基本ブロック領域の端まで延長されるように構成され、
    前記第３のパターンは、前記第１のパターンのうち、延長された部分を除去するように構成された半導体装置の製造方法。
  5. 請求項３に記載の半導体装置の製造方法において、
    前記ハードマスク膜は、第１のハードマスク膜および第２のハードマスク膜がこの順で積層された積層膜により構成され、
    前記ハードマスク膜に前記第１のパターンを形成する工程において、前記第２のハードマスク膜を前記第１のパターンに加工し、
    前記第３のレジスト膜をマスクとして前記ハードマスク膜をさらに選択的にドライエッチングする工程は、前記第３のレジスト膜をマスクとし前記第１のハードマスク膜をエッチングストッパとして、前記第２のハードマスク膜を選択的にドライエッチングして当該第２のハードマスク膜に第４のパターンを形成する工程を含む半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記第３のレジスト膜をマスクとして前記ハードマスク膜をさらに選択的にドライエッチングする工程は、前記第２のハードマスク膜に前記第４のパターンを形成する工程の後に、前記第２のハードマスク膜をマスクとして、前記第１のハードマスク膜を選択的にドライエッチングして当該第１のハードマスク膜に前記第４のパターンを形成する工程をさらに含む半導体装置の製造方法。
  7. 請求項１に記載の半導体装置の製造方法において、
    前記第１のフォトマスクは、レベンソン位相シフトマスクである半導体装置の製造方法。
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