JP4891962B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関するものである。
半導体装置の小面積化、小型化が進むにつれて、高集積ＳＲＡＭ（Static Random Access Memory）においては、ゲート電極の長手方向において隣接するゲート電極間の距離は短くなり、現在は要求される距離がフォトリソグラフィ技術の解像度の限界を超えている。しかしながら、半導体装置の小面積化、小型化のためにゲート電極間の距離のさらなる短縮が求められている（例えば、特許文献１参照。）。
また、ゲート電極の短手方向において隣接するゲート電極間にはコンタクトが形成されるが、ゲート電極とコンタクトとが短絡しないように、コンタクトを形成する際のコンタクトホールの位置をゲート電極間において精度良く位置合わせする必要がある。しかしながら、さらなる半導体装置の小面積化、小型化のためにゲート電極の短手方向においても隣接するゲート電極間の距離の短縮が求められている。このため、ゲート電極−コンタクト間の距離もさらに短くなるため、コンタクトホールの位置合わせが難しくなっている。
また、上述したような配置パターン間の距離の短縮はゲート電極に限らず、配線層においても同様であり、配置パターン間の距離のさらなる短縮が求められている。
特開２００４−３５６４６９号公報
本発明は、上記に鑑みてなされたものであって、半導体基板の面内方向における構成部材間の距離を短縮し、且つ所望の位置に良好な位置精度で構成部材を形成することができる半導体装置の製造方法を提供することを目的とする。
本願発明の一態様によれば、第１の構成部材と、前記第１の構成部材の長手方向の延長上において前記第１の構成部材と離間して延在する第２の構成部材と、前記第１の構成部材及び第２の構成部材の短手方向において前記第１の構成部材および前記第２の構成部材と離間し、且つ前記第１の構成部材および前記第２の構成部材とその一部において対向する第３の構成部材と、を半導体基板上に備える半導体装置の製造方法であって、前記第３の構成部材のうち、前記長手方向における前記第１の構成部材と前記第２の構成部材との間に対向する位置から前記長手方向における前記第１の構成部材側の端部までの第１領域と、前記第１の構成部材とを形成するための第１のマスクパターンを半導体基板上に同時にリソグラフィにより転写する工程と、前記第３の構成部材のうち前記第１領域外の領域を含む第２領域と、前記第２の構成部材を形成するための第２のマスクパターンを前記半導体基板上に同時にリソグラフィにより転写する工程と、前記第１のマスクパターンを用いて前記半導体基板上に前記第３の構成部材のうちの前記第１領域と前記第１の構成部材とを形成し、前記第２のマスクパターンを用いて前記半導体基板上に前記第３の構成部材のうちの前記第２領域と前記第２の構成部材とを形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
また、本願発明の一態様によれば、第１の構成部材と、前記第１の構成部材の長手方向の延長上において前記第１の構成部材と離間して延在する第２の構成部材と、前記第１の構成部材及び第２の構成部材の短手方向において前記第１の構成部材および前記第２の構成部材と離間し、且つ前記第１の構成部材および前記第２の構成部材とその一部において対向する第３の構成部材と、前記第１の構成部材と前記第３の構成部材との間の領域において前記第１の構成部材および前記第３の構成部材の双方と離間して設けられた第１のコンタクトと、前記第２の構成部材と前記第３の構成部材との間の領域において前記第２の構成部材および前記第３の構成部材の双方と離間して設けられた第２のコンタクトと、を半導体基板上に備える半導体装置の製造方法であって、前記第３の構成部材のうち、前記長手方向における前記第１の構成部材と前記第２の構成部材との間に対向する位置から前記長手方向における前記第１の構成部材側の端部までの第１領域と、前記第１の構成部材とを形成するための第１のマスクパターンを半導体基板上に同時にリソグラフィにより転写する工程と、前記第３の構成部材のうち前記第１領域外の領域を含む第２領域と、前記第２の構成部材を形成するための第２のマスクパターンを前記半導体基板上に同時にリソグラフィにより転写する工程と、前記第１のマスクパターンを用いて前記半導体基板上に前記第３の構成部材のうちの前記第１領域と前記第１の構成部材とを形成し、前記第２のマスクパターンを用いて前記半導体基板上に前記第３の構成部材のうちの前記第２領域と前記第２の構成部材とを形成する工程と、前記第１のコンタクトを形成するための第３のマスクパターンを、形成した前記第１の構成部材および前記第３の構成部材に対して直接位置合わせをしてリソグラフィにより前記半導体基板上における前記第１の構成部材と前記第３の構成部材の第１領域との間の領域に形成する工程と、前記第２のコンタクトを形成するための第４のマスクパターンを、形成した前記第２の構成部材および前記第３の構成部材に対して直接位置合わせをしてリソグラフィにより前記半導体基板上における前記第２の構成部材と前記第３の構成部材の第２領域との間の領域に形成する工程と、前記第３のマスクパターンを用いて前記半導体基板上における前記第１の構成部材と前記第３の構成部材の第１領域との間に前記第１のコンタクト形成用のコンタクトホールを形成し、前記第４のマスクパターンを用いて前記半導体基板上における前記第２の構成部材と前記第３の構成部材の第２領域との間に前記第２のコンタクト形成用のコンタクトホールを形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、半導体基板の面内方向における構成部材間の距離を短縮し、且つ所望の位置に良好な位置精度で構成部材を形成することができる半導体装置の製造方法を提供することができる
以下に添付図面を参照して、この発明にかかる半導体装置の実施の形態を詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。また、本発明と直接関係のない部材については図示等の説明を省略する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる半導体装置であって６トランジスタが点対称型でレイアウトされた高集積ＳＲＡＭの一部の構成を説明する図であり、図１（ａ）は平面図、図１（ｂ）は断面図である。この半導体装置は、半導体基板上において複数のトランジスタ（図示省略）が素子形成領域（活性領域）１１１内に設けられている。この素子形成領域１１１は、素子分離領域１１２に取り囲まれることにより区画形成されている。また、各素子形成領域１１１内の半導体基板内には、トランジスタのソースおよびドレインとなる２つの不純物拡散層が設けられる（図示省略）。
この２つの拡散層間の半導体基板上に、シリコン酸化膜からなるゲート絶縁膜（図示層略）を介してポリシリコンからなる略矩形形状の複数のゲート電極１２１が略平行に設けられ、さらに該ゲート電極１２１を覆って半導体基板の全面に層間絶縁膜１２２が設けられている。また、層間絶縁膜１２２内には、不純物拡散層またはゲート電極１２１に導通するコンタクトホールＡ１１３およびコンタクトホールＢ１１４が複数設けられる。なお、図１（ａ）および図１（ｂ）は、層間絶縁膜１２２にコンタクトホールＡ１１３およびコンタクトホールＢ１１４が形成された状態を示しており、図１（ａ）においては、層間絶縁膜１２２を透過して見た状態を示している。
本実施の形態では、ゲート電極１２１の長手方向（図１（ａ）におけるＸ方向。以下、長手方向と呼ぶ。）において隣接するゲート電極１２１は、略同一線上に配置されている。また、長手方向（図１（ａ）におけるＸ方向）において隣接するゲート電極１２１間の距離ＬＸ１は、フォトリソグラフィ技術の解像度の限界を超えた非常に短い距離とされており、形成が非常に困難な構成とされている。
また、ゲート電極１２１の短手方向（図１（ａ）におけるＹ方向。以下、短手方向と呼ぶ。）において隣接するゲート電極１２１間にはコンタクトホールＡ１１３またはコンタクトホールＢ１１４が形成されているが、ゲート電極１２１−コンタクトホールＡ１１３間の距離、ゲート電極１２１−コンタクトホール１１４間の距離ＬＹ１は、フォトリソグラフィ技術の解像度の限界を超えた非常に短い距離とされている。このため、コンタクトホールＡ１１３またはコンタクトホールＢ１１４を用いて形成されるコンタクトとゲート電極１２１とを短絡させないようにコンタクトホールＡ１１３、コンタクトホールＢ１１４を所定の位置に形成することが非常に困難な構成とされている。このように半導体基板の面内方向における部材間の距離をフォトリソグラフィ技術の解像度の限界を超えた短い長さとすることにより、本実施の形態にかかるＳＲＡＭは、トランジスタが高集積され、小面積化が図られたＳＲＡＭが実現されている。
以下、上述した本実施の形態にかかるＳＲＡＭの製造方法について図２〜図１３を用いて説明する。図２〜図１３は本実施の形態にかかるＳＲＡＭの製造方法を説明するための図であり、各図の（ａ）は平面図であり、各図の（ｂ）は、各図の（ａ）のＡ−Ａにおける断面図である。なお、以下の説明ではゲート絶縁膜の形成については省略する。まず図２に示すように半導体装置の設計レイアウトの中から、ＳＲＡＭ部の設計レイアウトを抽出し、抽出された設計レイアウトからゲート電極１２１の矩形パターン１２１ｐを抽出する。
次に、抽出した各ゲート電極１２１の矩形パターン１２１ｐを、図３に示すように各矩形パターンの長手方向（図３におけるＸ方向）の中間位置を境界にして略矩形形状のゲートパターンＡ（以下、ゲートＡと呼ぶ）１１とゲートパターンＢ（以下、ゲートＢと呼ぶ）１２との略矩形形状の２つのパターンに分割し、ゲート電極１２１の設計レイアウトをゲートＡ１１とゲートＢ１２との２つに分割する。なお、ここでは、各矩形パターンの長手方向の中間位置を境界にして各矩形パターンを２つのパターンに分割したが、この境界は、短手方向において対向する他の２つのゲート電極１２１間の位置で有ればよい。
そして、分割されたそれぞれのレイアウトに対し、半導体基板上に設計値どおりのパターンが形成されるように、光近接効果補正（ＯＰＣ：Optical Proximity Correction）を用いて補正されたゲート電極パターンが形成されたフォトマスクを作製する。すなわち、ゲートＡ用フォトマスクと、ゲートＢ用フォトマスクと、の２つのフォトマスクを作製する。このとき、フォトマスクにおけるゲートＡとゲートＢとのパターンは、図４に示すようにゲートＡ１１とゲートＢ１２とが矩形パターンの長手方向において互いが数十ｎｍ程度重なるように形成される。
次に、ＳＲＡＭ部の設計レイアウトからコンタクトホールの設計レイアウトを抽出する。そして、その設計レイアウトの中から、図５に示すように短手方向（図５におけるＹ方向）において隣接する２つのゲートＡ１１間に挟まれた正方形状のコンタクトホールをコンタクトホールパターンＡ１３として設定する。また、図５に示すように短手方向（図５におけるＹ方向）において隣接する２つのゲートＢ１２間に挟まれた正方形状のコンタクトホールパターンをコンタクトホールパターンＢ１４として設定する。これにより、コンタクトホールの設計レイアウトをコンタクトホールパターンＡ１３とコンタクトホールパターンＢ１４との２つに分割する。
なお、その他のコンタクトホールパターンは、プロセスマージンに応じてコンタクトホールパターンＡ１３かコンタクトホールパターンＢ１４に分類する。そして、分割されたそれぞれのレイアウトに対し、半導体基板上に設計値どおりのパターンが形成されるように、光近接効果補正（ＯＰＣ：Optical Proximity Correction）を用いて補正されたコンタクトホールパターン又は解像されない補助パターンが付加されたコンタクトホールパターンが形成されたフォトマスクを作製する。すなわち、コンタクトホールパターンＡ用フォトマスクと、コンタクトホールパターンＢ用フォトマスクと、の２つのフォトマスクを作製する。
次に、図６（ａ）、（ｂ）に示すように素子分離領域１１２に取り囲まれることにより区画形成された素子形成領域１１１が形成された半導体基板の主面上にゲート電極形成用のポリシリコン膜１２１ａを形成し、その上に第１のハードマスク膜１３１ａとして例えばシリコン窒化膜を形成する。そして、ゲートＡ用のフォトマスクを用いたフォトリソグラフィにより、図６（ａ）、（ｂ）に示すように第１のハードマスク膜１３１ａ上に第１のレジストパターン１３２を形成する。これにより、半導体基板の主面上におけるゲートＡ１１に対応した位置に第１のレジストパターン１３２が形成される。その後、必要に応じてエッチングにより第１のレジストパターン１３２のスリミング処理を行う。
次に、第１のレジストパターン１３２をマスクとして用いて第１のハードマスク膜１３１ａをエッチングし、図７（ａ）、（ｂ）に示すようにポリシリコン膜１２１ａ上に第１のハードマスクパターン１３１を形成する。これにより、ゲートＡ１１に対応した位置に第１のハードマスクパターン１３１が形成される。
次に、ゲートＢ用のフォトマスクを用いたフォトリソグラフィにより、図８（ａ）、（ｂ）に示すようにゲートＢ１２に対応した位置に第２のレジストパターン１３３を形成する。また、ゲートＡ用フォトマスクのパターンとゲートＢ用フォトマスクのパターンとは、図４に示すように矩形パターンの長手方向において互いが数十ｎｍ程度重なるように形成されているため、第２のレジストパターン１３３はその一部が第１のハードマスクパターン１３１と重なって形成される。なお、第２のレジストパターン１３３は、矩形パターン１２１ｐの領域であって少なくとも第１のハードマスクパターン１３１の領域以外の全領域に形成される。その後、必要に応じてエッチングにより第２のレジストパターン１３３のスリミング処理を行う。
次に、第１のハードマスクパターン１３１と第２のレジストパターン１３３とをマスクとして用いてポリシリコン膜１２１ａをエッチングし、第１のハードマスクパターン１３１と第２のレジストパターン１３３とを除去することで、図９（ａ）、（ｂ）に示すようにゲート電極１２１を形成する。
次に、図１０（ａ）、（ｂ）に示すように層間絶縁膜１２２、第２のハードマスク膜１３４ａをこの順で半導体基板上に形成する。さらに第３のレジスト膜（図示せず）を半導体基板上に形成し、コンタクトホールパターンＡ用のフォトマスクを用いたフォトリソグラフィにより、図１０（ａ）、（ｂ）に示すように第３のレジストパターン１３５を形成し、コンタクトホールパターンＡ１３を形成する。
このとき、コンタクトホールパターンＡ１３は、ゲートＡ１１に対して位置合わせをして露光が行われる。すなわち、コンタクトホールパターンＡ１３の一部は下地層のゲートＡ１１に重ね合わせるように位置合わせされ、また、コンタクトホールパターンＡ１３の他の一部は、短手方向に隣接するゲートＡ１１間の領域においてゲートＡ１１に重複しないように位置合わせされて、露光が行われる。そして、図１０（ａ）、（ｂ）に示すように、第３のレジストパターン１３５をマスクとして用いて第２のハードマスク膜１３４ａをエッチングする。
次に、第３のレジストパターン１３５を除去し、第４のレジスト膜（図示せず）を半導体基板上に形成し、コンタクトホールパターンＢ用のフォトマスクを用いたフォトリソグラフィにより、図１１（ａ）、（ｂ）に示すように第４のレジストパターン１３６を形成し、コンタクトホールパターンＢ１４を形成する。
このとき、コンタクトホールパターンＢ１４は、ゲートＢ１２に対して位置合わせをして露光が行われる。すなわち、コンタクトホールパターンＢ１４の一部は下地層のゲートＢ１２に重ね合わせるように位置合わせされ、また、コンタクトホールパターンＢ１４の他の一部は短手方向に隣接するゲートＢ１２間の領域においてゲートＢ１２に重複しないように位置合わせされて、露光が行われる。そして、図１１（ａ）、（ｂ）に示すように、第４のレジストパターン１３６をマスクとして用いて第２のハードマスク膜１３４ａをエッチングして第２のハードマスクパターン１３４を形成する。
その後、第４のレジストパターン１３６を除去し、第２のハードマスクパターン１３４をマスクとして用いて層間絶縁膜１２２をエッチングすることによりコンタクトホールＡ１１３およびコンタクトホールＢ１１４を形成することにより、図１（ａ）、（ｂ）に示した第１の実施の形態にかかる高集積ＳＲＡＭが形成される。
上述したように、本実施の形態にかかる高集積ＳＲＡＭの製造方法によれば、ゲート電極１２１形成用のエッチングマスクをリソグラフィを用いて形成する際に、ゲート電極１２１のパターンを、パターンのライン端において同じ種類のパターン同士が向かい合わないようにゲートＡ１１とゲートＢ１２との２つのパターンに分割する。そして、分割したパターンをそれぞれ異なる２枚のフォトマスク上に配置して、２回の露光工程に分けてエッチングマスクに転写する。すなわち、長手方向において隣接するゲート電極１２１のパターン端を片方ずつ異なるフォトマスク上に配置し、２回の露光工程に分けてエッチングマスクに転写する。これにより、長手方向において隣接するゲート電極１２１間の距離であるＬＸ１がフォトリソグラフィ技術の解像度の限界を超えた長さであっても、エッチングマスク形成の際の距離ＬＸ１に起因したフォトリソグラフィ工程の露光における寸法精度の劣化を防止することができ、長手方向における所望の位置に良好な位置精度で複数のゲート電極１２１を形成することができる。なお、ここでは分割したパターンをそれぞれ異なる２枚のフォトマスク上に配置して、２回の露光工程に分けてエッチングマスクに転写する場合について説明したが、分割したパターンを１枚のフォトマスクに別々に配置して、２回の露光工程に分けてエッチングマスクに転写してもよい。
また、本実施の形態にかかる高集積ＳＲＡＭの他の製造方法によれば、長手方向において重複する領域のゲート電極１２１のパターンを、同じ種類のパターン同士としてゲートＡ１１とゲートＢ１２との２つに分割する。そして、分割したパターンをそれぞれ異なる２枚のフォトマスク上に配置して、２回の露光工程に分けてエッチングマスクに転写する。短手方向においてゲートＡ１１間の領域に配置されるコンタクトホールパターンＡ１３は、ゲート電極１２１におけるゲートＡ１１と直接位置合わせして露光が行われる。また、短手方向においてゲートＢ１２間の領域に配置されるコンタクトホールパターンＢ１４は、ゲート電極１２１におけるゲートＢ１２と直接位置合わせして露光が行われる。
これにより、コンタクトホールのパターンは隣接するゲート電極１２１のパターンのみと直接位置合わせされるため、短手方向において隣接するゲート電極１２１との間の距離である距離ＬＹ１がフォトリソグラフィ技術の解像度の限界を超えた長さであっても、ゲート電極１２１とコンタクトホールパターンとの重ね合わせ精度を劣化させることなく、所望の位置に良好な位置精度で複数のコンタクトホール１１３、１１４を形成することができる。また、コンタクトホールのパターンは隣接するゲート電極１２１のパターンのみと直接位置合わせされるため、短手方向において隣接するゲート電極１２１との間の距離である距離ＬＹ１や短手方向において隣接するゲート電極１２１の位置が間接位置合わせ精度の限界を超えている場合であっても、ゲート電極１２１とコンタクトホールパターンとの重ね合わせ精度を劣化させることなく、所望の位置に良好な位置精度で複数のコンタクトホール１１３、１１４を形成することができる。ここで、間接位置合わせ精度とは、例えば第１のコンタクトホールのパターンが短手方向において隣接する第１のゲート電極のパターンと個別に直接位置合わせされず、他の第２のコンタクトホールのパターンとこの第２のコンタクトホールのパターンに短手方向において隣接する第２のゲート電極のパターンとの位置合わせに従って第１のコンタクトホールのパターンの位置が決定される場合の、第１のコンタクトホールのパターンと第１のゲート電極のパターンとの位置合わせ精度である。
したがって、本実施の形態にかかる高集積ＳＲＡＭの製造方法によれば、長手方向において隣接するゲート電極間の距離、およびゲート電極とコンタクトホールとの間の距離を短縮しつつ、これらの部材を所望の位置に良好な位置精度で形成することができ、半導体装置の小面積化を図ることができる。
（第２の実施の形態）
第２の実施の形態では、第１の実施の形態の図１で示した高集積ＳＲＡＭの他の製造方法について図１２〜図１６を用いて説明する。なお、図１２〜図１６は本実施の形態にかかるＳＲＡＭの製造方法を説明するための図であり、各図の（ａ）は平面図であり、各図の（ｂ）は、各図の（ａ）のＡ−Ａにおける断面図である。なお、以下の説明ではゲート絶縁膜の形成については省略する。
まず上述した第１の実施の形態において図２〜図５を用いて説明した工程に従って、ゲートＡ用フォトマスク、ゲートＢ用フォトマスク、コンタクトホールパターンＡ用フォトマスク、コンタクトホールパターンＢ用フォトマスクを作製する。
次に、図１２（ａ）、（ｂ）に示すように素子分離領域１１２に取り囲まれることにより区画形成された素子形成領域１１１が形成された半導体基板の主面上にゲート電極形成用のポリシリコン膜１２１ａを形成し、その上に第１のハードマスク膜１４１ａとして例えばシリコン窒化膜を形成し、さらにその上に、第２のハードマスク膜１４２ａとして例えばシリコン酸化膜を形成する。そして、ゲートＡ用のフォトマスクを用いたフォトリソグラフィにより、図１２（ａ）、（ｂ）に示すように第２のハードマスク膜１４２ａ上に第１のレジストパターン１４３を形成する。これにより、半導体基板の主面上におけるゲートＡ１１に対応した位置に第１のレジストパターン１４３が形成される。その後、必要に応じてエッチングにより第１のレジストパターン１４３のスリミング処理を行う。
次に、第１のレジストパターン１４３をマスクとして用いて第２のハードマスク膜１４２ａをエッチングし、図１３（ａ）、（ｂ）に示すように第１のハードマスク膜１４１ａ上に第２のハードマスクパターン１４２を形成する。これにより、半導体基板の主面上におけるゲートＡ１１に対応した位置に第２のハードマスクパターン１４２が形成される。
次に、ゲートＢ用のフォトマスクを用いたフォトリソグラフィにより、図１４（ａ）、（ｂ）に示すように半導体基板の主面上におけるゲートＢ１２に対応した位置に第２のレジストパターン１４４を形成する。また、ゲートＡ用フォトマスクのパターンとゲートＢ用フォトマスクのパターンとは、図４に示すように矩形パターンの長手方向において互いが数十ｎｍ程度重なるように形成されているため、第２のレジストパターン１４４はその一部が第２のハードマスクパターン１４２と重なって形成される。その後、必要に応じてエッチングにより第２のレジストパターン１４４のスリミング処理を行う。
次に、第２のハードマスクパターン１４２と第２のレジストパターン１４４とをマスクとして用いて第１のハードマスク膜１４１ａをエッチングし、図１５（ａ）、（ｂ）に示すように第１のハードマスクパターン１４１を形成する。これにより、半導体基板の主面上におけるゲートＡ１１およびゲートＢ１２に対応した位置に第１のハードマスクパターン１４１が形成される。
次に、第１のハードマスクパターン１４１をマスクとして用いてポリシリコン膜１２１ａをエッチングし、図１６（ａ）、（ｂ）に示すようにゲート電極１２１を形成する。以後は、第１の実施の形態における層間絶縁膜１２２の形成（図１０）以降の工程を実施することにより、図１で示した高集積ＳＲＡＭを形成することができる。
上述した本実施の形態にかかる高集積ＳＲＡＭの他の製造方法においても、第１の実施の形態と同じ効果を得ることができる。すなわち、長手方向において隣接するゲート電極間の距離、およびゲート電極とコンタクトホールとの間の距離を短縮しつつ、これらの部材を所望の位置に良好な位置精度で形成することができ、半導体装置の小面積化を図ることができる。
（第３の実施の形態）
第３の実施の形態では、半導体装置におけるゲート電極の他の製造方法について説明する。図１７は、第３の実施の形態にかかる半導体装置におけるゲート電極１５２の配置を説明するための図であり、図１７（ａ）は平面図、図１７（ｂ）は断面図である。図１７（ａ）、図１７（ｂ）においては、半導体基板１５１上にポリシリコンからなる略矩形形状の複数のゲート電極１５２（ゲート電極１５２Ａ、ゲート電極１５２Ｂ、ゲート電極１５２Ｃ）が略平行に形成されている。
ここで、ゲート電極１５２Ａとゲート電極１５２Ｂとはゲート電極１５２の長手方向（図１７（ａ）におけるＸ方向。以下、長手方向と呼ぶ）において距離ＬＸ２だけ離間して略同一線上に配置されている。距離ＬＸ２は、長手方向（図１７（ａ）におけるＸ方向）において隣接するゲート電極１５２Ａとゲート電極１５２Ｂとの距離である。また、ゲート電極１５２Ｃは、ゲート電極１５２Ａとゲート電極１５２Ｂとに対してゲート電極１５２の短手方向（図１７（ａ）におけるＹ方向。以下、短手方向と呼ぶ。）において距離ＬＹ２だけ離間して、且つ、長手方向（図１７（ａ）におけるＸ方向）においてゲート電極１５２Ａおよびゲート電極１５２Ｂにそれぞれ一部、例えば略同一長さだけ重複して配置されている。距離ＬＹ２は、短手方向（図１７（ａ）におけるＹ方向）において隣接する、ゲート電極１５２Ａとゲート電極１５２Ｃとの距離およびゲート電極１５２Ｂとゲート電極１５２Ｃとの距離である。なお、詳細にはゲート電極１５２の下部にはゲート絶縁膜が形成され、半導体基板１５１には素子形成領域や素子分離領域などが形成されるが、ここでは省略する。
本実施の形態では、距離ＬＸ２は、フォトリソグラフィ技術の解像度の限界を超えた非常に短い距離とされており、形成が非常に困難な構成とされている。また、距離ＬＹ２は、フォトリソグラフィ技術の解像度の限界を超えた非常に短い距離とされており、形成が非常に困難な構成とされている。このようなレイアウトとすることで、本実施の形態にかかる半導体装置は、トランジスタが高集積され、小面積化が図られた半導体装置が実現されている。
以下、上述した本実施の形態にかかる半導体装置におけるゲート電極の製造方法について図１８〜図２３を用いて説明する。図１８〜図２３は本実施の形態にかかる半導体装置の製造方法を説明するための図であり、各図の（ａ）は平面図であり、各図の（ｂ）は、各図の（ａ）のＡ−Ａにおける断面図である。また、以下の説明ではゲート絶縁膜の形成については省略する。まず図１８に示すように半導体装置の設計レイアウトの中から、ゲート電極１５２の矩形パターン１５２ｐを抽出する。
次に、抽出したゲート電極１５２の矩形パターン１５２ｐのうちゲート電極１５２Ａの矩形パターン１５２ｐをゲートパターンＡ（以下、ゲートＡと呼ぶ）１５３、ゲート電極１５２Ｂの矩形パターン１５２ｐをゲートパターンＢ（以下、ゲートＢと呼ぶ）１５４としてゲート電極１５２の設計レイアウトをゲートＡ１５３とゲートＢ１５４との２つに分割する。
また、ゲート電極１５２Ｃは、長手方向（図１８（ａ）におけるＸ方向）においてゲート電極１５２Ａの矩形パターン１５２ｐ（ゲートＡ）とゲート電極１５２Ｂの矩形パターン１５２ｐ（ゲートＢ）とのどちらにも重複（対向）しない位置を境界にして略矩形形状の２つのパターンに分割し、且つ短手方向（図１８（ａ）におけるＹ方向）において隣接するパターンが異なるパターンとなるように、分割した２つのパターンをゲートＡ１５３とゲートＢ１５４とに分類する。すなわち、分割した２つのパターンのうち、短手方向（図１８（ａ）におけるＹ方向）において、ゲート電極１５２Ａの矩形パターン１５２ｐ（ゲートＡ）と隣接する位置のゲート電極１５２Ｃの矩形パターン１５２ｐをゲートＢ１５４、ゲート電極１５２Ｂの矩形パターン１５２ｐ（ゲートＢ）と隣接する位置のゲート電極１５２Ｃの矩形パターン１５２ｐをゲートＡ１５３とする。
そして、分類されたそれぞれのレイアウトに対し、半導体基板上に設計値どおりのパターンが形成されるように、光近接効果補正（ＯＰＣ：Optical Proximity Correction）を用いて補正されたゲート電極パターンが形成されたフォトマスクを作製する。すなわち、ゲートＡ用フォトマスクと、ゲートＢ用フォトマスクと、の２つのフォトマスクを作製する。このとき、フォトマスクにおけるゲートＡとゲートＢとのパターンは、図１９に示すようにゲートＡ１５３とゲートＢ１５４とが長手方向において互いが数十ｎｍ程度重なるように形成される。
次に、図２０（ａ）、（ｂ）に示すように半導体基板１５１の主面上にゲート電極形成用のポリシリコン膜１５２ａを形成し、その上にハードマスク膜１６１ａとして例えばシリコン窒化膜を形成する。
そして、ゲートＡ用のフォトマスクを用いたフォトリソグラフィにより、図２０（ａ）、（ｂ）に示すようにハードマスク膜１６１ａ上に第１のレジストパターン１６２を形成する。これにより、半導体基板１５１の主面上におけるゲートＡ１５３に対応した位置に第１のレジストパターン１６２が形成される。その後、必要に応じてエッチングにより第１のレジストパターン１３２のスリミング処理を行う。
次に、第１のレジストパターン１６２をマスクとして用いてハードマスク膜１６１ａをエッチングし、図２１（ａ）、（ｂ）に示すようにポリシリコン膜１５２ａ上にハードマスクパターン１６１を形成する。これにより、半導体基板１５１の主面上におけるゲートＡ１５３に対応した位置にハードマスクパターン１６１が形成される。
次に、ゲートＢ用のフォトマスクを用いたフォトリソグラフィにより、図２２（ａ）、（ｂ）に示すようにゲートＢ１５４に対応した位置に第２のレジストパターン１６２を形成する。また、ゲートＡ用フォトマスクのパターンとゲートＢ用フォトマスクのパターンとが図１９に示すように長手方向において互いが数十ｎｍ程度重なるように形成されているため、第２のレジストパターン１６３はその一部がハードマスクパターン１６１と重なって形成される。その後、必要に応じてエッチングにより第２のレジストパターン１６３のスリミング処理を行う。
次に、ハードマスクパターン１６１と第２のレジストパターン１６３とをマスクとして用いてポリシリコン膜１５２ａをエッチングし、ハードマスクパターン１６１と第２のレジストパターン１６３とを除去することで、図１７（ａ）、（ｂ）に示したゲート電極１５２を形成することができる。
上述したように、本実施の形態にかかる半導体装置の製造方法によれば、ゲート電極１５２Ａ形成用のエッチングマスクである第２のレジストパターン１６３と、ゲート電極１５２Ｂ形成用のエッチングマスクであるハードマスクパターン１６１とをリソグラフィ工程により形成する際に、長手方向において隣接するエッチングマスクを異なるリソグラフィ工程により形成する。すなわち、長手方向において隣接するゲート電極１５２のパターンを片方ずつ異なるフォトマスク上に配置し、２回の露光工程に分けてエッチングマスクに転写する。これにより、長手方向において隣接するゲート電極１５２間の距離であるＬＸ２がフォトリソグラフィ技術の解像度の限界を超えた長さであっても、エッチングマスク形成の際の距離ＬＸ２に起因したフォトリソグラフィ工程の露光における寸法精度の劣化を防止することができ、長手方向における所望の位置に良好な位置精度で複数のゲート電極１５２を形成することができる。なお、ここでは長手方向において隣接するゲート電極１５２のパターンを片方ずつ異なるフォトマスク上に配置し、２回の露光工程に分けてエッチングマスクに転写する場合について説明したが、隣接するゲート電極１５２のパターンを１枚のフォトマスクに別々に配置して、２回の露光工程に分けてエッチングマスクに転写してもよい。
また、本実施の形態にかかる半導体装置の他の製造方法によれば、ゲート電極１５２Ｃ形成用のエッチングマスクをハードマスクパターン１６１と第２のレジストパターン１６３とに分割して作製する。また、ハードマスクパターン１６１と第２のレジストパターン１６３とを形成する際に、長手方向においてエッチングマスクが重複する領域を異なるリソグラフィ工程により形成する。これにより、短手方向において隣接するゲート電極１５２間の距離である距離ＬＹ２がフォトリソグラフィ技術の解像度の限界を超えた長さであっても、距離ＬＹ２に起因したフォトリソグラフィ工程の露光における寸法精度の劣化を防止することができ、短手方向における所望の位置に良好な位置精度で複数のゲート電極１５２を形成することができる。
また、本実施の形態においては、ゲートＡ用フォトマスクとゲートＢ用フォトマスクとにおいてゲートＡとゲートＢのパターンが長手方向において互いが数十ｎｍ程度重なるように形成されるため、第２のレジストパターン１６３はその一部がハードマスクパターン１６１と重なって形成される。これにより、ゲートＡ用フォトマスクを用いてハードマスクパターン１６１を形成する際、またはゲートＢ用フォトマスクを用いて第２のレジストパターン１６３を形成する際に、長手方向において多少の位置ずれが生じてもハードマスクパターン１６１と第２のレジストパターン１６３とが離間することが防止される。すなわち、ゲート電極１５２を形成するためのマスクを２回の異なるリソグラフィ工程により形成することに起因してゲート電極１５２Ｃ形成用のマスクパターンが分断されることが防止され、所望の形状のゲート電極１５２Ｃを形成することができる。
したがって、本実施の形態にかかる半導体装置の製造方法によれば、長手方向および短手方向において隣接するゲート電極間の距離を短縮しつつ、これらの部材を所望の位置に良好な位置精度で形成することができ、半導体装置の小面積化を図ることができる。
（第４の実施の形態）
第４の実施の形態では、半導体装置における配線層の製造方法について説明する。図２４は、第４の実施の形態にかかる半導体装置における配線層の配置を説明するための図であり、図２４（ａ）は平面図、図２４（ｂ）は断面図である。図２４（ａ）、図２４（ｂ）においては、層間絶縁膜１７１上に銅（Ｃｕ）からなる略矩形形状の複数の銅（Ｃｕ）配線１７２（Ｃｕ配線１７２Ａ、Ｃｕ配線１７２Ｂ、Ｃｕ配線１７２Ｃ）が略平行に形成されている。
ここで、Ｃｕ配線１７２ＡとＣｕ配線１７２ＢとはＣｕ配線１７２の長手方向（図２３（ａ）におけるＸ方向。以下、長手方向と呼ぶ）において距離ＬＸ３だけ離間して略同一線上に配置されている。距離ＬＸ３は、長手方向（図２３（ａ）におけるＸ方向）において隣接するＣｕ配線１７２ＡとＣｕ配線１７２Ｂとの距離である。また、Ｃｕ配線１７２Ｃは、Ｃｕ配線１７２ＡとＣｕ配線１７２Ｂとに対してＣｕ配線１７２の短手方向（図２３（ａ）におけるＹ方向。以下、短手方向と呼ぶ。）において距離ＬＹ３だけ離間して、且つ、長手方向（図２３（ａ）におけるＸ方向）においてＣｕ配線１７２ＡおよびＣｕ配線１７２Ｂに略同一長さだけ重複して配置されている。距離ＬＸ３は、短手方向（図２３（ａ）におけるＹ方向）において隣接する、Ｃｕ配線１７２ＡとＣｕ配線１７２Ｃとの距離およびＣｕ配線１７２ＢとＣｕ配線１７２Ｃとの距離である。
本実施の形態では、距離ＬＸ３、フォトリソグラフィ技術の解像度の限界を超えた非常に短い距離とされており、形成が非常に困難な構成とされている。また、距離ＬＹ３は、フォトリソグラフィ技術の解像度の限界を超えた非常に短い距離とされており、形成が非常に困難な構成とされている。このようなレイアウトとすることで、本実施の形態にかかる半導体装置は、トランジスタの高集積化、小面積化が可能とされている。
以下、上述した本実施の形態にかかる半導体装置におけるＣｕ配線１７２の製造方法について説明する。まず半導体装置の設計レイアウトの中から、Ｃｕ配線１７２の矩形パターン１７２ｐを抽出する。次に、抽出したＣｕ配線１７２の矩形パターン１７２ｐのうちＣｕ配線１７２Ａの矩形パターン１７２ｐを配線パターンＡ（以下、配線Ａと呼ぶ）１７３、Ｃｕ配線１７２Ｂの矩形パターン１７２ｐを配線パターンＢ（以下、配線Ｂと呼ぶ）１７４としてＣｕ配線１７２の設計レイアウトを配線Ａ１５３と配線Ｂ１５４との２つに分類する。
以降は、第３の実施の形態の図２０以降と同様の工程を実施することで、（Ｃｕ）配線１７２（Ｃｕ配線１７２Ａ、Ｃｕ配線１７２Ｂ、Ｃｕ配線１７２Ｃ）を形成することができる。この場合、配線ＡがゲートＡに対応し、配線ＢがゲートＢに対応する。また、本実施の形態においてはポリシリコン膜１５２ａの代わりにＣｕ膜を形成する。
本実施の形態にかかる半導体装置の製造方法によれば、Ｃｕ配線１７２Ａ形成用のエッチングマスクをリソグラフィ工程により形成する際に、長手方向において隣接するエッチングマスクを異なるリソグラフィ工程により形成する。すなわち、長手方向において隣接するＣｕ配線１７２のパターンを片方ずつ異なるフォトマスク上に配置し、２回の露光工程に分けてエッチングマスクに転写する。これにより、長手方向において隣接するＣｕ配線１７２間の距離であるＬＸ３がフォトリソグラフィ技術の解像度の限界を超えた長さであっても、エッチングマスク形成の際の距離ＬＹ３に起因したフォトリソグラフィ工程の露光における寸法精度の劣化を防止することができ、長手方向における所望の位置に良好な位置精度で複数のＣｕ配線１７２を形成することができる。なお、ここでは長手方向において隣接するＣｕ配線１７２のパターンを片方ずつ異なるフォトマスク上に配置し、２回の露光工程に分けてエッチングマスクに転写する場合について説明したが、隣接するＣｕ配線１７２のパターンを１枚のフォトマスクに別々に配置して、２回の露光工程に分けてエッチングマスクに転写してもよい。
また、本実施の形態にかかる半導体装置の他の製造方法によれば、Ｃｕ配線１７２Ｃ形成用のエッチングマスクを分割して作製する。また、エッチングマスクを形成する際に、長手方向においてエッチングマスクが重複する領域を異なるリソグラフィ工程により形成する。これにより、短手方向において隣接するＣｕ配線１７２間の距離である距離ＬＹ３がフォトリソグラフィ技術の解像度の限界を超えた長さであっても、距離ＬＹ３に起因したフォトリソグラフィ工程の露光における寸法精度の劣化を防止することができ、短手方向における所望の位置に良好な位置精度で複数のＣｕ配線１７２を形成することができる。
また、本実施の形態においては、配線Ａ用フォトマスクと配線Ｂ用フォトマスクとにおいて配線Ａと配線Ｂのパターンが長手方向において互いが数十ｎｍ程度重なるように形成される。これにより、Ｃｕ配線１７２を形成するためのマスクを２回の異なるリソグラフィ工程により形成することに起因してＣｕ配線１７２Ｃ形成用のマスクパターンが分断されることが防止され、所望の形状のＣｕ配線１７２Ｃを形成することができる。
したがって、本実施の形態にかかる半導体装置の製造方法によれば、長手方向および短手方向において隣接する配線間の距離を短縮しつつ、これらの部材を所望の位置に良好な位置精度で形成することができ、半導体装置の小面積化を図ることができる。
この発明の一実施形態に従った半導体装置の構成を説明する図である。 この発明の一実施形態に従った半導体装置の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置の他の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置の他の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置の他の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置の他の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置の他の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置のゲート電極を説明する図である。 この発明の一実施形態に従った半導体装置のゲート電極の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置のゲート電極の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置のゲート電極の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置のゲート電極の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置のゲート電極の製造方法を説明する図である。 この発明の一実施形態に従った半導体装置の配線層を説明する図である。 この発明の一実施形態に従った半導体装置の配線層の製造方法を説明する図である。
符号の説明
１１ ゲートパターンＡ（ゲートＡ）、１２ ゲートパターンＢ（ゲートＢ）、１３ コンタクトホールパターンＡ、１４ コンタクトホールパターンＢ、１１１ 素子形成領域（活性領域）、１１２ 素子分離領域、１１３ コンタクトＡ、１１４ コンタクトＢ、１２１ ゲート電極、１２１ａ ポリシリコン膜、１２１ｐ ゲート電極１２１の矩形パターン、１２２ 層間絶縁膜、１３１ 第１のハードマスクパターン、１３１ａ 第１のハードマスク膜、１３２ 第１のレジストパターン、１３３ 第２のレジストパターン、１３４ 第２のハードマスクパターン、１３４ａ 第２のハードマスク膜、１３５ 第３のレジストパターン、１３６ 第４のレジストパターン、１４１ 第１のハードマスクパターン、１４１ａ 第１のハードマスク膜、１４２ 第２のハードマスクパターン、１４２ａ 第２のハードマスク膜、１５１ 半導体基板、１５２ ゲート電極、１５２（１５２Ａ、１５２Ｂ、１５２Ｃ） ポリシリコン膜、１５３ ゲートパターンＡ（ゲートＡ）、１５４ ゲートパターンＢ（ゲートＢ）、１６１ ハードマスクパターン、１６１ａ ハードマスク膜、１６２ 第１のレジストパターン、１６３ 第２のレジストパターン、１７１ 層間絶縁膜、１７２ 銅（Ｃｕ）配線、１７３ 配線パターンＡ、１７４ 配線パターンＢ。

Claims (5)

  1. 第１の構成部材と、
    前記第１の構成部材の長手方向の延長上において前記第１の構成部材と離間して延在する第２の構成部材と、
    前記第１の構成部材及び第２の構成部材の短手方向において前記第１の構成部材および前記第２の構成部材と離間し、且つ前記第１の構成部材および前記第２の構成部材とその一部において対向する第３の構成部材と、
    を半導体基板上に備える半導体装置の製造方法であって、
    前記第３の構成部材のうち、前記長手方向における前記第１の構成部材と前記第２の構成部材との間に対向する位置から前記長手方向における前記第１の構成部材側の端部までの第１領域と、前記第１の構成部材とを形成するための第１のマスクパターンを半導体基板上に同時にリソグラフィにより転写する工程と、
    前記第３の構成部材のうち前記第１領域外の領域を含む第２領域と、前記第２の構成部材を形成するための第２のマスクパターンを前記半導体基板上に同時にリソグラフィにより転写する工程と、
    前記第１のマスクパターンを用いて前記半導体基板上に前記第３の構成部材のうちの前記第１領域と前記第１の構成部材とを形成し、前記第２のマスクパターンを用いて前記半導体基板上に前記第３の構成部材のうちの前記第２領域と前記第２の構成部材とを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記第２領域が、前記第１領域の前記第２の構成部材側の端部において前記第１領域と重複していること、
    を特徴とする請求項１に記載の半導体装置の製造方法。
  3. 第１の構成部材と、
    前記第１の構成部材の長手方向の延長上において前記第１の構成部材と離間して延在する第２の構成部材と、
    前記第１の構成部材及び第２の構成部材の短手方向において前記第１の構成部材および前記第２の構成部材と離間し、且つ前記第１の構成部材および前記第２の構成部材とその一部において対向する第３の構成部材と、
    前記第１の構成部材と前記第３の構成部材との間の領域において前記第１の構成部材および前記第３の構成部材の双方と離間して設けられた第１のコンタクトと、
    前記第２の構成部材と前記第３の構成部材との間の領域において前記第２の構成部材および前記第３の構成部材の双方と離間して設けられた第２のコンタクトと、
    を半導体基板上に備える半導体装置の製造方法であって、
    前記第３の構成部材のうち、前記長手方向における前記第１の構成部材と前記第２の構成部材との間に対向する位置から前記長手方向における前記第１の構成部材側の端部までの第１領域と、前記第１の構成部材とを形成するための第１のマスクパターンを半導体基板上に同時にリソグラフィにより転写する工程と、
    前記第３の構成部材のうち前記第１領域外の領域を含む第２領域と、前記第２の構成部材を形成するための第２のマスクパターンを前記半導体基板上に同時にリソグラフィにより転写する工程と、
    前記第１のマスクパターンを用いて前記半導体基板上に前記第３の構成部材のうちの前記第１領域と前記第１の構成部材とを形成し、前記第２のマスクパターンを用いて前記半導体基板上に前記第３の構成部材のうちの前記第２領域と前記第２の構成部材とを形成する工程と、
    前記第１のコンタクトを形成するための第３のマスクパターンを、形成した前記第１の構成部材および前記第３の構成部材に対して直接位置合わせをしてリソグラフィにより前記半導体基板上における前記第１の構成部材と前記第３の構成部材の第１領域との間の領域に形成する工程と、
    前記第２のコンタクトを形成するための第４のマスクパターンを、形成した前記第２の構成部材および前記第３の構成部材に対して直接位置合わせをしてリソグラフィにより前記半導体基板上における前記第２の構成部材と前記第３の構成部材の第２領域との間の領域に形成する工程と、
    前記第３のマスクパターンを用いて前記半導体基板上における前記第１の構成部材と前記第３の構成部材の第１領域との間に前記第１のコンタクト形成用のコンタクトホールを形成し、前記第４のマスクパターンを用いて前記半導体基板上における前記第２の構成部材と前記第３の構成部材の第２領域との間に前記第２のコンタクト形成用のコンタクトホールを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  4. 前記第１の構成部材、前記第２の構成部材および前記第３の構成部材が、スタティックランダムアクセスメモリのゲート電極であること、
    を特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記第１の構成部材と第２の構成部材との前記長手方向における距離は、前記リソグラフィ工程に用いる露光装置の解像限界を超える距離であること、
    を特徴とする請求項１乃至４に記載の半導体装置の製造方法。
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