KR100669862B1 - 반도체 장치의 미세패턴 형성방법 - Google Patents

반도체 장치의 미세패턴 형성방법 Download PDF

Info

Publication number
KR100669862B1
KR100669862B1 KR1020000067079A KR20000067079A KR100669862B1 KR 100669862 B1 KR100669862 B1 KR 100669862B1 KR 1020000067079 A KR1020000067079 A KR 1020000067079A KR 20000067079 A KR20000067079 A KR 20000067079A KR 100669862 B1 KR100669862 B1 KR 100669862B1
Authority
KR
South Korea
Prior art keywords
pattern
hard mask
mask layer
layer
photoresist
Prior art date
Application number
KR1020000067079A
Other languages
English (en)
Other versions
KR20020037096A (ko
Inventor
신혜수
이석주
이정우
이대엽
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020000067079A priority Critical patent/KR100669862B1/ko
Priority to TW089126478A priority patent/TW535209B/zh
Priority to US09/847,290 priority patent/US6571384B2/en
Priority to JP2001287009A priority patent/JP3884934B2/ja
Publication of KR20020037096A publication Critical patent/KR20020037096A/ko
Application granted granted Critical
Publication of KR100669862B1 publication Critical patent/KR100669862B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/975—Substrate or mask aligning feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 장치의 미세패턴 형성방법이 개시되어 있다. 반도체 기판 상에 피식각층 및 하드 마스크층을 차례로 형성한다. 하드 마스크층 상에 제1 포토레지스트 패턴을 형성한다. 제1 포토레지스트 패턴을 이용하여 하드 마스크층을 식각하여 제1 하드 마스크층 패턴을 형성한다. 제1 포토레지스트 패턴을 제거한 후, 결과물 상에 제2 포토레지스트 패턴을 형성한다. 제2 포토레지스트 패턴을 이용하여 제1 하드 마스크층 패턴을 식각하여 제2 하드 마스크층 패턴을 형성한다. 제2 포토레지스트 패턴을 제거한 후, 제2 하드 마스크층 패턴을 이용하여 피식각층을 식각한다. 두 번의 리소그라피 공정으로 라인 가장자리에 라운딩이 발생하지 않는 패턴을 구현할 수 있다.

Description

반도체 장치의 미세패턴 형성방법{Method of forming fine patterns in semiconductor device}
도 1a 및 도 1b는 종래의 리소그라피 공정에 의한 반도체 장치의 패턴 형성방법을 설명하기 위한 평면도들이다.
도 2a 내지 도 2d는 종래의 이중 노광 방법에 의한 반도체 장치의 미세패턴 형성방법을 설명하기 위한 단면도 및 평면도들이다.
도 3 내지 도 9b는 본 발명에 의한 반도체 장치의 미세패턴 형성방법을 설명하기 위한 단면도 및 평면도들이다.
도 10a 내지 도 10c는 본 발명의 바람직한 실시예에 의한 SRAM 장치의 게이트 형성방법을 설명하기 위한 평면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 피식각층
104 : 하드 마스크층 106 : 제1 포토레지스트층
108 : 제2 포토레지스트층 150 : 제1 포토마스크
152 : 제1 차광막 패턴 160 : 제2 포토마스크
162 : 제2 차광막 패턴 200 : 제1 포토레지스트 패턴
202 : 제2 포토레지스트 패턴 204 : 게이트 패턴
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 패턴의 라인 가장자리(line end)에 라운딩(rounding)이 발생하는 것을 방지할 수 있는 반도체 장치의 미세패턴 형성방법에 관한 것이다.
반도체 장치의 각종 패턴은 리소그라피(Lithography) 기술에 의해 형성된다는 것은 널리 알려져 있다. 리소그라피 기술은 반도체 웨이퍼 상의 절연막이나 도전막 등, 패턴을 형성하여야 할 막 위에 X선이나 자외선 등과 같은 광선의 조사에 의해 용해도(solubility)가 변화하는 포토레지스트막을 형성하는 단계, 이 포토레지스트막의 소정 부분을 광선에 노출시킨 후 현상에 의해서 용해도가 큰 부분을 제거하여 포토레지스트 패턴을 형성하는 단계, 및 상기 패턴을 형성하여야 할 막의 노출된 부분을 에칭에 의하여 제거하여 배선이나 전극 등 각종 패턴을 형성하는 단계로 구성된다.
도 1a 및 도 1b는 종래의 리소그라피 공정에 의한 반도체 장치의 패턴 형성방법을 설명하기 위한 평면도들이다.
도 1a는 반도체 기판 상에 직사각형의 아일랜드(island)형 패턴을 형성하기 위해 사용되어지는 포토마스크를 부분적으로 도시한 평면도로서, 투명한 마스크 기판(10) 상에 직사각형의 아일랜드형 패턴에 대응하는 형상의 차광막 패턴(12)이 형성되어 있다.
종래의 패턴 형성방법에 의하면, 상기한 포토마스크를 사용하여 포토레지스트막으로 도포되어 있는 웨이퍼(즉, 반도체 기판)에 대해 노광 및 현상 공정을 거쳐 포토레지스트 패턴을 형성한다. 이때, 상기 차광막 패턴(12a)의 각 모서리 부분(12a)에서는 노광시 세 방향에서 광학적인 회절 현상이 발생한다. 이에 따라, 도 1b에 도시한 바와 같이 반도체 기판(20) 상에는 구현하고자 하는 직사각형의 패턴(24)이 형성되지 않고, 모서리 부분이 라운딩된 상태로 그 사이즈가 작아진 포토레지스트 패턴(22)이 얻어지게 된다.
이러한 현상을 광 근접 효과(Optical proximity effect)라 하는데, 라인/스페이스(이하 "L/S"라 한다) 패턴과 같은 주기적인 그레인 타입의 패턴에서는 광 근접 효과의 영향이 그리 심각하지 않지만, 다이내믹 랜덤 억세스 메모리(dynamic random access memory; DRAM) 장치의 캐패시터 전극이나 스태틱 랜덤 억세스 메모리(static random access memory; SRAM) 장치의 게이트 전극과 같은 아일랜드형 패턴에서는 패턴 모서리의 라운딩 현상이 회로 동작에 심각한 영향을 미치게 된다.
특히, 소자의 디자인-룰이 감소함에 따라 웨이퍼 상에 형성되는 직사각형 패턴의 라인 가장자리 부분에서 라운딩 현상이 심하게 발생하게 되며, 그 결과 패턴 사이즈가 감소하고 공정 마진이 급격히 감소하게 된다. 예를 들어, SRAM 장치의 게이트 전극의 경우, 하지층인 액티브 영역에 대한 확장(extension)이 100nm일 때, 가장 자리의 라운딩이 약 70㎚가 발생한다. 따라서, 게이트 전극의 액티브 영역에 대한 오버랩 마진이 30nm로 부족하여 공정 마진이 취약해짐과 동시에, 누설 전류가 증가하게 된다.
상술한 패턴 모서리의 라운딩 현상을 방지하기 위해서 종래에는 입사광의 위상을 반전시키는 위상 반전 마스크(phase shift mask; PSM)를 사용하거나, 포토마스크의 차광막 패턴 중 라운딩 현상이 발생하는 부분에 막대형 보조패턴을 형성하는 피드(feed)형 광 근접 보정 방법을 사용하고 있다.
상기 위상 반전 마스크의 경우는 위상 반전막을 통과한 빛과 나머지 부위를 통과한 빛이 서로 역위상이기 때문에 빛의 회절 특성을 역이용하여 패턴 이미지의 콘트라스트를 증가시킬 수 있는 반면, 패턴 모서리의 라운딩 현상은 거의 개선시키지 못한다.
상기 피드형 광 근접 보정 방법의 경우는 0.15㎛ 디자인-룰의 패턴에 적용할 때에는 라운딩이 30∼40㎚ 정도로 개선되어 하지층에 대한 오버랩 마진이 확보되지만, 0.12㎛의 디자인-룰을 갖는 패턴에서는 라운딩 개선에 한계를 나타내고 있다.
따라서, 이러한 패턴 모서리의 라운딩 현상을 개선하기 위해 2장의 포토마스크를 사용하는 이중 노광 방법으로 패턴을 형성하는 방법들이 개발되었다.
도 2a 내지 도 2d는 한국특허출원 제97-037588호에 개시되어 있는 종래의 이중 노광 방법에 의한 반도체 장치의 미세패턴 형성방법을 설명하기 위한 단면도 및 평면도들이다.
도 2a는 패턴을 구현하고자 할 피식각층(52)이 형성되어 있는 반도체 기판(50) 상에 포토레지스트층(54)을 도포하는 단계를 도시한 단면도이다.
도 2b는 차광막 패턴이 횡 방향으로 길게 신장되어 있는 제1 포토마스크를 이용하여 상기 포토레지스트층(54)을 1차 노광하는 단계를 도시한 평면도이다. 여 기서, 참조부호 54a는 상기 포토레지스트층(54)의 1차 노광패턴을 나타낸다.
도 2c는 차광막 패턴이 종 방향으로 길게 신장되어 있는 제2 포토마스크를 이용하여 상기 포토레지스트층(54)을 2차 노광하는 단계를 도시한 평면도이다. 여기서, 참조부호 54b는 상기 포토레지스트층(54)의 2차 노광패턴을 나타낸다.
도 2d는 도 2c의 절단선 B에 따른 단면도로서, 상기 포토레지스트층(54)을 현상하여 포토레지스트 패턴(54c)을 형성하는 단계를 도시한다. 이어서, 상기 포토레지스트 패턴(54c)을 마스크로 이용하여 그 하부의 피식각층(52)을 식각함으로써 반도체 기판(50) 상에 원하는 패턴을 형성한다.
상술한 종래의 이중 노광 방법에 의하면, 노광시 포토마스크의 차광막 패턴의 모서리 부분에서 광학적인 회절 현상이 발생하는 것을 방지하여 웨이퍼 상에 구현하고자 하는 직사각형의 패턴을 원하는 형상으로 형성할 수 있다. 그러나, 실제로는 두 번의 노광시 2차 노광패턴(54b)과 1차 노광패턴(54a)이 교차되는 영역에서 잠재 이미지(latent image)가 중첩되어 패턴의 라운딩 현상이 발생하게 된다.
따라서, 본 발명의 제1의 목적은 패턴의 라인 가장자리에 라운딩이 발생하는 것을 방지할 수 있는 반도체 장치의 미세패턴 형성방법을 제공하는데 있다.
본 발명의 제2의 목적은 라인/스페이스 패턴과 아일랜드형 패턴으로 동시에 패터닝되는 미세패턴을 형성하는 방법에 있어서, 상기 미세패턴의 라인 가장자리에 라운딩이 발생하는 것을 방지할 수 있는 반도체 장치의 미세패턴 형성방법을 제공하는데 있다.
상기한 제1의 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 주요 패턴을 형성할 피식각층을 형성하는 단계; 상기 피식각층 상에 하드 마스크층을 형성하는 단계; 상기 하드 마스크층을 패터닝하여 상기 주요 패턴의 제1 방향의 외곽을 한정하는 제1 하드 마스크층 패턴을 형성하는 단계; 상기 제1 하드 마스크층 패턴을 패터닝하여 상기 주요 패턴의 제1 방향 및 제2 방향의 외곽을 한정하고 상기 주요 패턴과 동일한 제2 하드 마스크층 패턴을 형성하는 단계; 및 상기 제2 하드 마스크층 패턴을 이용하여 상기 피식각층을 식각하여 상기 주요 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미세패턴 형성방법을 제공한다.
상기 제1 하드 마스크 패턴은 상기 하드 마스크층 상에 상기 주요 패턴의 제1 방향의 외곽을 한정하는 제1 포토레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴을 이용하여 상기 하드 마스크층을 식각하여 형성한다. 상기 제2 하드 마스크층 패턴은 상기 제1 하드 마스크층 패턴이 형성되어 있는 상기 결과물 상에 상기 주요 패턴의 제2 방향의 외곽을 한정하는 제2 포토레지스트 패턴을 형성한 후, 상기 제2 포토레지스트 패턴을 이용하여 상기 제1 하드 마스크층 패턴을 식각하여 상기 제2 하드 마스크층 패턴을 형성한다.
또한, 본 발명의 상기 제1의 목적은 반도체 기판 상에 피식각층을 주요 패턴을 형성하는 단계; 상기 피식각층 상에 하드 마스크층을 형성하는 단계; 상기 하드 마스크층 상에 제1 포토레지스트층을 도포하는 단계; 제1 방향으로 신장되는 제1 차광막 패턴이 형성된 제1 포토마스크를 이용하여 상기 제1 포토레지스트층을 노광 및 현상하여 제1 포토레지스트 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴을 이용하여 상기 하드 마스크층을 식각하여 제1 하드 마스크층 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴을 제거하는 단계; 상기 제1 하드 마스크층 패턴이 형성되어 있는 상기 결과물 상에 제2 포토레지스트층을 도포하는 단계; 상기 제1 방향과 수직인 제2 방향으로 신장되는 제2 차광막 패턴이 형성된 제2 포토마스크를 이용하여 상기 제2 포토레지스트층을 노광 및 현상하여 제2 포토레지스트 패턴을 형성하는 단계; 상기 제2 포토레지스트 패턴을 이용하여 상기 제1 하드 마스크층 패턴을 식각하여 상기 주요 패턴과 동일한 제2 하드 마스크층 패턴을 형성하는 단계; 상기 제2 포토레지스트 패턴을 제거하는 단계; 및 상기 제2 하드 마스크층 패턴을 이용하여 상기 피식각층을 식각하여 상기 주요 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미세패턴 형성방법에 의해 달성될 수 있다.
상기한 제2의 목적을 달성하기 위하여 본 발명은, 라인/스페이스 패턴 및 아일랜드형 패턴으로 동시에 패터닝되는 주요 미세패턴을 형성하는 방법에 있어서, 반도체 기판 상에 주요 미세 패턴을 형성할 피식각층을 형성하는 단계; 상기 피식각층 상에 하드 마스크층을 형성하는 단계; 상기 하드 마스크층 상에, 상기 라인/스페이스 패턴이 형성되어질 제1 영역에서는 라인/스페이스 패턴으로 패터닝되면서 상기 아일랜드형 패턴이 형성되어질 제2 영역에서는 제1 방향으로 신장되는 제1 포토레지스트 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴을 이용하여 상기 하드 마스크층을 식각하여 제1 하드 마스크층 패턴을 형성하는 단계; 상기 제1 포 토레지스트 패턴을 제거하는 단계; 상기 제1 하드 마스크층 패턴이 형성되어 있는 상기 결과물 상에, 상기 제1 영역에서는 상기 라인/스페이스 패턴으로 패터닝되면서 상기 제2 영역에서는 상기 제1 방향과 수직인 제2 방향으로 신장되는 제2 포토레지스트 패턴을 형성하는 단계; 상기 제2 포토레지스트 패턴을 이용하여 상기 제1 하드 마스크층 패턴을 식각하여 상기 주요 미세패턴과 동일한 제2 하드 마스크층 패턴을 형성하는 단계; 상기 제2 포토레지스트 패턴을 제거하는 단계; 및 상기 제2 하드 마스크층 패턴을 이용하여 상기 피식각층을 식각하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미세패턴 형성방법을 제공한다.
본 발명에 의하면, 첫 번째 리소그라피 공정으로 하드 마스크층을 1차 식각하여 제1 하드 마스크층 패턴을 형성한 후 두 번째 리소그라피 공정으로 상기 하드 마스크층을 2차 식각하여 제2 하드 마스크층 패턴을 형성한다. 따라서, 두 번의 리소그라피 공정에 의해 라운딩이 발생하는 영역이 컷팅되며, 제1 포토레지스트 패턴을 제거한 후 제2 포토레지스트 패턴을 형성하기 때문에 1차 노광에 의한 잠재 이미지가 제2 포토레지스트 패턴과 중첩되는 현상이 발생하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3 내지 도 9b는 본 발명에 의한 반도체 장치의 미세패턴 형성방법을 설명하기 위한 단면도 및 평면도들이다.
도 3은 제1 포토레지스트층을 도포하는 단계를 도시한 단면도이다. 먼저, 반도체 기판(100) 상에 주요 패턴을 형성하고자 할 피식각층(102)을 형성한 후, 상기 피식각층 상에 하드 마스크층(104)을 약 1000Å의 두께로 형성한다. 상기 하드 마스크층(104)은 임의의 식각 공정에 대해 상기 피식각층(102)보다 높은 식각 선택비를 갖는 물질로 형성한다. 예를 들어, 상기 피식각층(102)을 폴리실리콘 또는 금속 실리사이드로 형성할 경우, 상기 하드 마스크층(104)은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN), 또는 실리콘 옥시나이트라이드(SiOxNy)로 형성한다.
이어서, 상기 하드 마스크층(104) 상에 제1 포토레지스트층(106)을 스핀-코팅 방식으로 도포한다.
도 4a는 상기 제1 포토레지스트층(106)을 노광 및 현상한 후의 평면도이고, 도 4b 및 도 4c는 각각 도 4a의 절단선 A1 및 A2에 따른 단면도들이다. 도 4d에 도시한 바와 같이 주요 패턴의 제1 방향의 외곽을 한정하기 위하여, 제1 방향 예컨대 횡 방향으로 신장되는 제1 차광막 패턴(152)들이 형성되어 있는 제1 포토마스크(150)를 이용하여 상기 제1 포토레지스트층(106)을 노광한다. 이어서, 현상 공정으로 상기 제1 포토레지스트층(106)의 노광된 영역을 제거하면, 도 4a에 도시한 바와 같이 상기 제1 방향으로 신장되는 제1 포토레지스트 패턴(106a)이 형성된다.
바람직하게는, 상기 제1 포토마스크(150)의 제1 차광막 패턴(152)은 반도체 기판(100) 상에 구현하고자 하는 패턴(도 9a의 참조부호 102a)의 y 방향의 길이에 해당하는 폭과, 상기 패턴의 x 방향의 폭보다 더 긴 길이를 가지고 상기 패턴을 중심으로 x 방향에서 좌우로 길게 신장되는 스트라이프형으로 형성된다.
도 5a는 상기 하드 마스크층(104)을 1차 식각한 후의 평면도이고, 도 5b 및 도 5c는 각각 도 5a의 절단선 A1 및 A2에 따른 단면도들이다. 상기 제1 포토레지스트 패턴(106a)을 식각 마스크로 이용하여 그 하부의 하드 마스크층(104)을 1차 식각한다. 그러면, 상기 상기 주요 패턴의 제1 방향의 외곽을 한정하기 위한, 제1 방향, 즉 횡 방향으로 신장되는 제1 하드 마스크층 패턴(104a)이 형성된다.
도 6a는 제2 포토레지스트층(108)을 도포한 후의 평면도이고, 도 6b 및 도 6c는 각각 도 6a의 절단선 A1 및 A2에 따른 단면도들이다. 상술한 바와 같이 제1 하드 마스크층 패턴(104a)을 형성한 후, 에싱 및 스트립 공정으로 상기 제1 포토레지스트 패턴(106a)을 제거한다. 이어서, 결과물의 전면에 제2 포토레지스트층(108)을 스핀-코팅 방식으로 도포한다.
도 7a는 상기 제2 포토레지스트층(108)을 노광 및 현상한 후의 평면도이고, 도 7b 및 도 7c는 각각 도 7a의 절단선 A1 및 A2에 따른 단면도들이다. 도 7d에 도시한 바와 같이, 상기 주요 패턴의 제2 방향으로의 외곽을 한정하기 위하여, 상기 제1 방향에 대해 수직인 제2 방향, 예컨대 종 방향으로 신장되는 제2 차광막 패턴(162)들이 형성되어 있는 제2 포토마스크(160)를 이용하여 상기 제2 포토레지스트층(108)을 노광한다. 이때, 상기 제1 포토마스크(150) 및 제2 포토마스크(160)는 서로 다른 마스크일 수도 있고, 동일한 마스크일 수도 있다. 상기 제1 포토마스크(150)와 제2 포토마스크(160)를 동일한 마스크로 사용하는 경우에는, 상기 제1 포토마스크(150)를 90°회전시켜서 상기 제1 차광막 패턴(152)에 대해 수직으로 형성되는 제2 차광막 패턴(162)을 갖는 제2 포토마스크(160)를 얻을 수 있다. 바람직 하게는, 상기 제2 포토마스크(160)의 제2 차광막 패턴(162)은 반도체 기판(100) 상에 구현하고자 하는 패턴(도 9a의 참조부호 102a)의 x 방향의 길이에 해당하는 폭과, 상기 패턴의 x 방향의 폭보다 더 긴 길이를 가지고 상기 패턴을 중심으로 y 방향에서 상하로 길게 신장되는 스트라이프형으로 형성된다.
이어서, 현상 공정으로 상기 제2 포토레지스트층(108)의 노광된 영역을 제거하면, 도 7a에 도시한 바와 같이, 상기 주요 패턴의 제2 방향의 외곽을 한정하기 위한, 상기 제2 방향으로 신장되는 제2 포토레지스트 패턴(108a)이 형성된다. 본 발명에서는, 상기 제1 포토레지스트 패턴(106a)을 제거한 후 제2 포토레지스트 패턴(108a)을 형성하기 때문에 1차 노광에 의한 잠재 이미지가 제2 포토레지스트 패턴(108a)과 중첩되는 현상이 발생하지 않는다.
도 8a는 상기 하드 마스크층(104)을 2차 식각한 후의 평면도이고, 도 8b는 도 8a의 절단선 A1에 따른 단면도이다. 상기 제2 포토레지스트 패턴(108a)을 식각 마스크로 이용하여 그 하부의 제1 하드 마스크층 패턴(104a)을 2차 식각한다. 그러면, 도 8a에 도시한 바와 같이 상기 주요 패턴과 동일한 직사각형의 제2 하드 마스크층 패턴(104b)들이 형성된다.
일반적으로, 라인/스페이스 패턴과 같이 스트라이프가 주기적으로 형성되는 패턴에서는 모서리의 라운딩 현상이 발생하지 않는다. 그러나, 도 4에서 설명한 첫 번째 리소그라피 공정에서 형성된 제1 포토레지스트 패턴(106a)의 라인 가장자리에 라운딩이 발생되었더라도, 두 번째 리소그라피 공정에서 형성되는 제2 포토레지스트 패턴(106b)이 제1 포토레지스트 패턴(106a)에서 라운딩이 발생하는 부분을 컷팅 하게 된다. 따라서, 상기 제2 포토레지스트 패턴(106b)을 식각 마스크로 이용하여 형성되는 제2 하드 마스크층 패턴(104b)의 라인 가장자리에는 라운딩이 발생하지 않는다.
도 9a는 피식각층(102)을 식각한 후의 평면도이고, 도 9b는 도 9a의 절단선 A1에 따른 단면도이다. 상술한 바와 같이 제2 하드 마스크층 패턴(104b)을 형성한 후, 에싱 및 스트립 공정으로 상기 제2 포토레지스트 패턴(106b)을 제거한다. 이어서, 상기 제2 하드 마스크층 패턴(104b)을 식각 마스크로 이용하여 그 하부의 피식각층(102)을 식각한 후, 상기 제2 하드 마스크층 패턴(104b)을 제거한다. 그러면, 도 9a에 도시한 바와 같이 원하는 직사각형의 패턴(102a)들이 형성된다.
도 10a 내지 도 10c는 본 발명의 바람직한 실시예에 의한 SRAM 장치의 게이트 형성방법을 설명하기 위한 평면도들이다.
도 10a는 첫 번째 리소그라피 공정에서 형성되는 제1 포토레지스트 패턴(200)을 도시한 평면도이고, 도 10b는 두 번째 리소그라피 공정에서 형성되는 제2 포토레지스트 패턴(202)을 도시한 평면도이다.
도 10c는 상기 제1 포토레지스트 패턴(200)과 제2 포토레지스트 패턴(202)을 이용하여 최종적으로 형성되는 게이트 패턴(204)을 도시한 평면도이다.
도 10c에 도시한 바와 같이, SRAM 장치의 게이트(204) 패턴들은 일부 영역에서는 라인/스페이스 패턴(D)으로 형성되고, 다른 영역에서는 아일랜드형 패턴(E)으로 형성된다. 따라서, 상기 제1 포토레지스트 패턴(200)과 제2 포토레지스트 패턴(202)은 광 근접 효과의 영향을 받지 않는 라인/스페이스 패턴이 형성되어질 영역에서는 동일한 라인/스페이스 패턴으로 패터닝되면서, 라운딩 현상이 발생하는 아일랜드형 패턴이 형성되어질 영역에서는 서로 수직한 패턴으로 패터닝된다. 그 결과, 라인 가장자리(도 10c의 F 참조)에 라운딩이 발생하지 않는 아일랜드형 패턴(E) 및 라인/스페이스 패턴(D)을 갖는 게이트 패턴(204)을 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면, 첫 번째 리소그라피 공정으로 하드 마스크층을 1차 식각하여 제1 하드 마스크층 패턴을 형성한 후 두 번째 리소그라피 공정으로 상기 하드 마스크층을 2차 식각하여 제2 하드 마스크층 패턴을 형성한다. 따라서, 두 번의 리소그라피 공정에 의해 라운딩이 발생하는 영역이 컷팅되며, 제1 포토레지스트 패턴을 제거한 후 제2 포토레지스트 패턴을 형성하기 때문에 1차 노광에 의한 잠재 이미지가 제2 포토레지스트 패턴과 중첩되는 현상이 발생하지 않는다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 반도체 기판 상에 주요 패턴을 형성할 피식각층을 형성하는 단계;
    상기 피식각층 상에 상기 피식각층보다 높은 식각 선택비를 갖는 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층을 패터닝하여 상기 주요 패턴의 제1 방향의 외곽을 한정하는 제1 하드 마스크층 패턴을 형성하는 단계;
    상기 제1 하드 마스크층 패턴을 패터닝하여 상기 주요 패턴의 제1 방향 및 제2 방향의 외곽을 한정하고 상기 주요 패턴과 동일한 제2 하드 마스크층 패턴을 형성하는 단계; 및
    상기 제2 하드 마스크층 패턴을 이용하여 상기 피식각층을 식각하여 상기 주요 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미세패턴 형성방법.
  2. 제1항에 있어서, 상기 제1 하드 마스크 패턴을 형성하는 단계는,
    상기 하드 마스크층 상에 상기 주요 패턴의 제1 방향의 외곽을 한정하는 제1 포토레지스트 패턴을 형성하는 단계; 및
    상기 제1 포토레지스트 패턴을 이용하여 상기 하드 마스크층을 식각하여 상기 제1 하드 마스크층 패턴을 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  3. 제1항에 있어서, 상기 제2 하드 마스크층 패턴을 형성하는 단계는,
    상기 제1 하드 마스크층 패턴이 형성되어 있는 상기 결과물 상에 상기 주요 패턴의 제2 방향의 외곽을 한정하는 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 이용하여 상기 제1 하드 마스크층 패턴을 식각하여 상기 제2 하드 마스크층 패턴을 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  4. 삭제
  5. 제1항에 있어서, 상기 피식각층을 폴리실리콘 또는 금속 실리사이드로 형성할 경우, 상기 하드 마스크층은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN), 또는 실리콘 옥시나이트라이드(SiOxNy)로 형성하는 것을 특징으로 하는 반도체 장치의 미세패턴 형성방법.
  6. 제1항에 있어서, 상기 제2 방향은 상기 제1 방향에 대하여 수직인 것을 특징으로 하는 반도체 장치의 미세패턴 형성방법.
  7. 반도체 기판 상에 피식각층을 주요 패턴을 형성하는 단계;
    상기 피식각층 상에 상기 피식각층보다 높은 식각 선택비를 갖는 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층 상에 제1 포토레지스트층을 도포하는 단계;
    제1 방향으로 신장되는 제1 차광막 패턴이 형성된 제1 포토마스크를 이용하여 상기 제1 포토레지스트층을 노광 및 현상하여 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 이용하여 상기 하드 마스크층을 식각하여 제1 하드 마스크층 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 제거하는 단계;
    상기 제1 하드 마스크층 패턴이 형성되어 있는 상기 결과물 상에 제2 포토레지스트층을 도포하는 단계;
    상기 제1 방향과 수직인 제2 방향으로 신장되는 제2 차광막 패턴이 형성된 제2 포토마스크를 이용하여 상기 제2 포토레지스트층을 노광 및 현상하여 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 이용하여 상기 제1 하드 마스크층 패턴을 식각하여 상기 주요 패턴과 동일한 제2 하드 마스크층 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 제거하는 단계; 및
    상기 제2 하드 마스크층 패턴을 이용하여 상기 피식각층을 식각하여 상기 주요 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미세패턴 형성방법.
  8. 삭제
  9. 제7항에 있어서, 상기 피식각층을 폴리실리콘 또는 금속 실리사이드로 형성할 경우, 상기 하드 마스크층은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN), 또는 실리콘 옥시나이트라이드(SiOxNy)로 형성하는 것을 특징으로 하는 반도체 장치의 미세패턴 형성방법.
  10. 제7항에 있어서, 상기 제1 포토마스크와 제2 포토마스크는 서로 동일한 마스크로서, 상기 제2 포토마스크는 상기 제1 포토마스크를 90°회전시킨 것임을 특징으로 하는 반도체 장치의 미세패턴 형성방법.
  11. 라인/스페이스 패턴 및 아일랜드형 패턴으로 동시에 패터닝되는 주요 미세패턴을 형성하는 방법에 있어서,
    반도체 기판 상에 주요 미세 패턴을 형성할 피식각층을 형성하는 단계;
    상기 피식각층 상에 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층 상에, 상기 라인/스페이스 패턴이 형성되어질 제1 영역 에서는 라인/스페이스 패턴으로 패터닝되면서 상기 아일랜드형 패턴이 형성되어질 제2 영역에서는 제1 방향으로 신장되는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 이용하여 상기 하드 마스크층을 식각하여 제1 하드 마스크층 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 제거하는 단계;
    상기 제1 하드 마스크층 패턴이 형성되어 있는 상기 결과물 상에, 상기 제1 영역에서는 상기 라인/스페이스 패턴으로 패터닝되면서 상기 제2 영역에서는 상기 제1 방향과 수직인 제2 방향으로 신장되는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 이용하여 상기 제1 하드 마스크층 패턴을 식각하여 상기 주요 미세패턴과 동일한 제2 하드 마스크층 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 제거하는 단계; 및
    상기 제2 하드 마스크층 패턴을 이용하여 상기 피식각층을 식각하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미세패턴 형성방법.
  12. 제11항에 있어서, 상기 하드 마스크층은 임의의 식각 공정에 대해 상기 피식각층보다 높은 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 반도체 장치의 미세패턴 형성방법.
  13. 제12항에 있어서, 상기 피식각층을 폴리실리콘 또는 금속 실리사이드로 형성 할 경우, 상기 하드 마스크층은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN), 또는 실리콘 옥시나이트라이드(SiOxNy)로 형성하는 것을 특징으로 하는 반도체 장치의 미세패턴 형성방법.
KR1020000067079A 2000-11-13 2000-11-13 반도체 장치의 미세패턴 형성방법 KR100669862B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020000067079A KR100669862B1 (ko) 2000-11-13 2000-11-13 반도체 장치의 미세패턴 형성방법
TW089126478A TW535209B (en) 2000-11-13 2000-12-12 Method of forming fine patterns in semiconductor device
US09/847,290 US6571384B2 (en) 2000-11-13 2001-05-03 Method of forming fine patterns on semiconductor device
JP2001287009A JP3884934B2 (ja) 2000-11-13 2001-09-20 半導体装置のパターン形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000067079A KR100669862B1 (ko) 2000-11-13 2000-11-13 반도체 장치의 미세패턴 형성방법

Publications (2)

Publication Number Publication Date
KR20020037096A KR20020037096A (ko) 2002-05-18
KR100669862B1 true KR100669862B1 (ko) 2007-01-17

Family

ID=19698575

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000067079A KR100669862B1 (ko) 2000-11-13 2000-11-13 반도체 장치의 미세패턴 형성방법

Country Status (4)

Country Link
US (1) US6571384B2 (ko)
JP (1) JP3884934B2 (ko)
KR (1) KR100669862B1 (ko)
TW (1) TW535209B (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4776813B2 (ja) * 2001-06-12 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100470723B1 (ko) * 2002-11-23 2005-03-10 삼성전자주식회사 메모리 셀의 도전성 패턴 형성 방법
US8110345B2 (en) * 2002-12-04 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. High resolution lithography system and method
US7142282B2 (en) * 2003-10-17 2006-11-28 Intel Corporation Device including contacts
US7071121B2 (en) * 2003-10-28 2006-07-04 Hewlett-Packard Development Company, L.P. Patterned ceramic films and method for producing the same
US7064078B2 (en) * 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
KR100685897B1 (ko) * 2005-07-26 2007-02-26 동부일렉트로닉스 주식회사 반도체 소자의 패턴 형성방법
JP2007123342A (ja) * 2005-10-25 2007-05-17 Nec Electronics Corp 半導体装置の製造方法。
US7910289B2 (en) * 2006-01-06 2011-03-22 Texas Instruments Incorporated Use of dual mask processing of different composition such as inorganic/organic to enable a single poly etch using a two-print-two-etch approach
KR100767399B1 (ko) * 2006-07-03 2007-10-17 삼성전자주식회사 핀-펫을 포함하는 반도체 장치의 제조 방법
JP4987411B2 (ja) * 2006-09-29 2012-07-25 東京応化工業株式会社 パターン形成方法
JP5000250B2 (ja) * 2006-09-29 2012-08-15 東京応化工業株式会社 パターン形成方法
JP4237216B2 (ja) 2006-10-05 2009-03-11 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP5106020B2 (ja) * 2007-02-08 2012-12-26 パナソニック株式会社 パターン形成方法
JP4927678B2 (ja) * 2007-03-13 2012-05-09 パナソニック株式会社 パターン形成方法
JP5233219B2 (ja) * 2007-09-20 2013-07-10 富士通セミコンダクター株式会社 半導体装置の製造方法及びフォトマスクの設計方法
JP5096860B2 (ja) * 2007-10-04 2012-12-12 パナソニック株式会社 パターン形成方法
EP2245512B1 (en) * 2008-01-29 2019-09-11 Brewer Science, Inc. On-track process for patterning hardmask by multiple dark field exposures
KR100968414B1 (ko) * 2008-08-29 2010-07-07 주식회사 하이닉스반도체 반도체 장치 제조 방법
JP4891962B2 (ja) * 2008-09-17 2012-03-07 株式会社東芝 半導体装置の製造方法
US8563410B2 (en) * 2009-11-25 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. End-cut first approach for critical dimension control
JP5661524B2 (ja) 2011-03-22 2015-01-28 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US8741776B2 (en) * 2012-02-07 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning process for fin-like field effect transistor (finFET) device
KR101907693B1 (ko) * 2012-02-24 2018-10-12 에스케이하이닉스 주식회사 반도체 장치, 메모리 시스템 및 반도체 장치 제조 방법
JP2014127566A (ja) * 2012-12-26 2014-07-07 Panasonic Corp 不揮発性記憶装置の製造方法および不揮発性記憶装置
US8993217B1 (en) 2013-04-04 2015-03-31 Western Digital (Fremont), Llc Double exposure technique for high resolution disk imaging
EP3155643B1 (en) * 2014-06-13 2020-10-21 Intel Corporation Vertical channel transistors fabrication process by selective subtraction of a regular grid
KR102519190B1 (ko) * 2015-11-19 2023-04-10 삼성전자주식회사 반도체 소자의 제조 방법
CN106803494B (zh) * 2016-12-28 2019-11-22 上海集成电路研发中心有限公司 一种鳍式场效应晶体管金属图案的制备方法
CN107578987A (zh) * 2017-08-16 2018-01-12 上海华力微电子有限公司 一种栅极双重曝光图案化方法
CN109920730B (zh) 2017-12-13 2021-04-20 联华电子股份有限公司 一种图案化方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990003944A (ko) * 1997-06-26 1999-01-15 김영환 반도체 장치의 미세구조 형성방법
JP2000077667A (ja) * 1998-08-28 2000-03-14 Seiko Epson Corp 半導体装置の製造方法
JP2000147783A (ja) * 1998-11-17 2000-05-26 Mitsubishi Electric Corp 微細パターン形成方法を用いた半導体装置の製造方法および当該方法により製造した半導体装置
JP2000286336A (ja) * 1999-01-13 2000-10-13 Lucent Technol Inc 集積回路の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10282635A (ja) * 1997-04-09 1998-10-23 Sony Corp パターンデータ補正方法、電子線描画方法、フォトマスク及びその作製方法、露光方法、半導体装置及びその製造方法、並びにパターンデータ補正装置
KR19990015462A (ko) 1997-08-06 1999-03-05 윤종용 2개의 포토마스크를 사용하는 포토리소그래피 공정에의한반도체 장치의 패턴 형성 방법
US5959325A (en) * 1997-08-21 1999-09-28 International Business Machines Corporation Method for forming cornered images on a substrate and photomask formed thereby
US5998069A (en) * 1998-02-27 1999-12-07 Micron Technology, Inc. Electrically programmable photolithography mask
TW415060B (en) * 1998-08-31 2000-12-11 United Microelectronics Corp Manufacturing method of self-aligned via hole in the multilevel interconnects
US6287732B1 (en) * 1999-07-19 2001-09-11 Marc David Levenson Generic phase shift masks
US6312855B1 (en) * 1999-11-22 2001-11-06 United Microelectronics Corp. Three-phase phase shift mask
TW436933B (en) * 1999-12-30 2001-05-28 Taiwan Semiconductor Mfg Method for defining a pattern
US6294295B1 (en) * 2000-03-06 2001-09-25 Taiwan Semiconductor Manufacturing Company Variable transmittance phase shifter to compensate for side lobe problem on rim type attenuating phase shifting masks
JP2002023342A (ja) * 2000-07-13 2002-01-23 Shin Etsu Chem Co Ltd 位相シフトマスクブランク、位相シフトマスク及びこれらの製造方法
JP2002148779A (ja) * 2000-11-07 2002-05-22 Toshiba Corp マスクパターン補正方法、フォトマスク及びマスクパターン補正方法プログラムを格納したコンピュータ読み取り可能な記録媒体
US6395636B1 (en) * 2001-01-09 2002-05-28 Honeywell International Inc. Methods for improved planarization post CMP processing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990003944A (ko) * 1997-06-26 1999-01-15 김영환 반도체 장치의 미세구조 형성방법
JP2000077667A (ja) * 1998-08-28 2000-03-14 Seiko Epson Corp 半導体装置の製造方法
JP2000147783A (ja) * 1998-11-17 2000-05-26 Mitsubishi Electric Corp 微細パターン形成方法を用いた半導体装置の製造方法および当該方法により製造した半導体装置
JP2000286336A (ja) * 1999-01-13 2000-10-13 Lucent Technol Inc 集積回路の製造方法

Also Published As

Publication number Publication date
TW535209B (en) 2003-06-01
US6571384B2 (en) 2003-05-27
KR20020037096A (ko) 2002-05-18
JP2002175981A (ja) 2002-06-21
US20020059557A1 (en) 2002-05-16
JP3884934B2 (ja) 2007-02-21

Similar Documents

Publication Publication Date Title
KR100669862B1 (ko) 반도체 장치의 미세패턴 형성방법
US7494765B2 (en) Method for patterning photoresist pillars using a photomask having a plurality of chromeless nonprinting phase shifting windows
US7737016B2 (en) Two-print two-etch method for enhancement of CD control using ghost poly
US8409786B2 (en) Pattern forming method and method for manufacturing semiconductor device
US20010005619A1 (en) Method of forming photomask and method of manufacturing semiconductor device
JP2001235850A (ja) フォトマスクパターンの設計方法、レジストパターンの形成方法および半導体装置の製造方法
US6428938B1 (en) Phase-shift mask for printing high-resolution images and a method of fabrication
US6440613B1 (en) Method of fabricating attenuated phase shift mask
KR20090001130A (ko) 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법
CN109935515B (zh) 形成图形的方法
JP2002055432A (ja) フォトマスク装置及びパターン形成方法
US7018747B2 (en) Photomask having line end phase anchors
US7332098B2 (en) Phase shift mask and fabricating method thereof
US6767672B2 (en) Method for forming a phase-shifting mask for semiconductor device manufacture
KR19980077753A (ko) 포토리소그래피 공정에 의한 반도체장치의 패턴형성방법
TW582057B (en) A method of improving the non-uniformity of critical dimensions
KR100762234B1 (ko) 포토마스크 및 이를 이용한 노광방법
KR100781861B1 (ko) 반도체 소자의 제조 방법
US20090297957A1 (en) Exposure mask and method for manufacturing semiconductor device using the same
KR19990015462A (ko) 2개의 포토마스크를 사용하는 포토리소그래피 공정에의한반도체 장치의 패턴 형성 방법
CN112946995A (zh) 掩膜版以及半导体结构的形成方法
KR100401517B1 (ko) 반도체 제조용 노광 마스크의 제조방법
KR100824198B1 (ko) 반도체 소자의 제조방법
US7135255B2 (en) Layout impact reduction with angled phase shapes
KR20030092569A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee