KR100968414B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

본 발명은 활성영역을 정의하는 홀 타입의 감광막 패턴이 해상도의 한계로 인한 마진 부족을 해결할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 발명은 기판 상에 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 라인 타입의 제1감광막 패턴을 형성하는 단계; 상기 제1감광막 패턴을 식각장벽으로 상기 하드마스크층을 식각하는 단계; 상기 제1감광막 패턴을 제거하는 단계; 상기 하드마스크층 상에 상기 제1감광막 패턴과 교차되는 라인 타입의 제2감광막 패턴을 형성하는 단계; 상기 제2감광막 패턴을 식각장벽으로 상기 하드마스크층을 식각하는 단계; 상기 제2감광막 패턴을 제거하는 단계; 식각된 상기 하드마스크층을 식각장벽으로 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치에 절연막을 매립하여 소자분리막을 형성하는 단계를 포함하여, 서로 교차되는 라인 타입의 제1 및 제2감광막 패턴을 이용하여 감광막 패턴의 노광 마진을 확보하면서 홀 타입의 활성영역보다 1.8배 큰 피치(Pitch)를 갖는 활성영역을 형성하면서도, 활성영역 간의 브릿지를 방지할 수 있으며, 고밀도(High Density) 반도체 장치 구현이 가능한 효과가 있다.
감광막 패턴, 활성영역, 해상도

Description

반도체 장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 활성영역 제조 방법에 관한 것이다.
반도체 장치의 디자인 룰(Design Rule)이 축소화(Shrink) 됨에 따라 감광막 패턴을 적용한 마스크 공정 마진이 부족해지고 있다.
현재, 활성영역을 정의하기 위한 감광막 패턴은 홀 타입(Hole Type)으로 형성되고 있다.
그러나, 반도체 장치의 축소화가 지속 됨에 따라 홀을 정의하는 감광막 패턴의 해상도에 한계가 있으며, 홀 간의 일정 간격을 유지시켜 주기 위해 홀의 면적을 증가시키는데도 역시 한계가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 활성영역을 정의하는 홀 타입의 감광막 패턴이 해상도의 한계로 인한 마진 부족을 해결할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법은 기판 상에 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 라인 타입의 제1감광막 패턴을 형성하는 단계; 상기 제1감광막 패턴을 식각장벽으로 상기 하드마스크층을 식각하는 단계; 상기 제1감광막 패턴을 제거하는 단계; 상기 하드마스크층 상에 상기 제1감광막 패턴과 교차되는 라인 타입의 제2감광막 패턴을 형성하는 단계; 상기 제2감광막 패턴을 식각장벽으로 상기 하드마스크층을 식각하는 단계; 상기 제2감광막 패턴을 제거하는 단계; 식각된 상기 하드마스크층을 식각장벽으로 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치에 절연막을 매립하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명에 의한 반도체 장치 제조 방법은 서로 교차되는 라인 타입의 제1 및 제2감광막 패턴을 이용하여 하드마스크층에 각각 두번의 식각을 진행함으로 써 감광막 패턴의 노광 마진을 확보하면서 홀 타입의 활성영역보다 1.8배 큰 피치(Pitch)를 갖는 활성영역을 형성하는 효과가 있다.
또한, 감광막 패턴의 노광 마진을 확보하여 활성영역 간의 브릿지를 방지할 수 있으며, 이에 따라 소자분리막의 폭을 감소할 수 있어서, 고밀도(High Density) 반도체 장치 구현이 가능한 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 활성영역을 정의하는 소자분리막 형성 방법에 관한 것으로, 홀 타입으로 활성영역을 형성하는 경우, 감광막 패턴의 해상도 한계에 의해 마진이 부족해지는 등의 문제를 해결하기 위해 라인타입의 제1 및 제2감광막 패턴을 사용하여 감광막 패턴의 노광마진을 확보하며, 이에 대하여는 도 1a 및 도 1b에서 자세히 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 감광막 패턴 제조 방법을 설명하기 위한 평면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 라인 타입의 제1감광막 패턴(12)을 형성한다. 제1감광막 패턴(12)은 사선으로 형성되며, 라인/스페이스 형태를 갖 는다. 이때, 활성영역 부분을 덮는 라인(Line)과 소자분리막 영역을 정의하는 스페이스(Space)는 그 폭이 서로 다르게 형성되며, 라인이 스페이스보다 더 큰 폭을 갖는다.
제1감광막 패턴(12)을 라인 타입으로 형성함으로써, 홀 타입 형성시 부족한 노광 마진을 확보할 수 있다.
도 1b에 도시된 바와 같이, 기판(11) 상에 라인 타입의 제2감광막 패턴(13)을 형성한다. 제2감광막 패턴(13)은 사선으로 형성되며, 라인/스페이스 형태를 갖는다. 이때, 활성영역 부분을 덮는 라인과 소자분리막 영역을 정의하는 스페이스는 그 폭이 서로 다르게 형성되며, 라인이 스페이스보다 더 큰 폭을 갖는다.
특히, 제2감광막 패턴(13)은 도 1a에 도시된 제1감광막 패턴(12)과 서로 교차되는 사선으로 형성된다.
위와 같이, 제1 및 제2감광막 패턴(12, 13)을 라인 타입으로 형성함으로써, 홀 타입 형성시 부족한 노광 마진을 확보하면서, 홀 타입으로 형성된 활성영역보다 1.8배 큰 셀 피치(Cell Pitch)를 갖는 활성영역을 정의할 수 있다. 또한, 노광 마진을 확보하기 위해 소자분리막을 넓게 형성했던 홀 타입의 감광막 패턴과 대비하여, 활성영역 간의 간격을 감소시켜도 충분한 노광 마진이 확보되기 때문에 고밀도(High Density) 반도체 장치를 형성할 수 있다.
도 2는 도 1a 및 도 1b에 도시된 감광막 패턴에 의해 형성된 활성영역을 나타내는 평면도이다.
도 2에 도시된 바와 같이, 서로 교차되는 라인 타입의 제1 및 제2감광막 패턴에 의해 식각되는 하드마스크 패턴(21)은 장축과 단축을 갖는 마름모형태로 형성된다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 사시도이다.
도 3a에 도시된 바와 같이, 기판(31) 상에 하드마스크층(32)을 형성한다. 하드마스크층(32)은 기판(31)을 식각하기 위한 것으로, 기판(31)과 선택비를 갖는 물질로 형성하는 것이 바람직하다. 하드마스크층(32)은 질화막을 포함할 수 있다.
이어서, 하드마스크층(32) 상에 라인 타입의 제1감광막 패턴(33)을 형성한다. 제1감광막 패턴(33)은 사선으로 형성되며, 라인/스페이스 형태를 갖는다. 이때, 활성영역 부분을 덮는 라인과 소자분리막 영역을 정의하는 스페이스는 그 폭이 서로 다르게 형성되며, 라인이 스페이스보다 더 큰 폭을 갖는다.
제1감광막 패턴(33)을 라인 타입으로 형성함으로써, 홀 타입 형성시 부족한 노광 마진을 확보할 수 있다.
도 3b에 도시된 바와 같이, 제1감광막 패턴(33)을 식각장벽으로 하드마스크층(32, 도 3a 참조)을 식각한다. 식각된 하드마스크층(32A)는 제1감광막 패턴(33)과 동일하게 사선의 라인 타입으로 형성된다.
이어서, 제1감광막 패턴(33)을 제거한다. 제1감광막 패턴(33)은 건식식각으로 제거할 수 있으며, 건식식각은 산소 스트립 공정으로 진행할 수 있다.
도 3c에 도시된 바와 같이, 식각된 하드마스크층(32A) 상에 라인타입의 제2감광막 패턴(34)을 형성한다. 제2감광막 패턴(34)은 제1감광막 패턴(33)과 서로 교차되도록 즉, 제1감광막 패턴(33)으로 식각된 하드마스크층(32A)과 서로 교차되는 방향으로 형성된다.
제2감광막 패턴(34) 역시 사선으로 형성되며, 라인/스페이스 형태를 갖는다. 또한, 제2감광막 패턴(34)의 라인 폭과 스페이스 폭은 제1감광막 패턴(33)과 각각 동일한 폭으로 형성하는 것이 바람직하다. 즉, 활성영역 부분을 덮는 라인과 소자분리막 영역을 정의하는 스페이스는 그 폭이 서로 다르게 형성되며, 라인이 스페이스보다 더 큰 폭을 갖는다.
도 3d에 도시된 바와 같이, 제2감광막 패턴(34, 도 3c 참조)을 식각장벽으로 하드마스크층(32A, 도 3c 참조)을 식각하여 하드마스크 패턴(32B)을 형성한다. 하드마스크 패턴(32B)은 서로 교차되는 라인 타입의 제1 및 제2감광막 패턴(33, 34)을 이용하여 각각 두 번의 식각이 진행되며, 결국 장축과 단축을 갖는 마름모 형태가 정의된다.
하드마스크 패턴(32B)은 활성영역을 정의하고 있으며, 소자분리 영역이 오픈되도록 형성된다.
도 3e에 도시된 바와 같이, 하드마스크 패턴(32B)을 식각장벽으로 기판(31)을 식각하여 트렌치(35, Trench)를 형성한다. 트렌치(35)가 형성되지 않고 하드마스크 패턴(32B)에 의해 보호되어 잔류하는 부분은 후속 기판(31)의 활성영역이 된다.
도 3f에 도시된 바와 같이, 트렌치(35)에 절연막을 매립하고, 식각 또는 연마공정을 진행하여 소자분리막(36)을 형성한다.
구체적으로, 트렌치(35)를 매립하는 절연막을 형성한 후, 하드마스크 패턴(32B)의 상부가 드러나는 타겟으로 식각 또는 연마공정을 진행하여 소자분리막(36)을 형성한다.
절연막은 산화막으로 형성하는 것이 바람직하다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
도 3g에 도시된 바와 같이, 하드마스크 패턴(32B)을 제거한다. 하드마스크 패턴(32B)은 건식 또는 습식식각으로 제거할 수 있다.
하드마스크 패턴(32B)의 제거 및 후속 세정공정에 의해 소자분리막(36)이 손실되면서 일정 두께 낮아질 수 있다.
하드마스크 패턴(32B)이 제거되면서 소자분리막(36) 사이에 활성영역(31A)이 정의되며, 하드마스크 패턴(32B)의 제거시 소자분리막(36)이 일부두께 손실될 수 있다.
위와 같이, 서로 교차되는 라인 타입의 제1 및 제2감광막 패턴을 이용하여 하드마스크층에 각각 두번의 식각을 진행함으로써 감광막 패턴의 노광 마진을 확보하면서 홀 타입의 활성영역보다 1.8배 큰 피치(Pitch)를 갖는 활성영역을 형성할 수 있다. 또한, 감광막 패턴의 노광 마진을 확보하여 활성영역 간의 브릿지를 방지할 수 있으며, 이에 따라 소자분리막의 폭을 감소할 수 있어서, 고밀도(High Density) 반도체 장치 구현이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 감광막 패턴 제조 방법을 설명하기 위한 평면도,
도 2는 도 1a 및 도 1b에 도시된 감광막 패턴에 의해 형성된 활성영역을 나타내는 평면도,
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 사시도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판
12A : 하드마스크 패턴
13 : 제1감광막 패턴
14 : 제2감광막 패턴

Claims (5)

  1. 기판 상에 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상에 라인 타입의 제1감광막 패턴을 형성하는 단계;
    상기 제1감광막 패턴을 식각장벽으로 상기 하드마스크층을 식각하는 단계;
    상기 제1감광막 패턴을 제거하는 단계;
    상기 하드마스크층 상에 상기 제1감광막 패턴과 교차되는 라인 타입의 제2감광막 패턴을 형성하는 단계;
    상기 제2감광막 패턴을 식각장벽으로 상기 하드마스크층을 식각하는 단계;
    상기 제2감광막 패턴을 제거하는 단계;
    식각된 상기 하드마스크층을 식각장벽으로 상기 기판을 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치에 절연막을 매립하여 소자분리막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 제1 및 제2감광막 패턴은 사선으로 형성되는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 하드마스크층은 상기 기판과 선택비를 갖는 물질을 포함하는 반도체 장치 제조 방법.
  4. 제3항에 있어서,
    상기 하드마스크층은 질화막을 포함하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 절연막은 산화막을 포함하는 반도체 장치 제조 방법.
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