KR102037063B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 상부에 형성된 소자 분리막에 의해 감싸지는 액티브 패턴을 포함하는 기판을 구비한다. 상기 액티브 패턴은 제1 연장부, 제2 연장부, 제3 연장부, 제1 돌출부 및 제2 돌출부를 포함한다. 상기 제1 연장부는 제1 방향을 따라 연장된다. 상기 제2 연장부는 상기 제1 연장부의 일단으로부터, 상기 제1 방향과 둔각을 이루는 제3 방향을 따라 연장된다. 상기 제3 연장부는 상기 제1 연장부의 타단으로부터, 상기 제3 방향의 반대 방향을 따라 연장된다. 상기 제1 돌출부는 상기 제1 연장부에 접촉하지 않는 상기 제2 연장부의 일단으로부터 상기 제1 방향의 반대 방향으로 돌출한다. 상기 제2 돌출부는 상기 제1 연장부에 접촉하지 않는 제3 연장부의 일단으로부터 상기 제1 방향으로 돌출한다. 상기 제1 연장부, 상기 제1 돌출부 및 상기 제2 돌출부는 이후 형성되는 커패시터 또는 비트 라인과 전기적으로 연결되는 콘택들과 접촉할 수 있다. 상기 콘택들은 상기 제1 연장부, 상기 제1 돌출부 및 상기 제2 돌출부와 보다 넓은 면적으로 접촉할 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor Devices and methods of manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
고집적화에 따라, 액티브 패턴의 종횡비는 더욱 높아지고 있다. 그런데, 상기 액티브 패턴의 높은 종횡비로 인해, 비트라인 및 커패시터와 전기적으로 연결되는 부분의 콘택 마진이 감소하여 콘택 저항이 점점 증가하는 문제점이 발생할 수 있다. 이러한 콘택 저항의 증가는 결국 반도체 소자의 동작 특성을 감소시키기 때문에, 이에 따라 콘택 마진을 확보하는 방법이 요구되고 있다.
본 발명의 일 목적은 콘택 마진을 확보할 수 있는 액티브 패턴을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 콘택 마진을 확보할 수 있는 액티브 패턴을 포함하는 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 상부에 형성된 소자 분리막에 의해 감싸지는 액티브 패턴을 포함하는 기판을 구비한다. 상기 액티브 패턴은 제1 연장부, 제2 연장부, 제3 연장부, 제1 돌출부 및 제2 돌출부를 포함한다. 상기 제1 연장부는 제1 방향을 따라 연장된다. 상기 제2 연장부는 상기 제1 연장부의 일단으로부터, 상기 제1 방향과 둔각을 이루는 제3 방향을 따라 연장된다. 상기 제3 연장부는 상기 제1 연장부의 타단으로부터, 상기 제3 방향의 반대 방향을 따라 연장된다. 상기 제1 돌출부는 상기 제1 연장부에 접촉하지 않는 상기 제2 연장부의 일단으로부터 상기 제1 방향의 반대 방향으로 돌출한다. 상기 제2 돌출부는 상기 제1 연장부에 접촉하지 않는 제3 연장부의 일단으로부터 상기 제1 방향으로 돌출한다.
예시적인 실시예들에 있어서, 상기 제2 연장부와 상기 제3 연장부는 상기 제1 연장부를 중심으로 대칭되도록 배치되며, 상기 제1 돌출부와 상기 제2 돌출부는 상기 제1 연장부를 중심으로 대칭되도록 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 돌출부 및 상기 제2 돌출부는 상기 제1 연장부보다 짧은 길이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 연장부의 폭은 상기 제2 연장부 또는 상기 제3 연장부의 폭과 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 연장부의 폭은 상기 제2 연장부 또는 상기 제3 연장부의 폭보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 워드 라인, 비트 라인, 제1 콘택, 제2 콘택 및 커패시터를 더 포함할 수 있다. 상기 워드 라인은 상기 기판 상부에 상기 제1 방향에 수직한 제2 방향을 따라 연장될 수 있다. 상기 비트 라인은 상기 기판 상에 상기 제1 방향을 따라 연장될 수 있다. 상기 제1 콘택은 상기 액티브 패턴의 상기 제1 연장부와 상기 비트 라인에 접촉할 수 있다. 상기 커패시터는 상기 기판 상에 형성될 수 있다. 상기 제2 콘택은 상기 액티브 패턴의 상기 제1 돌출부 또는 상기 제2 돌출부와 상기 커패시터에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 콘택과 상기 액티브 패턴의 상기 제1 연장부가 접촉하는 영역의 수평 단면은 상기 제1 방향에 평행한 장변을 갖는 직사각형 또는 상기 제1 방향에 평행한 장축을 갖는 타원형일 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택의 수평 단면은 상기 제1 방향에 평행한 장변을 갖는 직사각형일 수 있다.
예시적인 실시예들에 있어서, 상기 워드 라인은 상기 제1 방향을 따라 복수 개로 형성되고, 상기 비트 라인은 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
본 발명의 다른 목적을 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상부를 부분적으로 제거하여 트렌치를 형성함으로써 상기 기판에 액티브 패턴을 정의한다. 상기 트렌치를 매립하는 소자 분리막을 형성한다. 상기 액티브 패턴은 제1 연장부, 제2 연장부, 제3 연장부, 제1 돌출부 및 제2 돌출부를 포함한다. 상기 제1 연장부는 제1 방향을 따라 연장된다. 상기 제2 연장부는 상기 제1 연장부의 일단으로부터, 상기 제1 방향과 둔각을 이루는 제3 방향을 따라 연장된다. 상기 제3 연장부는 상기 제1 연장부의 타단으로부터, 상기 제3 방향의 반대 방향을 따라 연장된다. 상기 제1 돌출부는 상기 제1 연장부에 접촉하지 않는 상기 제2 연장부의 일단으로부터 상기 제1 방향의 반대 방향으로 돌출한다. 상기 제2 돌출부는 상기 제1 연장부에 접촉하지 않는 제3 연장부의 일단으로부터 상기 제1 방향으로 돌출한다.
예시적인 실시예들에 있어서, 상기 액티브 패턴을 정의하는 단계는, 상기 제1 방향 및 상기 제3 방향으로 교대로 반복적으로 연장되는 제1 트렌치를 상기 기판 상부에 형성하여 상기 기판에 예비 액티브 패턴을 정의하는 단계 및 상기 제2 방향을 따라 연장되며 상기 제1 트렌치에 연통되는 제2 트렌치를 상기 기판 상부에 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 소자 분리막을 형성한 후에, 상기 기판 상부에 상기 제1 방향에 수직한 제2 방향을 따라 연장되는 워드 라인을 형성할 수 있다. 상기 액티브 패턴의 상기 제1 연장부에 접촉하는 제1 콘택을 형성할 수 있다. 상기 제1 콘택에 전기적으로 연결되며, 상기 제1 방향을 따라 연장되는 비트 라인을 형성할 수 있다. 상기 액티브 패턴의 상기 제1 돌출부 또는 상기 제2 돌출부에 접촉하는 제2 콘택을 형성할 수 있다. 상기 제2 콘택과 전기적으로 연결되는 커패시터를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 비트 라인을 형성한 이후에, 상기 제1 방향을 따라 연장되며, 상기 비트 라인의 측벽에 배치되는 비트 라인 스페이서를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택을 형성하는 단계는, 상기 기판 상에 상기 비트 라인을 덮는 층간 절연막을 형성하는 단계, 상기 층간 절연막을 부분적으로 제거하여, 상기 액티브 패턴의 상기 제1 돌출부 또는 상기 제2 돌출부를 노출시키는 콘택 홀을 형성하는 단계 및 상기 콘택 홀을 도전성 물질을 이용하여 매립하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 홀은 상기 비트 라인 및 상기 비트 라인 스페이서와 겹치지 않도록 배치되며, 상기 콘택 홀은 상면에서 보았을 때 상기 제1 방향을 따라 연장되는 직사각 형상을 가질 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 액티브 패턴은 제1 방향을 따라 연장되거나 돌출되는 제1 연장부, 제1 돌출부 및 제2 돌출부를 포함할 수 있다. 상기 제1 연장부, 상기 제1 돌출부 또는 상기 제2 돌출부는 이후 형성되는 커패시터 또는 비트 라인과 전기적으로 연결되는 콘택들과 접촉할 수 있다. 상기 콘택들은 상기 제1 방향을 따라 연장된 사각형 또는 타원형의 평면 형상을 가지므로, 상기 콘택들은 상기 제1 연장부, 상기 제1 돌출부 및 상기 제2 돌출부와 보다 넓은 면적으로 접촉할 수 있다. 이에 따라, 상기 액티브 패턴은 상기 콘택들과 낮은 접촉 저항을 가질 수 있으며, 상기 콘택들을 형성하는 과정에서 공정 마진을 확보할 수 있다.
도 1은 예시적인 실시예들에 따른 액티브 패턴을 포함하는 반도체 장치를 설명하기 위한 평면도이다.
도 2 내지 도 10은 예시적 실시예들에 따른 액티브 패턴을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 11은 다른 예시적인 실시예들에 따른 액티브 패턴을 포함하는 반도체 장치를 설명하기 위한 평면도이다.
도 12 내지 도 17은 다른 예시적 실시예들에 따른 액티브 패턴을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 18은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 설명하기 위한 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 액티브 패턴을 포함하는 반도체 장치를 설명하기 위한 평면도이다.
도 1을 참조하면, 상기 반도체 장치는 액티브 패턴(110)을 포함하는 기판(100) 및 액티브 패턴(110)을 감싸는 소자 분리막(120)을 포함한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 포함할 수 있다.
기판(100) 상부에는 실리콘 산화물과 같은 절연 물질을 포함하는 소자 분리막(120)이 배치될 수 있다. 이때, 소자 분리막(120)에 의해서 둘러싸인 기판(100) 상부를 액티브 패턴(110)으로 정의할 수 있다. 즉, 액티브 패턴(110)은 기판(100) 상부에 형성되며 소자 분리막(120)에 의해 감싸질 수 있다.
예시적인 실시예들에 있어서, 복수의 액티브 패턴(110)들은 제1 방향 및 상기 제1 방향과 둔각을 이루는 제3 방향을 따라 규칙적으로 배치될 수 있다. 각각의 액티브 패턴(110)은 서로 다른 방향으로 연장된 복수의 연장부들을 포함할 수 있다. 예시적인 실시예들에 있어서, 액티브 패턴(110)은 제1 연장부(110a), 제2 연장부(110b), 제3 연장부(110c), 제1 돌출부(110d) 및 제2 돌출부(110e)를 포함할 수 있다.
제1 연장부(110a)는 상기 제1 방향을 따라 연장될 수 있으며, 상기 제1 방향에 수직인 제2 방향을 따라 제1 폭(W1)을 가질 수 있다.
제2 연장부(110b)는 제1 연장부(110a)의 일단으로부터 상기 제3 방향을 따라 연장될 수 있고, 제3 연장부(110c)는 제1 연장부(110a)의 다른 일단으로부터 상기 제3 방향의 반대 방향을 따라 연장될 수 있다. 이때, 제2 연장부(110b)와 제3 연장부(110c)는 실질적으로 동일한 폭과 길이를 가질 수 있다. 이에 따라, 제2 연장부(110b)와 제3 연장부(110c)는 제1 연장부(110a)를 중심으로 대칭적으로 배치될 수 있다. 예시적인 실시예들에 있어서, 제2 및 제3 연장부들(110b, 110c)의 폭은 상기 제1 연장부(110a)의 제1 폭(W1)과 실질적으로 동일할 수 있다.
또한, 제1 돌출부(110d)는 제1 연장부(110a)에 접촉하지 않는 제2 연장부(110b)의 일단으로부터 상기 제1 방향의 반대 방향을 따라 돌출될 수 있으며, 제2 돌출부(110e)는 제1 연장부(110a)에 접촉하지 않는 제3 연장부(110c)의 일단으로부터 상기 제1 방향을 따라 돌출될 수 있다. 즉, 제1 돌출부(110d) 및 제2 돌출부(110e)는 제2 연장부(110b) 및 제3 연장부(110e)의 일단으로부터 각기 제1 연장부(110a)에서 멀어지는 방향으로 돌출될 수 있다. 이때, 제1 돌출부(110d) 및 제2 돌출부(110e)는 실질적으로 동일한 폭과 길이를 가질 수 있으며, 제1 연장부(110a)를 중심으로 대칭적으로 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 돌출부들(110d, 110e)은 상기 제1 방향을 따라 제1 연장부(110a)보다 짧은 길이를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 돌출부(110d) 및 제2 돌출부(110e)는 직사각형의 평면 형상을 갖는 단부를 포함할 수 있으나, 본 발명은 이에 의해서 제한되지 않는다. 예를 들어, 제1 돌출부(110d) 및 제2 돌출부(110e)은 원형 또는 타원형의 평면 형상을 갖는 단부를 포함할 수 있다.
예시적인 실시예들에 있어서, 액티브 패턴(110)은 상기 제1 방향을 따라 연장되거나 돌출되는 제1 연장부(110a), 제1 돌출부(110d) 및 제2 돌출부(110e)를 포함할 수 있다. 제1 연장부(110a), 제1 돌출부(110d) 및 제2 돌출부(110e)는 이후 형성되는 커패시터(도 10 참조) 또는 비트 라인(도 10 참조)과 전기적으로 연결되는 콘택과 접촉할 수 있다. 즉, 상기 콘택은 상기 제1 방향을 따라 연장된 사각형 또는 타원형의 평면 형상을 가지므로, 제1 연장부(110a), 제1 돌출부(110d) 및 제2 돌출부(110e)와 보다 넓은 면적으로 접촉할 수 있다. 이에 따라, 액티브 패턴(110)은 상기 콘택과 낮은 접촉 저항을 가질 수 있으며, 상기 콘택을 형성하는 과정에서 공정 마진을 확보할 수 있다.
도 2 내지 도 11은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 도 2, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a 및 도 10a는 각각 반도체 장치를 나타내는 평면도들이다. 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b 및 도 10b는 각각의 평면도에서 I-I' 라인을 따라 자른 단면도들(III)과 각각의 평면도에서 II-II' 라인을 따라 자른 단면도들(IV)이다.
도 2a를 참조하면, 기판(100) 상부를 부분적으로 제거하여, 제1 트렌치(107)를 형성하고 예비 액티브 패턴(105)을 정의한다.
제1 트렌치(107)는 기판(100) 상에 마스크(도시되지 않음)를 형성하고, 상기 마스크를 식각 마스크로 사용하여 기판(100) 상부를 부분적으로 제거하여 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 트렌치(107)는 제2 방향을 따라 복수 개로 형성될 수 있으며, 제1 트렌치(107)들 사이의 기판(100) 상부는 예비 액티브 패턴(105)으로 정의 될 수 있다.
예시적인 실시예들에 있어서, 제1 트렌치(107)는 상기 제2 방향에 수직인 제1 방향 및 상기 제2 방향과 예각을 이루는 제3 방향을 따라 연장될 수 있다. 즉, 각각의 제1 트렌치(107)는 상기 제1 방향을 따라 연장되는 부분과 상기 제3 방향을 따라 연장되는 부분을 교대로 반복적으로 포함할 수 있다.
이에 따라, 예비 액티브 패턴(105)도 상기 제1 방향을 따라 연장되는 제1 연장부(105a) 및 상기 제3 방향을 따라 연장되는 제2 연장부(105b)이 교대로 반복적으로 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 연장부(105a)는 상기 제2 방향으로 제1 폭(W1)을 가질 수 있으며, 제2 연장부(105b)도 제1 연장부(105a)와 동일한 폭을 가질 수 있다.
도 3a 및 도 3b를 참조하면, 기판(100) 상부를 부분적으로 제거하여, 제2 트렌치(109)를 형성하고 액티브 패턴(110)을 정의하며, 제1 트렌치(107) 및 제2 트렌치(109)를 매립하는 소자 분리막(120)을 형성한다.
제2 트렌치(109)는 기판(100) 상에 마스크(도시되지 않음)를 형성하고, 상기 마스크를 식각 마스크로 사용하여 기판(100) 상부를 부분적으로 제거하여 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 트렌치(109)는 예비 액티브 패턴(105)의 제1 연장부(105a) 일부와 겹치도록 형성될 수 있다. 즉, 예비 액티브 패턴(105)에서, 제2 트렌치(109)와 겹치는 제1 연장부(105a)와 제2 트렌치(109)와 겹치지 않은 제1 연장부(105a)가 교대로 반복적으로 배치될 수 있다.
이에 따라, 제1 트렌치(107) 및 제2 트렌치(109)에 의해서 액티브 패턴(110)이 정의될 수 있다. 액티브 패턴(110)은 서로 다른 방향으로 연장된 복수의 연장부들을 포함할 수 있다. 예시적인 실시예들에 있어서, 액티브 패턴(110)은 제1 연장부(110a), 제2 연장부(110b), 제3 연장부(110c), 제1 돌출부(110d) 및 제2 돌출부(110e)를 포함할 수 있다. 제1 연장부(110a)는 상기 제1 방향을 따라 연장할 수 있으며, 제2 연장부(110b)는 제1 연장부(110a)의 일단으로부터 상기 제3 방향을 따라 연장할 수 있고, 제3 연장부(110c)는 제1 연장부(110a)의 다른 일단으로부터 상기 제3 방향의 반대 방향을 따라 연장할 수 있다. 또한, 제1 돌출부(110d)는 제1 연장부(110a)에 접촉하지 않는 제2 연장부(110b)의 일단으로부터 상기 제1 방향의 반대 방향으로 돌출할 수 있으며, 제2 돌출부(110e)는 제1 연장부(110a)에 접촉하지 않는 제3 연장부(110d)의 일단으로부터 상기 제1 방향으로 돌출할 수 있다. 이에 따라, 제1 연장부(110a)를 중심으로 제2 연장부(110b)와 제3 연장부(110c)는 서로 대칭적으로 배치될 수 있으며, 제1 돌출부(110d)와 제2 돌출부(110e)도 서로 대칭적으로 배치될 수 있다.
예시적인 실시예들에 있어서, 식각 공정을 통해서 제1 트렌치(107) 및 제2 트렌치(109)를 순차적으로 형성할 수 있다. 이에 따라, 제1 트렌치(107) 및 제2 트렌치(109)를 동시에 형성하는 것과 비교하여, 상기 식각 공정의 공정 난이도가 감소될 수 있다.
예시적인 실시예들에 있어서, 제1 돌출부(110d) 및 제2 돌출부(110e)는 직사각형의 단부를 가질 수 있으나, 본 발명은 이에 의해서 제한되지 않는다. 예를 들어, 제1 돌출부(110d) 및 제2 돌출부(110e)는 라운드(round) 형태의 단부를 가질 수 있다.
이후, 기판(100) 상에 제1 트렌치(107) 및 제2 트렌치(109)를 매립하는 절연막을 형성한 후, 기판(100)의 상면이 노출될 때까지 평탄화 공정을 수행하여 소자 분리막(120)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 절연막은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 등을 사용하여 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 기판(100) 및 소자 분리막(120)을 부분적으로 제거하여, 제3 트렌치(130)를 형성한 후, 제3 트렌치(130)를 매립하는 게이트 절연막 패턴(140), 게이트 전극(145) 및 게이트 마스크(150)를 순차적으로 형성할 수 있다.
제3 트렌치(130)는 기판(100) 및 소자 분리막(120) 상에 상기 제2 방향을 연장되는 마스크를 형성한 후, 상기 마스크를 식각 마스크로 사용하여 기판(100) 및 소자 분리막(120)의 상부를 제거하여 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 트렌치(130)는 상기 제2 방향을 따라 연장되며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 한 쌍의 제3 트렌치(130)들은 하나의 액티브 패턴(110)과 겹치도록 배치될 수 있다. 보다 상세하게, 제3 트렌치(130)는 액티브 패턴(110)의 제1 연장부(110a)와 제2 연장부(110b) 사이 또는 제1 연장부(110a)와 제3 연장부(110c) 사이에 배치될 수 있다.
게이트 절연막 패턴(140) 및 게이트 전극(145)은 기판(100) 및 소자 분리막(120) 상에 제3 트렌치(130)를 매립하는 게이트 절연막 및 게이트 전극막을 순차적으로 형성한 후, CMP 공정 및/또는 에치 백 공정을 통해 상기 게이트 절연막 및 게이트 전극막의 상부를 제거함으로써 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 절연막은 제3 트렌치(130)에 의해서 노출된 기판(100)의 상면을 열산화시켜 형성하거나, 실리콘 산화물 또는 금속 산화물을 사용하는 ALD 공정 또는 CVD 공정을 통해서 형성할 수 있다. 또한 게이트 전극막(150)은 텅스텐(W), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 텅스텐 질화물(WN)과 같은 금속 또는 금속 질화물을 사용하여 PVD 공정, ALD 공정, 스퍼터링(sputtering) 공정 등을 통해 형성될 수 있다.
이후, 게이트 마스크(150)는 기판(100) 및 소자 분리막(120) 상에 제3 트렌치(130)의 남은 부분을 매립하는 게이트 마스크막을 형성한 후, CMP 공정 및/또는 에치 백 공정을 통해 상기 게이트 마스크막의 상부를 제거함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 게이트 마스크막은 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성할 수 있다.
이에 따라, 게이트 절연막 패턴(140), 게이트 전극(145) 및 게이트 마스크(150)를 포함하는 게이트 구조물을 형성할 수 있다. 상기 게이트 구조물은 기판(100) 상부에 매립된 게이트 전극(145)을 포함할 수 있으므로, 매립 채널 어레이 트랜지스터(BCAT)를 구성할 수 있다. 게이트 전극(145)은 상기 제1 방향을 따라 연장할 수 있으며, 상기 반도체 장치의 워드 라인으로 역할 할 수 있다.
도 5a 및 도 5b를 참조하면, 기판(100), 소자 분리막(120), 게이트 마스크막(150) 및 게이트 절연막 패턴(140) 상에 제1 층간절연막(160)을 형성하고, 제1 층간절연막(160)을 관통하는 제1 콘택(165)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 층간절연막(160)은 BPSG, USG, HDP 산화물 또는 CVD 산화물과 같은 실리콘 산화물을 사용하여 형성할 수 있다.
이후, 제1 층간절연막(160)을 부분적으로 제거하여, 액티브 패턴(110)의 제1 연장부(110a)를 노출시키는 제1 콘택 홀(163)을 형성할 수 있다. 제1 콘택 홀(163)은 액티브 패턴(110)의 제1 연장부(110a), 게이트 절연막 패턴(140) 및 게이트 마스크(150)을 부분적으로 노출시킬 수 있다.
한편, 제1 콘택(165)은 제1 층간절연막(160) 상에 제1 콘택 홀(163)을 매립하는 도전막을 형성한 후, 제1 층간절연막(160)의 상부가 노출될 때까지 평탄화 공정을 수행하여, 상기 도전막 상부를 제거하여 형성할 수 있다. 이에 따라, 제1 콘택(165)은 액티브 패턴(110a)의 제1 연장부(110a)와 접촉할 수 있다. 예시적인 실시예들에 있어서, 상기 도전막은 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 액티브 패턴(110)의 제1 연장부(110a)는 상기 제1 방향을 따라 연장된 평면 형상을 가지며, 제1 콘택(165)과 액티브 패턴(110)이 접촉하는 부분의 수평 단면은 상기 제1 방향에 평행한 장변을 갖는 직사각형 또는 상기 제1 방향에 평행한 장축을 갖는 타원형일 수 있다. 이에 따라, 액티브 패턴이 상기 제1 방향과 예각을 이루는 사선 방향을 따라 연장되어 상기 액티브 패턴과 제1 콘택이 접촉하는 부분의 수평 단면이 평행사변형일 경우와 비교하여, 제1 콘택(165)과 액티브 패턴(110)이 접촉하는 부분의 면적이 증가될 수 있다. 이에 따라, 제1 콘택(165)과 액티브 패턴(110) 사이의 오정렬(misalignment)될 가능성이 감소하며, 공정 마진을 확보할 수 있다. 또한, 제1 콘택(165)과 액티브 패턴(110)의 접촉 면적이 증가함에 따라 접촉 저항이 감소할 수 있다.
도 6a 및 도 6b를 참조하면, 제1 층간절연막(160) 및 제1 콘택(165) 상에 비트 라인(172), 비트 라인 마스크(174) 및 비트 라인 스페이서(174)를 순차적으로 형성할 수 있다.
비트 라인(172) 및 비트 라인 마스크(174)는 제1 층간절연막(160) 및 제1 콘택(165) 상에 비트 라인막 및 비트 라인 마스크막을 형성한 후, 상기 비트 라인막 및 상기 비트 라인 마스크막을 패터닝하여 형성할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(172) 및 비트 라인 마스크(174)는 상기 제1 방향을 따라서 연장되며, 상기 제2 방향을 따라 복수로 배치될 수 있다. 비트 라인(172) 및 비트 라인 마스크(174)는 액티브 영역(110)의 제1 연장부(110a)와 겹치도록 배치될 수 있다. 또한, 상기 비트 라인 마스크막은 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성할 수 있다.
이후, 비트 라인(172) 및 비트 라인 마스크(174)의 측벽 상에 비트 라인 스페이서(174)를 형성할 수 있다. 비트 라인 스페이서(174)는 제1 층간 절연막(160) 및 제1 콘택(165) 상에 비트 라인(172) 및 비트 라인 마스크(174)를 덮는 스페이서막을 형성한 후, 상기 스페이서막을 이방성 식각함으로써 형성할 수 있다. 이에 따라, 비트 라인 스페이서(174)도 상기 제1 방향을 따라 연장될 수 있다. 또한, 상기 스페이서막은 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성할 수 있다.
이에 따라, 비트 라인(172), 비트 라인 마스크(174) 및 비트 라인 스페이서(176)를 포함하며, 상기 제1 방향을 따라 연장되는 비트 라인 구조물(178)을 형성할 수 있다.
이후, 제1 층간 절연막(160) 및 제1 콘택(165)상에 비트 라인 구조물(178)을 덮는 제2 층간 절연막(170)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 층간 절연막(170)은 제1 층간 절연막(160)과 실질적으로 동일하거나 유사한 물질을 사용하여 형성할 수 있다.
도 7a 및 도 7b를 참조하면, 제1 층간 절연막(160) 및 제2 층간 절연막(170)을 부분적으로 제거하여 액티브 패턴(110)을 노출시키는 제2 콘택 홀(180)을 형성할 수 있다.
제2 콘택 홀(180)은 제2 층간 절연막(170) 상에 상기 제2 방향을 따라 연장되는 마스크를 형성한 후, 상기 마스크, 비트 라인 스페이서(176) 및 비트 라인 마스크(174)를 식각 마스크로 이용하여, 제2 층간 절연막(170) 및 제1 층간 절연막(160)을 부분적으로 제거하여 형성할 수 있다. 이에 따라, 제2 콘택 홀(180)은 상기 마스크, 비트 라인 스페이서(176) 및 비트 라인 마스크(174)와 겹치지 않도록 배치될 수 있다. 상기 마스크는 상기 제2 방향을 따라 연장되고, 상기 비트 라인 마스크(174) 및 상기 비트 라인 스페이서(176)는 상기 제1 방향을 따라 연장되므로, 제2 콘택 홀(180)은 상기 제1 방향을 따라 연장된 직사각형의 평면 형상을 가질 수 있다. 즉, 상기 직사각형은 상기 제1 방향으로의 길이가 상기 제2 방향으로의 길이보다 클 수 있다.
제2 콘택 홀(180)은 액티브 패턴(110)의 제1 돌출부(110d) 및 제2 돌출부(110e)를 전체적으로 노출시킬 수 있으며, 제2 연장부(110b) 및 제3 연장부(110c)를 부분적으로 노출시킬 수 있다. 이때, 제1 돌출부(110d) 및 제2 돌출부(110e)는 상기 제1 방향 또는 상기 제1 방향의 반대 방향을 따라 돌출될 수 있고, 상기 제2 콘택 홀(180)의 수평 단면은 상기 제1 방향에 평행한 장변을 갖는 직사각형일 수 있다. 즉, 제2 콘택 홀(180)과 제1 돌출부(110d) 및 제2 돌출부(110e)의 연장 방향이 실질적으로 일치하므로, 제2 콘택 홀(180)과 제1 및 제2 돌출부들(110d, 110e)의 연장 방향이 일치하지 않은 경우와 비교하여, 제2 콘택 홀(180)과 제1 돌출부(110d) 또는 제2 돌출부(110e)가 겹쳐지는 부분의 면적이 증가될 수 있다. 즉, 보다 넓은 면적의 액티브 패턴(110)이 제2 콘택 홀(180)에 의해서 노출될 수 있다. 이에 따라, 제2 콘택 홀(180)이 액티브 패턴(110)과 오정렬(misalignment)될 가능성이 감소하며, 공정 마진을 확보할 수 있다.
도 8a 및 도 8b를 참조하면, 제2 콘택 홀(180)을 매립하는 제2 콘택(182)을 형성할 수 있다.
한편, 제2 콘택(182)은 제2 층간절연막(170) 상에 제1 콘택 홀(180)을 매립하는 도전막을 형성한 후, 제2 층간절연막(170)의 상부가 노출될 때까지 평탄화 공정을 수행하여, 상기 도전막 상부를 제거하여 형성할 수 있다. 예를 들어, 상기 도전막은 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 형성할 수 있다. 이에 따라, 제2 콘택(182)은 액티브 패턴(110)과 접촉할 수 있다. 보다 구체적으로 제2 콘택(182)은 액티브 패턴(110)의 제1 돌출부(110d) 또는 제2 돌출부(110e)와 접촉할 수 있다.
제2 콘택(182)은 제2 콘택 홀(180)과 같이 상기 제1 방향을 따라 연장된 직사각형의 평면 형상을 가질 수 있으며, 이에 따라, 제2 콘택(182)과 액티브 패턴(110) 사이에 정렬 마진을 확보할 수 있다. 또한, 제2 콘택(182)과 액티브 패턴(110) 사이의 접촉 면적이 증가함에 따라, 접촉 저항이 감소할 수 있다.
도 9a 및 도 9b를 참조하면, 제2 층간절연막(170) 상에 제2 콘택(182)과 접촉하는 하부 전극(192)을 형성할 수 있다.
하부 전극(192)은 제2 층간 절연막(170) 및 제2 콘택(182) 상에 식각 저지막(184) 및 희생막(186)을 형성하고, 식각 저지막(184) 및 희생막(186)을 부분적으로 제거하여 제2 콘택(182)이 노출시키는 개구(188)를 형성한 후, 개구(188)의 내벽 및 희생막(186) 상에 하부 전극막을 형성하고, 상기 하부 전극막 상부를 평탄화함으로써 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 희생막은 실리콘 산화물을 사용하여 형성할 수 있으며, 상기 하부 전극막은 금속 혹은 금속 질화물을 사용하여 형성할 수 있다. 즉, 상기 하부 전극막은 구리, 알루미늄, 텅스텐, 백금, 루비듐, 이리듐 등과 같은 금속 혹은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물과 같은 금속 질화물을 사용하여 형성할 수 있다. 이후, 식각 공정을 통해서 희생막(186)을 제거할 수 있다.
도 10a 및 도 10b를 참조하면, 유전막(194) 및 상부 전극(196)을 형성할 수 있다.
유전막(194)은 하부 전극(192) 및 식각 저지막(184) 상에 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 사용하여 형성할 수 있다. 예를 들어, 상기 고유전율 물질은 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등을 포함할 수 있으며, 이들은 단독으로 또는 조합의 형태로 사용될 수 있다. 유전막(194)은 CVD 공정, PVD 공정, ALD 공정 등을 통해 형성할 수 있다.
이후, 상부 전극(196)은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 사용하여 CVD 공정, PVD 공정, ALD 공정 등을 수행함으로써 형성할 수 있다. 도시된 도면과 달리, 상부 전극(196)은 박막 형태로 형성될 수 있다.
이에 따라, 하부 전극(192), 유전막(194) 및 상부 전극(196)을 포함하는 커패시터(190)를 형성할 수 있다.
예시적인 실시예들에 있어서, 커패시터(190)은 상기 제1 방향 및 상기 제2 방향을 따라 정렬되도록 배치될 수 있으나, 본 발명은 이에 의해서 제한되지 않는다. 예를 들어, 커패시터(190)는 상기 제1 방향을 따라 지그재그 형태로 배치될 수 있다.
상술한 공정을 수행함으로써, 반도체 장치를 형성할 수 있다.
도 11은 다른 예시적인 실시예들에 따른 액티브 패턴을 포함하는 반도체 장치를 설명하기 위한 평면도이다. 상기 반도체 장치는 액티브 패턴(112)을 제외하고, 도 1을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 11을 참조하면, 상기 반도체 장치는 액티브 패턴(112)을 포함하는 기판(100) 및 액티브 패턴(112)을 감싸는 소자 분리막(120)을 포함한다.
복수의 액티브 패턴(112)은 제1 방향 및 상기 제1 방향과 둔각을 이루는 제3 방향을 따라 규칙적으로 배치될 수 있으며, 각각의 액티브 패턴(112)은 서로 다른 방향을 따라 연장되는 복수의 연장부들을 포함할 수 있다. 예시적인 실시예들에 있어서, 액티브 패턴(112)은 제1 연장부(112a), 제2 연장부(112b), 제3 연장부(112c), 제1 돌출부(112d) 및 제2 돌출부(112e)를 포함할 수 있다.
제1 연장부(112a)는 상기 제1 방향을 따라 연장될 수 있으며, 상기 제1 방향에 수직인 제2 방향을 따라 제1 폭(W1)을 가질 수 있다. 제2 연장부(112b)는 제1 연장부(112a)의 일단으로부터 상기 제3 방향을 따라 연장될 수 있고, 제3 연장부(112c)는 제1 연장부(112a)의 다른 일단으로부터 상기 제3 방향의 반대 방향을 따라 연장될 수 있다. 예시적인 실시예들에 있어서, 제2 및 제3 연장부들(112b, 112c)의 제2 폭(W2)은 상기 제1 연장부(112a)의 제1 폭(W1)보다 클 수 있다.
또한, 제1 돌출부(112d) 및 제2 돌출부(112e)는 제2 연장부(112b) 및 제3 연장부(112e)의 일단으로부터 상기 제1 방향의 반대 방향 또는 상기 제1 방향을 따라 돌출될 수 있다.
예시적인 실시예들에 있어서, 액티브 패턴(112)은 제1 연장부(112a), 제2 연장부(112b), 제3 연장부(112c), 제1 돌출부(112d) 및 제2 돌출부(112e)를 포함할 수 있다. 제1 연장부(112a), 제1 돌출부(112d) 및 제2 돌출부(112e)가 상기 제1 방향을 따라 연장되거나 돌출됨으로써, 이후 형성되는 커패시터(도 10 참조) 또는 비트 라인(도 10 참조)과 연결되는 콘택들의 공정 마진을 확보할 수 있다. 또한, 제2 연장부(112b) 및 제3 연장부(112c)는 제1 연장부(112a)의 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 이에 따라, 이후 형성되는 게이트 구조물의 채널 영역의 폭이 증가될 수 있으며, 상기 게이트 구조물을 포함하는 반도체 소자의 작동 속도가 향상될 수 있다.
도 12 내지 도 17은 다른 예시적 실시예들에 따른 액티브 패턴을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 12를 참조하면, 기판(100) 상부를 부분적으로 제거하여 제1 트렌치(107)를 형성함으로써 기판(100)에 예비 액티브 패턴(106)을 정의한다.
제1 트렌치(107)는 기판(100) 상에 마스크(도시되지 않음)를 형성하고, 상기 마스크를 식각 마스크로 사용하여 기판(100) 상부를 부분적으로 제거하여 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 트렌치(107)는 제1 방향 및 상기 제1 방향과 둔각을 이루는 제3 방향을 따라 교대로 반복적으로 연장될 수 있다.
이에 따라, 예비 액티브 패턴(106)도 상기 제1 방향을 따라 연장되는 제1 연장부(106a) 및 상기 제3 방향을 따라 연장되는 제2 연장부(106b)를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 연장부(106a)는 상기 제2 방향으로 제1 폭(W1)을 가질 수 있으며, 상기 제2 연장부(106b)는 상기 제2 방향으로 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다.
도 13을 참조하면, 기판(100) 상부를 부분적으로 제거하여 제2 트렌치(109)를 형성함으로써 기판(100) 상에 액티브 패턴(110)을 정의하며, 제1 트렌치(107) 및 제2 트렌치(109)를 매립하여 소자 분리막(120)을 형성한다.
제2 트렌치(109)는 기판(100) 상에 마스크(도시되지 않음)를 형성하고, 상기 마스크를 식각 마스크로 사용하여 기판(100) 상부를 부분적으로 제거하여 형성할 수 있다. 이에 따라, 제1 트렌치(107) 및 제2 트렌치(109)에 의해서 액티브 패턴(112)이 정의될 수 있다.
예시적인 실시예들에 있어서, 액티브 패턴(112)은 제1 연장부(112a), 제2 연장부(112b), 제3 연장부(112c), 제1 돌출부(112d) 및 제2 돌출부(112e)를 포함할 수 있다. 액티브 패턴(112)은 도 11을 참조로 설명한 액티브 패턴(112)과 실질적으로 동일하거나 유사할 수 있다.
이후, 기판(100) 상에 제1 트렌치(107) 및 제2 트렌치(109)를 매립하는 절연막을 형성한 후, 기판(100)의 상면이 노출될 때까지 평탄화 공정을 수행하여 소자 분리막(120)을 형성할 수 있다.
도 14를 참조하면, 기판(100) 및 소자 분리막(120)을 부분적으로 제거하여, 제3 트렌치(130)를 형성한 후, 제3 트렌치(130)를 매립하는 게이트 절연막 패턴(140), 게이트 전극(145) 및 게이트 마스크(150)를 순차적으로 형성할 수 있다.
제3 트렌치(130), 게이트 전극(145) 및 게이트 마스크(150)는 상기 제2 방향을 따라 연장될 수 있으며, 액티브 영역(112)의 제2 연장부(112b) 및 제3 연장부(112c)와 겹쳐질 수 있다. 제2 연장부(112b) 및 제3 연장부(112c)가 제2 폭(W2)을 가지므로, 게이트 전극(145)과 겹치는 액티브 영역(112)에 위치하는 채널도 제2 폭(W2)을 가질 수 있다. 상기 채널의 폭이 증가됨에 따라, 상기 채널을 통과하는 전류의 양이 증가할 수 있다. 이에 따라, 상기 반도체 장치의 동작 속도가 증가할 수 있다.
도 15를 참조하면, 기판(100), 소자 분리막(120), 게이트 마스크막(150) 및 게이트 절연막 패턴(140) 상에 제1 층간절연막(160)을 형성하고, 제1 층간절연막(160)을 관통하는 제1 콘택(165)을 형성할 수 있으며, 이후 제1 콘택(165)과 접촉하는 비트 라인(172)을 형성할 수 있다.
예시적인 실시예들에 있어서, 액티브 패턴(112)의 제1 연장부(112a)는 상기 제1 방향으로 연장된 평면 형상을 가지며, 제1 콘택(165)과 액티브 패턴(112)이 겹치는 부분은 상기 제1 방향으로 연장된 직사각형의 편면 형상을 가질 수 있다. 이에 따라, 액티브 패턴이 사선 방향으로 연장되어 상기 액티브 패턴과 제1 콘택이 겹치는 부분이 평행사변형의 평면 형상을 가지는 경우와 비교하여, 제1 콘택(165)과 액티브 패턴(112)이 겹치는 부분의 면적이 증가될 수 있다.
도 16을 참조하면, 제1 층간 절연막(160) 및 제2 층간 절연막(170)을 부분적으로 제거하여 액티브 패턴(112)을 노출시키는 제2 콘택 홀(180)을 형성하고, 제2 콘택 홀(180)을 매립하는 제2 콘택(182)을 형성할 수 있다.
제2 콘택 홀(180)은 액티브 패턴(112)의 제1 돌출부(112d) 및 제2 돌출부(112e)를 노출시킬 수 있다. 이때, 제1 돌출부(112d) 및 제2 돌출부(112e)는 상기 제1 방향을 따라 돌출되고, 상기 제2 콘택 홀(180)은 상기 제1 방향을 따라 연장된 직사각형의 평면 형상을 가질 수 있다. 즉, 제2 콘택 홀(180)과 제1 돌출부(112d) 및 제2 돌출부(112e)의 연장 방향이 일치하므로, 제2 콘택 홀(180)과 제1 및 제2 돌출부들(112d, 112e)의 연장 방향이 일치하지 않은 경우와 비교하여, 제2 콘택 홀(180)과 제1 돌출부(112d) 또는 제2 돌출부(112e)가 겹쳐지는 부분의 면적이 증가될 수 있다. 즉, 보다 넓은 면적의 액티브 패턴(112)이 제2 콘택 홀(180)에 의해서 노출될 수 있다. 이에 따라, 제2 콘택 홀(180)이 액티브 패턴(112)과 오정렬(misalignment)될 가능성이 감소하며, 공정 마진을 확보할 수 있다.
도 17을 참조하면, 제2 콘택(182)과 전기적으로 연결된 커패시터(190)를 형성할 수 있다. 커패시터(190)를 형성하는 과정은 도 9 및 도 10을 참조하여 설명한 공정과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략한다.
상술한 공정을 수행함으로써, 반도체 장치를 형성할 수 있다.
도 18은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템(200)을 설명하기 위한 블록도이다.
도 18을 참조하면, 시스템(200)은 메모리(210), 메모리(210)의 동작을 제어하는 메모리 컨트롤러(220), 정보를 출력하는 표시부재(230), 정보를 입력받는 인터페이스(240) 및 이들을 제어하기 위한 메인 프로세서(250)를 포함한다. 메모리(210)는 본 발명의 실시예들에 따른 반도체 장치일 수 있다. 메모리(210)는 메인 프로세서(250)에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 시스템(200)은 컴퓨터, 휴대용 컴퓨터, 랩톱 컴퓨터, 개인휴대단말기, 태블릿, 휴대폰, 디지털 음악 재생기 등에 적용될 수 있다.
100: 기판 105, 106: 예비 액티브 패턴
107: 제1 트렌치 109: 제2 트렌치
110, 112: 액티브 패턴 110a, 112a: 제1 연장부
110b, 112b: 제2 연장부 110c, 112c: 제3 연장부
110d, 112d: 제1 돌출부 110e, 112e: 제2 돌출부
120: 소자 분리막 130: 제3 트렌치
140: 게이트 절연막 패턴 145: 게이트 전극(워드 라인)
150: 게이트 마스크 160: 제1 층간절연막
163: 제1 콘택 홀 165: 제1 콘택
170: 제2 층간절연막 172: 비트 라인
174: 비트 라인 마스크 176: 비트 라인 스페이서
178: 비트 라인 구조물 180: 제2 콘택 홀
182: 제2 콘택 184: 식각저지막
186: 희생막 188: 개구
190: 커패시터 192: 하부 전극
194: 유전막 196: 상부 전극
200: 시스템 210: 메모리
220: 메모리 컨트롤러 230: 표시 부재
240: 인터페이스 250: 메인 프로세서

Claims (10)

  1. 상부에 형성된 소자 분리막에 의해 감싸지는 액티브 패턴을 포함하는 기판;
    상기 기판 상에 제1 방향을 따라 연장되는 비트 라인; 및
    상기 비트 라인에 접촉하는 제1 콘택을 구비하며,
    상기 액티브 패턴은,
    상기 제1 방향을 따라 연장되는 제1 연장부;
    상기 제1 연장부의 일단으로부터, 상기 제1 방향과 둔각을 이루는 제3 방향을 따라 연장되는 제2 연장부;
    상기 제1 연장부의 타단으로부터, 상기 제3 방향의 반대 방향을 따라 연장되는 제3 연장부;
    상기 제1 연장부에 접촉하지 않는 상기 제2 연장부의 일단으로부터 상기 제1 방향의 반대 방향으로 돌출하는 제1 돌출부; 및
    상기 제1 연장부에 접촉하지 않는 제3 연장부의 일단으로부터 상기 제1 방향으로 돌출하는 제2 돌출부를 포함하고, 그리고
    상기 제1 콘택은 상기 액티브 패턴의 상기 제1 연장부에 접촉하고, 상기 제1 콘택의 상기 제1 방향에 수직한 제2 방향으로의 폭은 상기 제1 연장부의 상기 제2 방향으로의 폭보다 큰 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제1 돌출부 및 상기 제2 돌출부는 상기 제1 연장부보다 짧은 길이를 가지는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 기판 상에 형성된 커패시터; 및
    상기 액티브 패턴의 상기 제1 돌출부 또는 상기 제2 돌출부와 상기 커패시터에 접촉하는 제2 콘택을 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서, 상기 제1 콘택과 상기 액티브 패턴의 상기 제1 연장부가 접촉하는 영역의 수평 단면은 상기 제1 방향에 평행한 장변을 갖는 직사각형 또는 상기 제1 방향에 평행한 장축을 갖는 타원형인 것을 특징으로 하는 반도체 장치.
  5. 제 3 항에 있어서, 상기 제2 콘택의 수평 단면은 상기 제1 방향에 평행한 장변을 갖는 직사각형인 것을 특징으로 하는 반도체 장치.
  6. 기판 상부를 부분적으로 제거하여 트렌치를 형성함으로써 상기 기판에 액티브 패턴을 정의하는 단계;
    상기 트렌치를 매립하는 소자 분리막을 형성하는 단계;
    상기 액티브 패턴에 접촉하는 제1 콘택을 형성하는 단계; 및
    상기 제1 콘택과 전기적으로 연결되며, 제1 방향을 따라 연장되는 비트 라인을 형성하는 단계를 포함하고,
    상기 액티브 패턴은,
    상기 제1 방향을 따라 연장되는 제1 연장부;
    상기 제1 연장부의 일단으로부터, 상기 제1 방향과 둔각을 이루는 제3 방향을 따라 연장되는 제2 연장부;
    상기 제1 연장부의 타단으로부터, 상기 제3 방향의 반대 방향을 따라 연장되는 제3 연장부;
    상기 제1 연장부에 접촉하지 않는 상기 제2 연장부의 일단으로부터 상기 제1 방향의 반대 방향으로 돌출하는 제1 돌출부; 및
    상기 제1 연장부에 접촉하지 않는 제3 연장부의 일단으로부터 상기 제1 방향으로 돌출하는 제2 돌출부를 포함하고, 그리고
    상기 제1 콘택은 상기 액티브 패턴의 상기 제1 연장부에 접촉하고, 상기 제1 콘택의 상기 제1 방향에 수직한 제2 방향으로의 폭은 상기 제1 연장부의 상기 제2 방향으로의 폭보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서, 상기 비트 라인을 형성한 후에,
    상기 액티브 패턴의 상기 제1 돌출부 또는 상기 제2 돌출부에 접촉하는 제2 콘택을 형성하는 단계; 및
    상기 제2 콘택과 전기적으로 연결되는 커패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서, 상기 비트 라인을 형성한 이후에,
    상기 제1 방향을 따라 연장되며, 상기 비트 라인의 측벽에 배치되는 비트 라인 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서, 상기 제2 콘택을 형성하는 단계는,
    상기 기판 상에 상기 비트 라인을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 부분적으로 제거하여, 상기 액티브 패턴의 상기 제1 돌출부 또는 상기 제2 돌출부를 노출시키는 콘택 홀을 형성하는 단계; 및
    상기 콘택 홀을 도전성 물질을 이용하여 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서, 상기 콘택 홀은 상기 비트 라인 및 상기 비트 라인 스페이서와 겹치지 않도록 배치되며, 상기 콘택 홀은 상면에서 보았을 때 상기 제1 방향을 따라 연장되는 직사각 형상을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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