KR20060038609A - 지그재그 형태의 활성영역을 갖는 반도체 메모리 장치 및그 제조 방법 - Google Patents

Abstract

본 발명은 축전용량 증가를 위한 캐패시터의 어긋난 설계를 유지하면서도 캐패시터 식각 공정에서 비트라인의 측면까지 식각하여 발생되는 숏트를 방지할 수 있는 반도체 메모리 장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체 메모리 장치는 평면상으로 지그재그 형태를 갖는 활성영역, 상기 활성영역 상부를 가로지르는 워드라인, 상기 워드라인 상부에서 상기 워드라인과 교차하되, 상기 활성영역의 지그재그 형태를 따라 웨이브 형태로 배치되는 비트라인, 및 상기 비트라인 상부에서 상기 활성영역의 양끝단에 연결되며, 이웃한 캐패시터와 단축방향으로 어긋나게 배치된 캐패시터를 포함한다.

캐패시터, 활성영역, 지그재그, 웨이브, 비트라인, 축전용량

Description

지그재그 형태의 활성영역을 갖는 반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING ZIAZAG ACTIVE REGION AND METHOD FOR FABRICATING THE SAME}

도 1a 및 도 1b는 종래기술에 따른 반도체 메모리 장치의 제조 방법을 간략히 나타낸 공정 평면도,

도 2는 종래기술에 따른 어긋나게 설계된 캐패시터를 포함하는 반도체 메모리 장치의 구조를 도시한 평면도,

도 3a는 본 발명의 실시예에 따른 반도체메모리장치의 구조를 도시한 구조 평면도,

도 3b는 도 3b의 활성영역의 상세도이다.

도 4a 내지 도 4c는 도 3a에 도시된 반도체 메모리 장치의 제조 방법을 도시한 공정 평면도,

도 5는 본 발명의 실시예에 따른 공정여력간격 확보를 나타낸 도면.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 활성영역

23 : 소자분리막 24 : 워드라인

25 : 비트라인 26 : 캐패시터

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.

캐패시터(Capacitor)를 사용하는 초고집적 DRAM 반도체 소자에 있어서, 최소 선폭이 감소됨에 따라 캐패시터의 면적도 감소하기 때문에 축전용량도 그에 따라 감소한다. 축전용량의 감소는 DRAM 소자의 동작에 있어 리프레시 타임(refresh time)의 감소를 유발시키고, 결국 DRAM 소자의 동작을 어렵게 하는 가장 큰 요인중의 하나가 되고 있다.

그러므로, 초고집적 DRAM 소자에서는 요구되는 축전용량의 유지가 매우 중요하다.

최소 선폭이 감소함에 따른 캐패시터의 축전용량을 확보하는 방법은 캐패시터의 면적을 증가시키는 방법, 캐패시터의 유전체 물질을 대체하여 유전상수를 증가시키는 방법, 기존 유전체 물질의 두께를 감소시키는 방법, 자연 산화 정도가 적은 금속 전극을 상하부전극으로 사용하는 방법 등이 있다.

위와 같은 축전용량 확보 방법 중에서 기존 유전체 물질의 두께를 감소시키 는 것이 가장 용이한 방법이지만 두께가 감소됨에 따라 수반되는 누설전류 증대라는 문제가 발생하였다.

그리고, 고유전상수를 가지는 유전체 물질을 사용하는 방법은 여러 가지 평가가 필요하며, 유전상수가 증가될수록 누설전류가 증가하거나, 현재의 기술로는 고유전상수를 갖는 유전체물질을 안정적으로 증착하기가 어려운 경우가 많기 때문에 공정 성숙도가 부족한 실정이다.

그리고, 금속전극을 사용한 축전용량 확보 방법은 후속 열공정에 제약을 주며, 유전체 물질과의 적합성이 높아야 하고 증착 및 식각 공정 등이 용이해야하는 등의 제약이 있다.

따라서, 용이하게 축전용량을 증대시키는 방법으로서 캐패시터의 면적을 증가시키는 방법이 주로 사용되고 있다. 한편, 최소 선폭이 200nm 이하로 감소됨에 따라 일반적인 방법으로 캐패시터를 3차원 구조로 형성하여 면적을 증가시키기에는 이웃한 캐패시터간 공간(space)이 너무 좁아지게 되었다. 그리하여 캐패시터의 형상 구조는 단순한 실린더 형태를 유지한 채로 면적을 증가시키기 위해서 높이만 계속 증가시키고 있는 추세이다.

캐패시터의 용량 증대를 위한 다른 방법으로, 레이아웃 설계 작업시에 타원형 형태로 설정하고 있다.

도 1a 및 도 1b는 종래기술에 따른 반도체 메모리 장치의 제조 방법을 간략히 나타낸 공정 평면도이다.

도 1a에 도시된 바와 같이, 반도체 기판(11)에 섬 형태를 갖는 활성영역(12) 을 정의한다. 이때, 활성영역(12)은 소자분리막(13)에 의해 정의되는 것이다.

다음으로, 반도체 기판(11) 상부에 복수개의 워드라인(14)을 형성한다. 이때, 워드라인(14)은 활성영역(12)과 교차하는 방향으로 배치되는데, 하나의 활성영역(12) 상부에 두 개의 워드라인(14)이 배치된다.

다음으로, 워드라인(14) 상부에 워드라인(14)과 수직으로 교차하는 비트라인(15)을 형성한다. 이때, 비트라인(15)은 워드라인(14)과 교차하면서 활성영역(12) 사이의 소자분리막(13) 위에 배치된다.

도 1b에 도시된 바와 같이, 워드라인(14)과 비트라인(15)이 교차하여 오픈되는 활성영역(12)의 일부에 연결되는 타원형의 캐패시터(16)를 형성한다. 이때, 캐패시터(16)가 연결되는 활성영역(12)은 하나의 활성영역(12)의 양끝단으로서 가운데 부분은 비트라인(15)이 연결될 비트라인콘택(도시 생략) 부분이다.

위와 같은 캐패시터(16)는 단축과 장축을 갖는 타원 형태로 형성되는데, 워드라인 방향(단축 방향)으로는 비트라인(15) 사이에 배치되고, 비트라인 방향(장축 방향)으로는 이웃한 캐패시터(16)와 서로 격리되어 형성된다. 여기서, 실질적으로 캐패시터(16)는 스토리지노드(Storage node)를 도시한 것이다.

도 1a 및 도 1b에 도시된 종래기술에서는 이웃한 캐패시터(16)가 서로 근접하여 단축과 장축의 길이를 더욱 연장시킬 수 없어 축전 용량 증가가 한계가 있었다.

따라서, 이를 해결하기 위해 설계상 단축 방향으로 캐패시터의 단축 길이의 1/2만큼 서로 어긋나게 변경하여 캐패시터의 장축방향의 길이를 증가시키는 방법이 제안되었다.

도 2는 종래기술에 따른 어긋나게 설계된 캐패시터를 포함하는 반도체 메모리 장치의 구조를 도시한 평면도로서, 축전용량 증가를 위해 캐패시터(16)를 단축방향으로 어긋나게 설계를 변경한 것을 보이고 있다.

도 2를 참조하면, 단축방향으로 배치된 캐패시터(16)들이 모두 비트라인(15)측으로 상부 또는 하부로 어긋나게 이동하고 있다.

그러나, 도 2와 같은 종래기술은 캐패시터만을 단축방향으로 어긋나게 설계변경함에 따라 디자인룰이 작아지면서 캐패시터 식각 공정에서 비트라인(15)의 측면까지 식각하게 되어 비트라인(15)과 캐패시터(16)간 숏트(Short)를 유발시키는 문제가 있다.

즉, 캐패시터는 비트라인에 대해 단축방향으로 상하 끝단의 공정여력이 서로 다르게 되어 캐패시터 식각 공정시 공정여력이 부족한 부분에서 비트라인의 불필요한 식각이 수반된다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 축전용량 증가를 위한 캐패시터의 어긋난 설계를 유지하면서도 캐패시터 식각 공정에서 비트라인의 측면까지 식각하여 발생되는 숏트를 방지할 수 있는 반도체 메모리 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 반도체 메모리 장치는 평면상으로 지그재그 형태를 갖는 활성영역, 상기 활성영역 상부를 가로지르는 워드라인, 상기 워드라인 상부에서 상기 워드라인과 교차하되, 상기 활성영역의 지그재그 형태를 따라 웨이브 형태로 배치되는 비트라인, 및 상기 비트라인 상부에서 상기 활성영역의 양끝단에 연결되며, 이웃한 캐패시터와 단축방향으로 어긋나게 배치된 캐패시터를 포함하는 것을 특징으로 한다.

그리고, 본 발명의 반도체 메모리 장치의 제조 방법은 반도체 기판에 지그재그 형태를 갖는 활성영역을 정의하는 단계, 상기 활성영역 상부를 가로지르는 워드라인을 형성하는 단계, 상기 워드라인 상부에 상기 워드라인과 교차하면서 상기 활성영역의 지그재그 형태에 의해 웨이브 형태를 갖는 비트라인을 형성하는 단계, 및 상기 비트라인 상부에 상기 활성영역의 양끝단에 연결되는 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3a는 본 발명의 실시예에 따른 반도체메모리장치의 구조를 도시한 구조 평면도이고, 도 3b는 활성영역의 상세도이다.

도 3a을 참조하면, 평면상으로 지그재그 형태를 갖는 활성영역(22), 활성영 역(22) 상부를 가로지르는 워드라인(24), 워드라인(24) 상부에서 워드라인(24)과 교차하되, 활성영역(22)의 지그재그 형태를 따라 웨이브 형태로 배치되는 비트라인(25), 및 활성영역(22)의 양끝단에 연결되며, 이웃한 캐패시터와 단축방향으로 어긋나게 배치된 캐패시터(26)를 포함한다.

자세히 살펴보면, 활성영역(22)은 양끝단을 구성하는 일자형태의 제1영역(22a)과 제2영역(22b), 중심을 구성하며 사선 형태로 뻗은 제3영역(22c)으로 구분되며, 일자형태의 제1,2영역(22a, 22b)과 사선 형태의 제3영역(22c)이 서로 연결되어 지그재그 형태를 구성한다(도 3b 참조). 여기서, 양끝단을 구성하는 제1영역(22a)과 제2영역(22b)은 캐패시터(26)가 연결될 부분이고, 사선형태의 제3영역(22c)은 비트라인(25)이 연결될 부분이다. 여기서, 잘 알려진 바와 같이, 비트라인(25)과 제3영역(22c)간 연결은 도시되지 않은 비트라인콘택을 통해 연결될 것이다.

그리고, 워드라인(24)은 일자형 라인형태이다.

그리고, 비트라인(25)은 워드라인(24)과 교차하는 형태로 배치되며, 이때 활성영역(22)의 지그재그 형태에 의해 웨이브 형태로 배치된다. 즉, 워드라인(24)과 교차하면서 활성영역(22)들 사이에서 활성영역(22)의 장축방향으로 라인형태를 갖고 비트라인(25)이 배치되기 때문에, 활성영역(22)의 지그재그형태를 따라 형성되는 비트라인(25)은 웨이브 형태를 갖는 라인형태이다.

그리고, 캐패시터(26)는 워드라인(24)과 비트라인(25)이 교차하는 부분에 오픈된 활성영역(22)의 제1영역(22a)과 제2영역(22b)에 연결되며, 활성영역(22)이 지그재그 형태를 가지므로 캐패시터(26)는 단축방향으로 서로 어긋나게 배치된다.

도 3a 및 도 3b와 같이, 활성영역(22)을 지그재그 형태로 형성해주고, 비트라인(25)을 웨이브 형태로 형성해주면 캐패시터(26)의 축전용량 증가를 위한 어긋난 설계를 유지하면서 캐패시터 식각공정시 비트라인 측면의 공정여력을 충분히 확보할 수 있는 효과가 있다.

또한, 활성영역(22)을 지그재그 형태로 형성해주면 활성영역(22)의 양끝단간 거리가 충분히 확보됨에 따라 캐패시터(26)의 장축 길이를 증가시킬 수 있어 축전용량 증가 효과가 증대된다.

도 4a 내지 도 4c는 도 3a에 도시된 반도체 메모리 장치의 제조 방법을 도시한 공정 평면도이다.

도 4a에 도시된 바와 같이, 반도체 기판(21)에 섬 형태를 갖는 활성영역(22)을 정의한다. 이때, 활성영역(22)은 소자분리막(23)에 의해 정의되는 것이다.

상기한 활성영역(22)은 종래 라인 형태를 유지하면서도 지그재그(Zigzag) 형태를 갖는다.

다음으로, 반도체 기판(21) 상부에 활성영역(22) 상부를 가로지르는 복수개의 워드라인(24)을 형성한다. 이때, 워드라인(24)은 지그재그 형태의 활성영역(22)과 교차하는 방향으로 배치되는데, 하나의 활성영역(22) 상부에 두 개의 워드라인(24)이 배치된다.

도 4b에 도시된 바와 같이, 워드라인(24) 상부에 워드라인(24)과 교차하는 비트라인(25)을 형성한다. 이때, 비트라인(25)은 워드라인(24)과 교차하면서 활성영역(22) 사이의 소자분리막(23) 위에 배치된다.

상기한 비트라인(25)은 지그재그 형태의 활성영역(22) 사이에 배치되므로 활성영역(22)의 형태에 의해 웨이브(Wave) 형태를 갖는다.

도 4c에 도시된 바와 같이, 워드라인(24)과 비트라인(25)이 교차하여 오픈되는 활성영역(22)의 양끝단에 연결되는 타원형의 캐패시터(26)를 형성한다. 이때, 캐패시터(26)가 연결되는 활성영역(22)은 하나의 활성영역(22)의 양끝단으로서 가운데 부분은 비트라인(25)이 연결될 비트라인콘택(도시 생략) 부분이다.

위와 같은 캐패시터(26)는 단축과 장축을 갖는 타원 형태로 형성되는데, 워드라인 방향(단축 방향)으로는 비트라인(25) 사이에 배치되고, 비트라인 방향(장축 방향)으로는 이웃한 캐패시터(26)와 서로 격리되어 형성된다. 여기서, 실질적으로 캐패시터(26)는 스토리지노드(Storage node)를 도시한 것이다.

도 4c에서, 캐패시터(26)는 축전용량 증가를 위해 단축방향으로 어긋나게 설계를 변경한 것이다. 즉, 단축 방향으로 캐패시터 길이의 1/2만큼 이동시켜 이웃한 캐패시터간 어긋나게 배치되도록 한다.

여기서, 최초 활성영역(22)이 지그재그 형태를 가져 캐패시터(26)가 어긋나게 배치되도록 하는 것에 용이하게 결합되며, 아울러 비트라인(25)또한 웨이브 형태를 갖져 어긋나게 배치되는 캐패시터(26)가 비트라인(25) 사이에 위치할 수 있다.

이와 같이, 활성영역(22)을 지그재그 형태로 바꾸고, 비트라인(25)을 웨이브 형태로 바꾸며, 캐패시터(26)를 단축방향으로 어긋나게 배치하므로써, 캐패시터(26)의 축전용량 증가를 위한 어긋난 설계를 유지하면서 공정상 문제(캐패시터 식 각공정시 비트라인의 측면이 식각되는 것을 초래하는 공정여력 부족)를 개선한다.

도 5는 본 발명의 실시예에 따른 공정여력간격 확보를 나타내 도면이다.

도 5를 참조하면, 비트라인이 웨이브 형태로 형성됨에 따라 단축방향으로 어긋나게 설계된 캐패시터와의 사이에 공정여력간격이 추가로 확보됨을 알 수 있다.

즉, 캐패시터만을 어긋나게 설계한 경우의 공정여력간격이 'd'이라고 할 때, 웨이브 형태로 비트라인을 설계하면 추가로 'd1', 'd2' 만큼의 공정여력을 확보할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 캐패시터의 축전용량 증가를 위한 어긋난 설계를 유지하면서 캐패시터 식각공정시 비트라인 측면의 공정여력을 충분히 확보할 수 있는 효과가 있다.

Claims (7)

1. 평면상으로 지그재그 형태를 갖는 활성영역;

   상기 활성영역 상부를 가로지르는 워드라인;

   상기 워드라인 상부에서 상기 워드라인과 교차하되, 상기 활성영역의 지그재그 형태를 따라 웨이브 형태로 배치되는 비트라인; 및

   상기 비트라인 상부에서 상기 활성영역의 양끝단에 연결되며, 이웃한 캐패시터와 단축방향으로 어긋나게 배치된 캐패시터

   를 포함하는 반도체 메모리 장치.
2. 제1항에 있어서,

   상기 활성영역은,

   상기 활성영역의 양끝단을 구성하는 일자 형태의 제1영역과 제2영역; 및

   상기 활성영역의 중심을 구성하며 사선 형태로 뻗어 상기 제1영역과 제2영역에 연결된 제3영역

   을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
3. 제2항에 있어서,

   상기 제1영역과 상기 제2영역은 상기 캐패시터에 연결된 것을 특징으로 하는 반도체 메모리 장치.
4. 제1항에 있어서,

   상기 워드라인은 일자형 라인형태이고, 상기 비트라인은 상기 워드라인과 교차하면서 웨이브형 라인 형태인 것을 특징으로 하는 반도체 메모리 장치.
5. 반도체 기판에 지그재그 형태를 갖는 활성영역을 정의하는 단계;

   상기 활성영역 상부를 가로지르는 워드라인을 형성하는 단계;

   상기 워드라인 상부에 상기 워드라인과 교차하면서 상기 활성영역의 지그재그 형태에 의해 웨이브 형태를 갖는 비트라인을 형성하는 단계; 및

   상기 비트라인 상부에 상기 활성영역의 양끝단에 연결되는 캐패시터를 형성하는 단계

   를 포함하는 반도체 메모리 장치의 제조 방법.
6. 제5항에 있어서,

   상기 활성영역을 형성하는 단계에서,

   상기 활성영역은 상기 활성영역의 양끝단을 구성하는 일자 형태의 제1영역과 제2영역, 그리고, 상기 활성영역의 중심을 구성하며 사선 형태로 뻗어 상기 제1영역과 제2영역에 연결된 제3영역을 갖고 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
7. 제5항에 있어서,

   상기 비트라인은, 상기 워드라인과 교차하면서 상기 활성영역의 장축방향으로 배치되는 라인형태로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.

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