KR100555529B1 - 육방정계 배열의 캐패시터를 갖는 반도체 소자 및 그제조방법 - Google Patents

Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 육방정계 배열의 캐패시터를 갖는 반도체 소자와 그 제조방법에 관한 것이다. 본 발명에 의한 반도체 소자 및 그 제조방법은 반도체 기판의 활성영역이 종횡(縱橫)으로 일정한 등간격의 매트릭스 형태인 스트레이트 셀과, 스트레이트 셀과 연결되도록 지그재그 형태로 배열된 버퍼패드 패턴과, 버퍼패드 패턴의 상부에 육방정계 배열을 갖는 하부전극 패턴을 형성하는 것을 포함한다.

본 발명에 의한 육방정계 배열의 캐패시퍼를 갖는 반도체 소자에 의하면, 스트레이트 셀에서 육방정계의 배열을 갖는 캐패시터를 제공할 수 있고 하부전극 패턴과 하부전극의 콘택 패턴 사이에 버퍼패드 패턴을 삽입함으로써 충분한 오버랩 마진을 갖는 육방정계 배열을 갖는 캐패시터를 제공할 수 있다.

스트레이트 셀, 캐패시터, 하부전극, 육방정계, 버퍼패드, 오버랩

Description

육방정계 배열의 캐패시터를 갖는 반도체 소자 및 그 제조방법{Semiconductor device having hexagonal capacitor array and fabrication method thereof}

도 1은 종래의 직각 배열의 캐패시터를 설명하기 위한 마스크 패턴을 도시한 평면도이다.

도 2는 본 발명에 의한 육방정계 배열의 캐패시터를 설명하기 위한 마스크 패턴을 도시한 평면도이다.

도 3a 내지 도 3c는 본 발명에 의한 육방정계 배열의 캐패시터를 갖는 반도체 소자를 설명하기 위한 마스크 패턴들을 도시한 평면도들이다.

도 4a는 도 3c의 하부전극 패턴과 버퍼패드 패턴 사이의 간격을 실제공정에 적용한 것으로 가정하여 시뮬레이션(simulation)한 것이다. 또한, 도 4b는 도 4a를 실제공정에 적용한 경우에 평면을 나타낸 사진이다.

도 5a 내지 도 5c는 본 발명의 제1 실시예에 의한 캐패시터를 갖는 반도체 소자를 설명하기 위한 평면도 및 단면도들이다.

도 6a 및 도 6b는 본 발명의 제2 실시예에 의한 캐패시터를 갖는 반도체 소자를 설명하기 위한 단면도들이다.

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 스트레이트 (straight) 셀에서 육방정계의 배열을 갖는 캐패시터와 그 제조방법에 관한 것이다.

DRAM의 성능향상을 위해 캐패시터의 캐패시턴스의 증가에 많은 노력을 기울이고 있다. 특히, 등간격의 매트릭스(matrix) 형태인 기존의 스트레이트 셀을 개선하고자 여러 가지 새로운 공정이 도입되고 있다. 그러나, 아직 그 개선효과는 다이아고날 셀(diagonal cell)의 캐패시턴스에 미치지 못하고 있다. 여기서, 다이아고날 셀이란 기존의 스트레이트 셀을 매트릭스의 대각선 방향으로 소정의 길이 만큼 쉬프트(shift)시킨 것이다.

도 1은 종래의 직각(orthogonal) 배열의 캐패시터를 설명하기 위한 마스크 패턴을 도시한 평면도이다.

도 1의 반도체 기판(1) 상의 하부전극 패턴(3)의 직각 배열은 다음과 같이 변천하여 왔다. 초기에는, 종횡(縱橫)으로 일정한 등간격을 두고 매트릭스 형태로 이격, 배치된 형태이었다. 즉, 동일한 라인(line)에 있는 다수의 하부전극의 단부를 있는 횡선(橫線)은 일직선을 이룬다. 아울러, 동일 컬럼(column)에 있는 개개의 하부전극의 좌측 또는 우측을 있는 종선(縱線) 역시 일직선을 이룬다.

이후에는, 하부전극 패턴(3)을 지그재그(zigzag) 형태로 엇갈리게 배열하였다. 즉, 임의의 종방향(y축방향)의 하부전극 패턴(3)의 다음 컬럼을 상방 또는 하방으로 소정의 길이만큼 쉬프트(shift)하였다. 통상 1/2 피치만큼 쉬프트하였다. 하지만, 이러한 구조는 사선방향으로 보면 여전히 직각(orthogonal) 배열이다. 따라서, 육방정계 배열만큼의 캐패시턴스를 확보하지 못한다. 또한, 4개의 하부전극이 만나는 곳이 발생하므로 비효율적인 면적이 넓어진다.

이러한 문제를 해결하기 위해, 최근에는 스트레이트 셀에서 하부전극의 배열을 육방정계(hexagonal)로 하는 방안이 모색되어 왔다. 그러나, 이는 하부전극 콘택과의 오버랩(overlap) 마진의 부족으로 인하여 구현이 불가능한 것으로 여겨져 왔다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 스트레이트 셀에서 육방정계의 배열을 갖는 캐패시터를 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 스트레이트 셀에서 육방정계의 배열을 갖는 캐패시터의 제조방법을 제공하는 데 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 의한 반도체 소자는 활성영역을 포함하는 반도체 기판과, 상기 활성영역이 종횡(縱橫)으로 일정한 등간격의 매트릭스 형태로 배열된 스트레이트 셀 및 상기 스트레이트 셀과 연결되도록 상기 스트레이트 셀의 상부에 육방정계 배열을 갖는 하부전극 패턴을 포함하는 육방정계 배열의 캐패시터를 포함한다.

본 발명에 있어서, 상기 하부전극 패턴은 지그재그 형태로 엇갈리게 배열될 수 있다. 또한, 상기 하부전극 패턴은 임의의 종방향(y축방향) 패턴의 다음의 컬럼을 상방 또는 하방으로 1/2 피치만큼 쉬프트할 수 있다. 나아가, 상기 하부전극 패턴은 상기 매트릭스의 대각선 방향으로 1/4 피치만큼 쉬프트될 수 있다.

본 발명에 있어서, 상기 활성영역과 상기 하부전극 패턴을 연결하는 버퍼패드 패턴을 더 포함할 수 있다.

본 발명에 의한 반도체 소자는 활성영역을 포함하는 반도체 기판과, 상기 활성영역과 연결되도록 상기 반도체 기판 상에 놓여지는 하부전극 콘택 패턴과, 상기 하부전극 콘택 패턴과 연결되도록 상기 하부전극 콘택 패턴 상에 지그재그 형태로 엇갈리게 배열된 버퍼패드 패턴 및 상기 버퍼패드 패턴과 연결되도록 상기 버퍼패드 패턴 상에 육방정계 배열을 갖는 하부전극 패턴을 포함하는 육방정계 배열의 캐패시터를 포함한다.

본 발명에 있어서, 상기 버퍼패드 패턴의 횡방향(x축방향)의 패턴은 상기 하부전극 콘택 패턴 상에 놓일 수 있다. 또한, 상기 버퍼패드 패턴과 상기 하부전극 콘택 패턴의 횡방향(x축방향)의 폭은 거의 동일한 것이 바람직하다. 나아가, 상기 버퍼패드 패턴의 종방향(y축방향)의 폭은 상기 하부전극 콘택 패턴의 종방향의 폭보다 넓은 것이 바람직하다.

본 발명에 있어서, 상기 버퍼패드 패턴은 임의의 종방향(y축방향) 패턴의 다음의 컬럼이 상방 또는 하방으로 1/2 피치만큼 쉬프트될 수 있다.

본 발명에 있어서, 상기 버퍼패드 패턴의 단면형상은 직사각형인 것이 바람직하다.

본 발명에 있어서, 상기 버퍼패드 패턴은 상기 버퍼패드 패턴을 포함하는 층간절연막과 동일한 단차를 가질 수 있다. 또한, 상기 버퍼패드 패턴은 상기 버퍼패드 패턴을 포함하는 층간절연막의 상부로 돌출될 수 있다.

본 발명에 있어서, 상기 하부전극의 측벽은 경사진 형태인 것이 바람직하다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 의한 육방정계 배열을 갖는 캐패시터를 갖는 반도체 소자의 제조방법은 먼저 활성영역을 포함하는 반도체 기판을 준비한다. 이어서, 상기 활성영역과 접속된 하부전극 콘택 패턴을 포함하는 제1 층간절연막 상에 제2 층간절연막을 형성한다. 다음에, 상기 하부전극 콘택 패턴이 노출되도록 제2 층간절연막을 제거한다. 그리고 나서, 상기 결과물의 전면에 전도성 물질층을 증착한다. 이어서, 상기 제2 층간절연막의 상부면을 종료점으로 하여 평탄화하는 단계를 포함한다.

본 발명에 있어서, 상기 제2 층간절연막의 상부면을 종료점으로 하여 평탄화하는 단계 이후에, 상기 제1 층간절연막의 상부면이 노출되도록 상기 제2 층간절연막을 제거한다. 이어서, 상기 버퍼패드 패턴을 내재하는 제3 층간절연막을 형성한다. 다음에, 상기 버퍼패드 패턴이 돌출되도록 제3 층간절연막의 일부분을 제거하는 단계를 포함한다.

이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.

<제1 실시예>

도 2는 본 발명에 의한 육방정계 배열의 캐패시터를 설명하기 위한 마스크 패턴을 도시한 평면도이다. 여기서, 반도체 기판(20)의 활성영역은 종횡(縱橫)으로 일정한 등간격을 두고 매트릭스 형태로 이격, 배치된 스트레이트 셀이다.

도 2의 육방정계를 갖는 하부전극 패턴(50)은 다음과 같은 과정을 거쳐 형성된다. 먼저, 종횡(縱橫)으로 일정한 등간격을 두고 매트릭스 형태로 이격, 배치한다. 즉, 동일한 라인(line)에 있는 다수의 하부전극의 단부를 있는 횡선(橫線)은 일직선을 이룬다. 아울러, 동일 컬럼(column)에 있는 개개의 하부전극의 좌측 또는 우측을 있는 종선(縱線) 역시 일직선을 이룬다.

이어서, 하부전극 패턴(50)을 지그재그(zigzag) 형태로 엇갈리게 배열한다. 즉, 임의의 종방향(y축방향)의 하부전극 패턴(50)의 다음 컬럼은 상방 또는 하방으로 소정의 길이만큼 쉬프트(shift)되었다. 통상 1/2 피치만큼 쉬프트하여 지그재그 형태로 엇갈리게 배열된 패턴을 만들었다. 하지만, 이러한 구조를 사선방향으로 보면 여전히 직각(orthogonal) 배열을 가지고 있다. 마지막으로, 매트릭스의 대각선방향으로 소정의 길이만큼, 예를 들어 1/4 피치(pitch)만큼 쉬프트하여 육방정계 배열을 완성한다.

도 2에 나타난 바와 같이 주변의 하부전극 패턴(50)을 연결하면 육방정계 배열을 갖는다. 또한, 하부전극 패턴(50)은 3곳에서 만나므로 비효율적인 면적도 감소한다(도면에서 A로 표시). 따라서, 직각배열의 캐패시터보다 캐패시턴스가 증가한다. 본 발명의 육방정계 배열은 기존의 다이아고날 셀에 대하여 90° 회전한 하부전극의 배열과 크게 다르지 않다. 그러므로, 리소그래피(lithography) 측면에서도 어려움이 없다.

그런데, 육방정계 배열을 가진 하부전극은 하부전극 콘택과 오버랩 마진을 확보하기 어려운 문제가 있다. 오버랩 마진이 작으면, 캐패시터가 하부의 기판과 제대로 연결되지 않는다. 이하에서는 오버랩 마진을 확보하는 방법에 대해 살펴보기로 한다.

도 3a 내지 도 3c는 본 발명에 의한 육방정계 배열의 캐패시터를 설명하기 위한 마스크 패턴들을 도시한 평면도들이다.

도 3a에 의하면, 하부전극 패턴(50)과 이를 반도체 기판(20)에 연결시키는 하부전극 콘택 패턴(30) 사이에 버퍼패드 패턴(40)이 있다. 설명의 편의를 위해서 하부전극 콘택 패턴(30)이 덮인 부분은 도시하지 않았다. 여기서, 하부전극 콘택 패턴(30)은 반도체 기판의 활성영역과 직접 접촉하는 콘택플러그(도시하지 않음), 콘택플러그와 하부전극 사이에 배치되는 콘택패드(도시하지 않음)로 이루어질 수 있다. 이때, 버퍼패드 패턴(40)은 하부전극 콘택 패턴(30) 및 하부전극 패턴(50)과 충분한 오버랩 마진(overlap margin)을 갖아야 한다. 또한, 패터닝에 있어서도 정밀한 디자인 룰(design rule)을 만족하여야 한다.

이때, 횡방향(x축방향)으로 배열된 하부전극 콘택 패턴(30) 상에는 버퍼패드 패턴(40)이 위치한다. 또한, 하부전극 콘택 패턴(30)의 횡방향(x축방향)의 폭은 상부에 놓인 버퍼패드 패턴(40)의 횡방향의 폭과 거의 동일하다.

도 3b를 참조하면, 버퍼패드 패턴(40)은 지그재그 형태로 엇갈리게 배열된다. 즉, 임의의 종방향(y축방향)의 버퍼패드 패턴(40)의 다음 컬럼은 상방(y축방향) 또는 하방(-y축방향)으로 소정의 길이만큼 쉬프트된다. 여기서, 쉬프트되지 않은 버퍼패드 패턴을 40a라고 지칭하였으며, 쉬프트된 버퍼패드 패턴을 40b라고 지칭하였다. 아울러, 쉬프트된 버퍼패드 패턴(40b)은 모두 동일한 길이만큼 쉬프트된다. 따라서, 횡방향(x축방향)으로 동일 라인에 배열되는 버퍼패드 패턴(40)의 단부를 연결한 횡선(橫線)은 일직선을 이루지 않는다.

도 3b는 하부전극 콘택 패턴(30)과 하부전극 패턴(50) 사이에 충분한 오버랩 마진을 갖기 위하여 최적의 버퍼패드 패턴(40)을 제시한 것이다. 즉, 임의의 종방향(x축방향)의 버퍼패드 패턴(40)의 다음 컬럼은 상방(y방향) 또는 하방(-y방향)으로 1/2 피치만큼 쉬프트된다.

결론적으로, 버퍼패드 패턴(40)의 횡방향(x축방향) 패턴은 하부전극 콘택 패턴(30) 상에 놓인다. 또한, 종방향(y축방향) 패턴은 일정하게 쉬프트하여 하부전극 패턴(50)을 하부전극 콘택 패턴(30)과 연결시킨다.

도 3c는 도 3b에서 제시한 최적의 버퍼패드 패턴(40)을 적용한 캐패시터를 설명하기 위한 마스크 패턴들을 도시한 평면도이다. 다만, 하부전극 콘택 패턴(30)은 버퍼패드 패턴(40) 상에 놓이므로 설명의 편의를 위하여 도시하는 것을 생략하였다. 육방정계의 하부전극 패턴(50) 아래에는 버퍼패드 패턴(40)이 접촉되어 있다. 따라서, 하부전극 패턴(50)과 하부전극 콘택 패턴(도시하지 않음)은 버퍼패드 패턴(40)에 의해 연결된다. 여기서, 버퍼패드 패턴(40)은 전도성물질로 이루어진다. 본 발명의 제1 실시예에서는 폴리실리콘을 사용하였다.

도 4a는 도 3c의 하부전극 패턴과 버퍼패드 패턴 사이의 간격을 실제공정에 적용한 것으로 가정하여 시뮬레이션(simulation)한 것이고, 도 4b는 도 4a를 실제공정에 적용한 평면을 나타낸 사진이다.

도 4a를 참조하면, 이웃하는 버퍼패드 패턴(40)과 하부전극 패턴(50)의 간격은 작아서 거의 접촉될 것으로 보인다(도면에서 b로 표시). 그 결과, 버퍼패드 패턴(40)과 하부전극 패턴(50)은 단락(short)될 수 있다. 이렇게 되면, 본 발명의 제1 실시예에 의한 육방정계 배열의 하부전극 패턴(50)을 구현하는 것은 어려울 것처럼 보인다.

그런데, 도 4b에 의하면 식각공정 수행 후의 버퍼패드 패턴(40)과 접촉하는 하부전극 패턴(50)의 반경은 도 4a에서 도시된 것보다 작아진다. 다시 말해, 실제 공정에서는 버퍼패드 패턴(40)과 접촉하는 하부전극 패턴(50)의 반경은 시뮬레이션한 결과보다 작다. 그 이유는 본 발명의 제1 실시예에 의한 하부전극(50)의 측벽은 경사진 구조를 갖기 때문이다. 이에 따라, 도면에서 c로 표시한 영역처럼 시뮬레이션한 결과(도 4a의 b영역)보다도 휠씬 큰 간격을 갖게 된다. 따라서, 실제 공정에서는 버퍼패드 패턴(40)과 하부전극 패턴(50) 사이의 간격을 충분하게 확보할 수 있다.

도 5a 내지 도 5c는 본 발명의 제1 실시예에 의한 캐패시터를 갖는 반도체 소자를 설명하기 위한 평면도 및 단면도들이다. 도 5a는 도 4b를 시뮬레이션한 평면도이고, 도 5b는 도 5a를 A-A선에 따라 절단한 단면도이며, 도 5c는 B-B선에 따라 절단한 단면도이다.

도 5b에 의하면, 반도체 기판(20) 상에 하부전극 콘택 패턴(30)을 포함한 제1 층간절연막(35)이 놓인다. 제1 층간절연막(35) 상에는 하부전극 콘택 패턴(30)과 접속된 버퍼패드 패턴(40)을 갖는 제2 층간절연막(45)이 형성된다. 제2 층간절연막(45) 상에는 버퍼패드 패턴(40)과 연결된 하부전극 패턴(50)을 내재하는 제3 층간절연막(55)이 위치한다. 이때, 버퍼패드 패턴(40)은 항상 하부전극 콘택 패턴(30) 상에 놓인다.

도 5c를 살펴보면, 하부전극 콘택 패턴(30)과 버퍼패드 패턴(40)의 단면적은 A-A선에 의해 절단한 경우보다 넓다. 또한, 버퍼패드 패턴(40)은 하부전극 콘택 패턴(30)에 대해 소정의 길이만큼 쉬프트된다. 즉, 버퍼패드 패턴(40)은 하부전극 콘택 패턴(30)과 하부전극 패턴(50)이 연결되도록 쉬프트되었다. 따라서, 하부전극 패턴(50)과 하부전극 콘택 패턴(30)과 충분한 오버랩 마진을 확보할 수 있다. 본 발명의 제1 실시예에서는 1/2 피치만큼 쉬프트되었다.

본 발명의 제1 실시예에서의 버퍼패드 패턴은 먼저 하부전극 콘택 패턴(30)을 포함하는 제1 층간절연막(35) 상에 제2 층간절연막(45)을 형성한다. 이어서, 하부전극 콘택 패턴(30)이 노출되도록 제2 층간절연막(45)을 제거하여 버퍼패드 패턴(40)이 형성될 수 있는 개구부를 형성한다. 다음에, 상기 결과물의 전면에 전도성 물질층(도시하지 않음)을 증착한다. 이후에, 제2 층간절연막(45)의 상부면을 종료점으로 하여 화학기계적 연마나 에치백(etch-back)을 이용하여 평탄화하여 버퍼패드 패턴(40)을 형성한다.

<제2 실시예>

본 발명의 제2 실시예에서는 제2 층간절연막(45)의 상부로 돌출된 버퍼패드 패턴(40’)을 제시한다. 버퍼패드 패턴(40’)에 관한 나머지 설명은 앞서 기술한 제1 실시예와 동일하므로 생략한다.

도 6a 및 도 6b는 본 발명의 제2 실시예에 의한 캐패시터를 갖는 반도체 소자를 설명하기 위한 단면도들이다.

도 6a는 본 발명의 제2 실시예에 의한 버퍼패드 패턴(40’)을 도 5a의 A-A선에 따라 절단한 단면도이고, 도 6b는 B-B선에 따라 절단한 단면도이다.

도 6a 및 도 6b를 살펴보면, 하부전극 콘택 패턴(30)을 포함한 제1 절연막(35) 상에 제2 절연막(45)의 상부로 돌출된 버퍼패드 패턴(40’)을 구비한다. 돌출된 버퍼패드 패턴(40’)은 하부전극 패턴(50)과의 접촉면적을 넓혀 오버랩 마진을 크게 한다. 돌출된 버퍼패드 패턴(40’)은 제1 실시예에서 설명한 바와 같이 쉬프되지 않은 40a’와 쉬프트된 40b’로 나뉜다.

본 발명의 제2 실시예에서의 돌출된 버퍼패드 패턴(40’)은 먼저 제1 실시예에서와 동일하게 제2 층간절연막(45)을 평탄화한다. 이어서, 제1 층간절연막(35)의 상부면이 노출되도록 에치백(etch-back)을 이용하여 제2 층간절연막(45)을 제거한다. 다음에, 버퍼패드 패턴(40’)을 내재하는 제3 층간절연막(도시하지 않음)을 형성한다. 그리고 나서, 에치백을 이용하여 버퍼패드 패턴(40’)이 돌출되도록 제3 층간절연막의 일부분을 제거한다. 결과적으로 도 6a 및 도 6b에서와 같은 돌출된 버퍼패드 패턴(40’)이 형성된다. 도 6a 및 도 6b에서는 설명의 편의를 위해서 제3 층간절연막의 일부분이 제거된 것을 제2 층간절연막(45)으로 지칭하였다.

이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

상술한 본 발명에 의한 육방정계 배열의 캐패시터를 갖는 반도체 소자에 의하면, 스트레이트 셀에서 육방정계의 배열을 갖는 캐패시터를 제공할 수 있다.

또한, 하부전극 패턴과 하부전극 콘택 패턴사이에 버퍼패드 패턴을 삽입함으로써 충분한 오버랩 마진을 갖는 캐패시터를 제공할 수 있다.

나아가, 하부전극의 측벽을 경사지게 함으로써 하부전극 패턴과 버퍼패드 패턴 사이에 단락을 방지할 수 있다.

Claims (17)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. 활성영역을 포함하는 반도체 기판;

   상기 활성영역과 연결되도록 상기 반도체 기판 상에 놓여지는 하부전극 콘택 패턴;

   상기 하부전극 콘택 패턴과 연결되도록 상기 하부전극 콘택 패턴 상에 지그재그 형태로 엇갈리게 배열된 버퍼패드 패턴; 및

   상기 버퍼패드 패턴과 연결되도록 상기 버퍼패드 패턴 상에 육방정계 배열을 갖는 하부전극 패턴을 포함하는 것을 특징으로 하는 육방정계 배열의 캐패시터를 갖는 반도체 소자.
7. 제6항에 있어서, 상기 버퍼패드 패턴의 횡방향(x축방향)의 패턴은 상기 하부전극 콘택 패턴 상에 놓이는 것을 특징으로 하는 육방정계 배열의 캐패시터를 갖는 반도체 소자.
8. 제6항에 있어서, 상기 버퍼패드 패턴과 상기 하부전극 콘택 패턴의 횡방향(x축방향)의 폭은 거의 동일한 것을 특징으로 하는 육방정계 배열의 캐패시터를 갖는 반도체 소자.
9. 제6항에 있어서, 상기 버퍼패드 패턴의 종방향(y축방향)의 폭은 상기 하부전극 콘택 패턴의 종방향의 폭보다 넓은 것을 특징으로 하는 육방정계 배열의 캐패시터를 갖는 반도체 소자.
10. 제6항에 있어서, 상기 버퍼패드 패턴은 임의의 종방향(y축방향) 패턴의 다음의 컬럼을 상방 또는 하방으로 1/2 피치만큼 쉬프트된 것을 특징으로 하는 육방정계 배열의 캐패시터를 갖는 반도체 소자.
11. 제6항에 있어서, 상기 버퍼패드 패턴의 단면형상은 직사각형인 것을 특징으로 하는 육방정계 배열의 캐패시터를 갖는 반도체 소자.
12. 제6항에 있어서, 상기 버퍼패드 패턴은 상기 버퍼패드 패턴을 포함하는 층간절연막과 동일한 단차를 가지는 것을 특징으로 하는 육방정계 배열의 캐패시터를 갖는 반도체 소자.
13. 제6항에 있어서, 상기 버퍼패드 패턴은 상기 버퍼패드 패턴을 포함하는 층간절연막의 상부로 돌출된 것을 특징으로 하는 육방정계 배열의 캐패시터를 갖는 반도체 소자.
14. 제6항에 있어서, 상기 버퍼패드 패턴은 전도성물질로 이루어진 것을 특징으로 하는 육방정계 배열의 캐패시터를 갖는 반도체 소자.
15. 제6항에 있어서, 상기 하부전극의 측벽은 경사진 형태인 것을 특징으로 하는 육방정계 배열의 캐패시터를 갖는 반도체 소자.
16. 활성영역이 포함하는 반도체 기판을 준비하는 단계;

    상기 활성영역과 접속된 하부전극 콘택 패턴을 포함하는 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계;

    상기 하부전극 콘택 패턴이 노출되도록 제2 층간절연막의 일부를 제거하는 단계;

    상기 제2 층간절연막의 일부가 제거된 상기 반도체기판의 전면에 전도성 물질층을 증착하는 단계;

    상기 제2 층간절연막의 상부면을 종료점으로 하여 상기 전도성 물질층을 평탄화하여 버퍼패드 패턴을 형성하는 단계; 및

    상기 버퍼패드 패턴과 접촉하는 육방정계 배열을 가진 하부전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 육방정계 배열의 캐패시터를 갖는 반도체 소자의 제조방법.
17. 제16항에 있어서, 상기 제2 층간절연막의 상부면을 종료점으로 하여 평탄화하는 단계 이후에,

    상기 제1 층간절연막의 상부면이 노출되도록 상기 제2 층간절연막 제거하는 단계;

    상기 버퍼패드 패턴을 내재하는 제3 층간절연막을 형성하는 단계; 및

    상기 버퍼패드 패턴이 돌출되도록 제3 층간절연막의 일부분을 제거하는 단계를 포함하는 것을 특징으로 하는 육방정계 배열의 캐패시터를 갖는 반도체 소자의 제조방법.

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