CN112271179A - 有源区结构以及形成有源区结构的方法 - Google Patents
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Abstract
本公开提供一种有源区结构以及形成有源区结构的方法，该有源区结构包括设置于所述有源层上的有源区；其中，所述有源区为封闭结构，所述有源区包括沿预设方向的若干间隔设置的第一有源线、与所述第一有源线间隔且交替的第二有源线、第一封闭边界和第二封闭边界；所述第一有源线的两端均与所述第一封闭边界相交；所述第一有源线包括若干间隔设置的第一器件单元，所述第二有源线包括若干间隔设置的第二器件单元，所述第一器件单元与所述第二器件单元交错设置。这种结构可以均衡有源器件单元与其边界的应力，防止器件单元因为应力不均而损坏。且第二封闭边界与器件单元同时形成，可以减少掩膜版的数量，简化工艺流程，降低成本。
Description
技术领域
本公开涉及半导体器件技术领域，具体涉及一种有源区结构以及形成有源区结构的方法。
背景技术
近年来对于电子产品的设计，一般会具有多功能且快速的处理能力。为了增加处理能力，例如是电脑系统或是多功能的电子产品，其都需要大容量的动态随机存取存储器(Dynamic Random Access Memory，DRAM)。而为了能提升记忆容量，存储器的存储单元的尺寸需要缩小，但是存储单元的尺寸大量缩小后会引发其他的问题，使得存储单元的操作不稳定或是损毁，尤其是有源器件单元与其边界的应力不均造成的器件损害。
现有的半导体器件的制备过程中，通常将有源层单元(器件单元)限定在衬底上并且用作在其上形成所需的器件结构的基础。以DRAM的存储单元为例，多个存储单元规则地布置在预定的器件区域中以形成阵列(有源区)，器件单元最终形成存储单元。此外，对于能够工作的存储单元，在存储单元的外围设置一些外围电路以控制存储单元。外围电路也基于外围有源区域形成的，但是通常外围电路区别于器件单元所在的器件有源区，外围电路是单独通过掩膜版刻蚀形成的，这使得整个制备工艺过程复杂化、难度较大，且制备成本增加。
发明内容
针对上述问题，本公开提供了一种有源区结构以及形成有源区结构的方法，解决了现有技术中有源器件单元与其边界的应力不均造成的器件损害以及器件有源区和外围电路分开刻蚀导致的制备工艺过程复杂化、难度较大、成本增加的技术问题。
第一方面，本公开提供一种有源区结构，包括：
半导体衬底；
位于所述衬底上方的有源层；
设置于所述有源层上的有源区；
其中，所述有源区为封闭结构，所述有源区包括沿预设方向的若干间隔设置的第一有源线、与所述第一有源线间隔且交替的第二有源线、围绕所有所述第一有源线和所述第二有源线的第一封闭边界，以及围绕于所述第一封闭边界外围的第二封闭边界；所述第一有源线的两端均与所述第一封闭边界相交，所述第二有源线不与所述第一封闭边界接触；所述第一有源线包括若干间隔设置的第一器件单元，所述第二有源线包括若干间隔设置的第二器件单元，所述第一器件单元与所述第二器件单元交错设置。
根据本公开的实施例，优选地，所述第一有源线的两端均延伸至所述第一封闭边界范围外。
根据本公开的实施例，优选地，
靠近所述第一封闭边界的所述第一器件单元与所述第一封闭边界相交；
所述第二器件单元不与所述第一封闭边界接触。
根据本公开的实施例，优选地，与所述第一封闭边界相交的所有所述第一器件单元的长度各不相同。
根据本公开的实施例，优选地，每个器件单元之间通过第一浅沟槽隔离，所述第一封闭边界与所述第二封闭边界之间通过第二浅沟槽隔离。
根据本公开的实施例，优选地，所述第一有源线的线宽与所述第二有源线的线宽相同。
第二方面，本公开提供一种形成有源区结构的方法，包括：
提供半导体衬底，并在所述衬底上方形成有源层；
在所述有源层上方形成牺牲层，并对所述牺牲层进行图案化处理，以在所述有源层上方形成牺牲层图案；其中，所述牺牲层图案包括沿预设方向的若干间隔设置的分隔图案单元，以及围绕所有所述分隔图案单元的封闭的第一边界图案单元，所述分隔图案单元的两端均与所述第一边界图案单元相交；
在所述牺牲层图案的每个图案单元的侧壁上形成间隔物；
对所述间隔物之间进行填充，形成包覆所述牺牲层图案的填充层，去除所述填充层中的间隔物，以在所述有源层上方形成填充层图案；其中，所述填充层图案包括与所述分隔图案单元间隔且交替的填充图案单元，以及围绕于所述第一边界图案单元外围的封闭的第二边界图案单元，所述填充图案单元不与所述第一边界图案单元接触；
对所述分隔图案单元和所述填充图案单元进行图案化处理，以得到图案化处理后的所述分隔图案单元和所述填充图案单元；
以所述第一边界图案单元、所述第二边界图案单元、图案化处理后的所述分隔图案单元和所述填充图案单元为刻蚀掩膜，对所述有源层进行刻蚀，以在所述有源层上形成沿所述预设方向的若干间隔设置的第一有源线、与所述第一有源线间隔且交替的第二有源线、围绕所有所述第一有源线和所述第二有源线的第一封闭边界，以及围绕于所述第一封闭边界外围的第二封闭边界，从而形成有源区；
其中，所述第一有源线的两端均与所述第一封闭边界相交，所述第二有源线不与所述第一封闭边界接触；所述第一有源线包括若干间隔设置的第一器件单元，所述第二有源线包括若干间隔设置的第二器件单元，所述第一器件单元与所述第二器件单元交错设置。
根据本公开的实施例，优选地，
所述分隔图案单元延伸至所述第一边界图案单元范围外；
所述第一有源线的两端均延伸至所述第一封闭边界范围外。
根据本公开的实施例，优选地，
靠近所述第一封闭边界的所述第一器件单元与所述第一封闭边界相交；
所述第二器件单元不与所述第一封闭边界接触。
根据本公开的实施例，优选地，与所述第一封闭边界相交的所有所述第一器件单元的长度各不相同。
根据本公开的实施例，优选地，所述第二边界图案单元不与所述第一边界图案单元接触。
根据本公开的实施例，优选地，每个器件单元之间通过第一浅沟槽隔离，所述第一封闭边界与所述第二封闭边界之间通过第二浅沟槽隔离。
根据本公开的实施例，优选地，所述分隔图案单元与所述填充图案单元的线宽相同。
根据本公开的实施例，优选地，对所述分隔图案单元和所述填充图案单元进行图案化处理，以得到图案化处理后的所述分隔图案单元和所述填充图案单元，包括以下步骤：
在所述牺牲层图案和所述填充层图案上方形成光致抗蚀剂层；
通过掩膜版对所述光致抗蚀剂层进行图案化处理，以在所述牺牲层图案和所述填充层图案上方形成光致抗蚀剂图案；其中，所述光致抗蚀剂图案包括覆盖在所述第一边界图案单元上的第三边界图案单元、覆盖于在所述第二边界图案单元上的第四边界图案单元、位于所述分隔图案单元上方的若干间隔设置的第一器件图案单元和位于所述填充图案单元上方的若干间隔设置的第二器件图案单元，所述第一器件图案单元与所述第二器件图案单元交错设置；
以所述光致抗蚀剂图案为掩膜，对所述分隔图案单元和所述填充图案单元进行刻蚀，以将所述分隔图案单元截断为若干间隔设置的第三器件图案单元，并将所述填充图案单元截断为若干间隔设置的第四器件图案单元，从而得到图案化处理后的所述分隔图案单元和所述填充图案单元；其中，所述第三器件图案单元与所述第四器件图案单元交错设置；
去除所述光致抗蚀剂图案。
根据本公开的实施例，优选地，靠近所述第一边界图案单元的所述第三器件图案单元与所述第一边界图案单元相交。
根据本公开的实施例，优选地，以所述第一边界图案单元、所述第二边界图案单元、图案化处理后的所述分隔图案单元和所述填充图案单元为刻蚀掩膜，对所述有源层进行刻蚀，以在所述有源层上形成沿所述预设方向的若干间隔设置的第一有源线、与所述第一有源线间隔且交替的第二有源线、围绕所有所述第一有源线和所述第二有源线的第一封闭边界，以及围绕于所述第一封闭边界外围的第二封闭边界，从而形成有源区，包括以下步骤：
以所述第一边界图案单元、所述第二边界图案单元、所述第三器件图案单元和所述第四器件图案单元为刻蚀掩膜，对所述有源层进行刻蚀，以在所述有源层上形成沿所述预设方向的若干间隔设置的第一有源线、与所述第一有源线间隔且交替的第二有源线、围绕所有所述第一有源线和所述第二有源线的第一封闭边界，以及围绕于所述第一封闭边界外围的第二封闭边界，从而形成有源区。
与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：
本公开提供一种有源区结构以及形成有源区结构的方法，该有源区结构包括设置于所述有源层上的有源区；其中，所述有源区为封闭结构，所述有源区包括沿预设方向的若干间隔设置的第一有源线、与所述第一有源线间隔且交替的第二有源线、围绕所有所述第一有源线和所述第二有源线的第一封闭边界，以及围绕于所述第一封闭边界外围的第二封闭边界；所述第二封闭边界不与所述第一封闭边界接触，所述第一有源线的两端均与所述第一封闭边界相交，所述第二有源线不与所述第一封闭边界接触；所述第一有源线包括若干间隔设置的第一器件单元，所述第二有源线包括若干间隔设置的第二器件单元，所述第一器件单元与所述第二器件单元交错设置。这种结构可以均衡有源器件单元与其边界的应力，防止器件单元因为应力不均而损坏。且第二封闭边界用于形成外围区域，第二封闭边界与器件单元同时形成，可以减少掩膜版的数量，简化工艺流程，降低成本。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1是本公开一示例性实施例示出的一种有源区结构的正面俯视示意图；
图2是本公开一示例性实施例示出的一种有源区结构的剖面结构示意图；
图3是本公开一示例性实施例示出的另一种有源区结构的正面俯视示意图；
图4是本公开一示例性实施例示出的一种形成有源区结构的方法流程示意图；
图5-17是本公开一示例性实施例示出的一种形成有源区结构的方法的相关步骤形成的正面俯视示意图和剖面结构示意图；
图18是本公开一示例性实施例示出的另一种形成有源区结构的方法的相关步骤形成的正面俯视示意图；
在附图中，相同的部件使用相同的附图标记，附图并未按照实际的比例绘制；
101-衬底；102-有源层；1021-第一器件单元；1022-第二器件单元；1023-第一封闭边界；1024-第二封闭边界；103-第一浅沟槽；104-第二浅沟槽；105-牺牲层图案；1051-分隔图案单元；1052-第一边界图案单元；1053-第三器件图案单元；106-间隔物；107-填充层；108-填充层图案；1081-填充图案单元；1082-第二边界图案单元；1083-第四器件图案单元。
具体实施方式
以下将结合附图及实施例来详细说明本公开的实施方式，借此对本公开如何应用技术手段来解决技术问题，并达到相应技术效果的实现过程能充分理解并据以实施。本公开实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本公开的保护范围之内。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应理解，尽管可使用术语“第一”、“第二”、“第三”等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
应理解，空间关系术语例如“在...上方”、位于...上方”、“在...下方”、“位于...下方”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下方”的元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下方”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述本公开的实施例。这样，可以预期由于例如制备技术和/或容差导致的从所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制备导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本公开的范围。
为了彻底理解本公开，将在下列的描述中提出详细的结构以及步骤，以便阐释本公开提出的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
实施例一
如图1和2所示，本公开实施例提供一种有源区结构，包括半导体衬底101、有源层102和有源区(图中未标注)。
衬底101可以包括例如单晶硅衬底和硅外延层中的至少一种。
有源层102位于衬底101上方。有源层102的材料包括氧化硅、氮化硅、硅中的至少一种。
有源区(图中未标注)设置于有源层102上。有源区为封闭结构，有源区包括第一有源线(图中未标注，即第一器件单元1021所在的有源线)、第二有源线(图中未标注，即第二器件单元1022所在的有源线)、第一封闭边界1023和第二封闭边界1024。
若干沿预设方向的第一有源线间隔设置于有源层102上，第一有源线包括若干间隔设置的第一器件单元1021，即每个第一有源线都被截断为若干间隔设置的第一器件单元1021。
若干沿预设方向的第二有源线间隔设置于有源层102上(即第二有源线的方向与第一有源线一致)，第二有源线与第一有源线间隔且交替，第一有源线的线宽与第二有源线的线宽相同。第二有源线包括若干间隔设置的第二器件单元1022，即每个第二有源线都被截断为若干间隔设置的第二器件单元1022。第一器件单元1021与第二器件单元1022交错设置，这种结构更有利于器件的电性能的实现。
第一封闭边界1023围绕所有第一有源线和第二有源线设置，第一有源线的两端均与第一封闭边界1023相交，第二有源线不与第一封闭边界1023接触。即靠近第一封闭边界1023的第一器件单元1021与第一封闭边界1023相交，而所有的第二器件单元1022不与第一封闭边界1023接触。
本实施例中，第一有源线的两端均与第一封闭边界1023相交，但是第一有源线的两端不超出第一封闭边界1023范围。这种结构可以均衡有源器件单元与其边界的应力，防止器件单元因为应力不均而损坏。
与第一封闭边界1023相交的所有第一器件单元1021(靠近第一封闭边界1023的所有第一器件单元1021)的长度各不相同，这种结构可以使得器件单元与其边界的应力更加均衡。
第二封闭边界1024围绕于第一封闭边界1023外围，第二封闭边界1024不与第一封闭边界1023接触，第二有源线不与第一封闭边界1023接触，也就是说，所有的第一器件单元1021和第二器件单元1022均不与第二封闭边界1024接触。第二封闭边界1024用于形成外围电路，该外围电路均不与第一封闭边界1023、第一器件单元1021和第二器件单元1022接触。
每个器件单元之间(包括第一器件单元1021之间、第二器件单元1022之间、第一器件单元1021和第二器件单元1022之间)通过第一浅沟槽103(Shallow Trench Isolation，STI)隔离，第一封闭边界1023与第二封闭边界1024之间通过第二浅沟槽104隔离。
第一浅沟槽103和第二浅沟槽104内可以设置绝缘层等隔离结构。
本公开提供一种有源区结构，该有源区结构包括设置于有源层102上的有源区；其中，有源区为封闭结构，有源区包括沿预设方向的若干间隔设置的第一有源线、与第一有源线间隔且交替的第二有源线、围绕所有第一有源线和第二有源线的第一封闭边界1023，以及围绕于第一封闭边界1023外围的第二封闭边界1024；第二封闭边界1024不与第一封闭边界1023接触，第一有源线的两端均与第一封闭边界1023相交，第二有源线不与第一封闭边界1023接触；第一有源线包括若干间隔设置的第一器件单元1021，第二有源线包括若干间隔设置的第二器件单元1022，第一器件单元1021与第二器件单元1022交错设置。这种结构可以均衡有源器件单元与其边界的应力，防止器件单元因为应力不均而损坏。
实施例二
如图3所示，本公开实施例提供另一种有源区结构，包括半导体衬底101、有源层102和有源区(图中未标注)。
衬底101可以包括例如单晶硅衬底和硅外延层中的至少一种。
有源层102位于衬底101上方。有源层102的材料包括氧化硅、氮化硅、硅中的至少一种。
有源区(图中未标注)设置于有源层102上。有源区为封闭结构，有源区包括第一有源线(图中未标注，即第一器件单元1021所在的有源线)、第二有源线(图中未标注，即第二器件单元1022所在的有源线)、第一封闭边界1023和第二封闭边界1024。
若干沿预设方向的第一有源线间隔设置于有源层102上，第一有源线包括若干间隔设置的第一器件单元1021，即每个第一有源线都被截断为若干间隔设置的第一器件单元1021。
若干沿预设方向的第二有源线间隔设置于有源层102上(即第二有源线的方向与第一有源线一致)，第二有源线与第一有源线间隔且交替，第一有源线的线宽与第二有源线的线宽相同。第二有源线包括若干间隔设置的第二器件单元1022，即每个第二有源线都被截断为若干间隔设置的第二器件单元1022。第一器件单元1021与第二器件单元1022交错设置，这种结构更有利于器件的电性能的实现。
第一封闭边界1023围绕所有第一有源线和第二有源线设置，第一有源线的两端均与第一封闭边界1023相交，第二有源线不与第一封闭边界1023接触。即靠近第一封闭边界1023的第一器件单元1021与第一封闭边界1023相交，而所有的第二器件单元1022不与第一封闭边界1023接触。
本实施例中，第一有源线的两端均与第一封闭边界1023相交，且第一有源线的两端均延伸至第一封闭边界1023范围外，但第一有源线的两端不与第二封闭边界1024接触。这种结构可以均衡有源器件单元与其边界的应力，防止器件单元因为应力不均而损坏，尤其可以补偿第一有源线在端部不平均的应力，进一步避免器件单元的损坏。
与第一封闭边界1023相交的所有第一器件单元1021(靠近第一封闭边界1023的所有第一器件单元1021)的长度各不相同，这种结构可以使得器件单元与其边界的应力更加均衡。
第二封闭边界1024围绕于第一封闭边界1023外围，第二封闭边界1024不与第一封闭边界1023接触，第二有源线不与第一封闭边界1023接触，也就是说，所有的第一器件单元1021和第二器件单元1022均不与第二封闭边界1024接触。第二封闭边界1024用于形成外围电路，该外围电路均不与第一封闭边界1023、第一器件单元1021和第二器件单元1022接触。
每个器件单元之间(包括第一器件单元1021之间、第二器件单元1022之间、第一器件单元1021和第二器件单元1022之间)通过第一浅沟槽103隔离，第一封闭边界1023与第二封闭边界1024之间通过第二浅沟槽104隔离。
第一浅沟槽103和第二浅沟槽104内可以设置绝缘层等隔离结构。
本公开提供一种有源区结构，该有源区结构包括设置于有源层102上的有源区；其中，有源区为封闭结构，有源区包括沿预设方向的若干间隔设置的第一有源线、与第一有源线间隔且交替的第二有源线、围绕所有第一有源线和第二有源线的第一封闭边界1023，以及围绕于第一封闭边界1023外围的第二封闭边界1024；第二封闭边界1024不与第一封闭边界1023接触，第一有源线的两端均与第一封闭边界1023相交，第二有源线不与第一封闭边界1023接触；第一有源线包括若干间隔设置的第一器件单元1021，第二有源线包括若干间隔设置的第二器件单元1022，第一器件单元1021与第二器件单元1022交错设置。这种结构可以阻挡外围区域对器件单元所产生的应力，防止器件单元因为应力而损坏。
实施例三
在实施例一的基础上，本实施例提供一种形成有源区结构的方法。图4是本公开实施例示出的一种形成有源区结构的方法流程示意图。图5-图17是本公开实施例示出的一种形成有源区结构的方法的相关步骤形成的正面俯视示意图和剖面结构示意图。下面，参照图4和图5-图17来描述本公开实施例提出的形成有源区结构的方法一个示例性方法的详细步骤。
如图4所示，本实施例的形成有源区结构的方法，包括如下步骤：
步骤S101：提供半导体衬底101，并在衬底101上方形成有源层102。
衬底101可以包括例如单晶硅衬底和硅外延层中的至少一种。有源层102的材料包括氧化硅、氮化硅、硅中的至少一种。
步骤S102：如图5和6所示，在有源层102上方形成牺牲层(图中未标注)，并对牺牲层进行图案化处理，以在有源层102上方形成牺牲层图案105；其中，牺牲层图案105包括沿预设方向的若干间隔设置的分隔图案单元1051，以及围绕所有分隔图案单元1051的封闭的第一边界图案单元1052，分隔图案单元1051的两端均与第一边界图案单元1052相交。
牺牲层的材料包括氧化硅、氮氧化硅、多晶硅和非晶碳中的至少一种。牺牲层作为后续工艺中的辅助膜层，用于形成器件单元和封闭边界，形成之后去除牺牲层。
本实施例中，分隔图案单元1051的两端均与第一边界图案单元1052相交，但是不超出第一边界图案单元1052范围。
具体的，步骤S102包括以下步骤：
S102a：在牺牲层(图中未标注)上方形成第一光致抗蚀剂层(图中未示出)；
S102b：通过第一掩膜版(图中未示出)对第一光致抗蚀剂层(图中未示出)进行图案化处理，以形成光致抗蚀剂图案(图中未示出)；
S102c：通过光致抗蚀剂图案(图中未示出)，对牺牲层(图中未标注)进行刻蚀，以在有源层102上方形成牺牲层图案105；
S102d：去除光致抗蚀剂图案。
步骤S103：如图7和8所示，在牺牲层图案105的每个图案单元的侧壁上形成间隔物106。
具体的，步骤S103包括以下步骤：
S103a：通过原子层沉积的方法在牺牲层图案105的每个图案单元的上方及其侧壁上形成氧化物层(图中未标注)；
S103b：对氧化物层(图中未标注)进行回蚀工艺，以在牺牲层图案105的每个图案单元的侧壁上形成间隔物106。
原子层沉积的方法制备的氧化物层具有良好的阶梯覆盖性，可以完全覆盖牺牲层图案105的每个图案单元。
氧化物层可以相对于牺牲层具有蚀刻选择性，因此可以具有比牺牲层图案105更快的蚀刻速率。因此在回蚀工艺后，氧化物层只剩下位于牺牲层图案105的每个图案单元的侧壁上的部分，即间隔物106。回蚀工序可以包括：干式回蚀工序、化学机械抛光(CMP)工序、或湿式剥离工序。且回蚀工序中，将牺牲层图案105的每个图案单元上方的氧化物层移除，以使每个图案单元的上表面露出。
氧化物层材料可以由氧化硅、氮氧化硅或氮化硅形成。
步骤S104：如图9和10所示，对间隔物106之间进行填充，形成包覆牺牲层图案105的填充层107，如图11和12所示，去除填充层107中的间隔物106，以在有源层102上方形成填充层图案108；其中，填充层图案108包括与分隔图案单元1051间隔且交替的填充图案单元1081，以及围绕于第一边界图案单元1052外围的封闭的第二边界图案单元1082，填充图案单元1081不与第一边界图案单元1052接触。
其中，第一边界图案单元1052不与第二边界图案单元1082接触，填充层107的厚度小于或等于牺牲层图案105和间隔物106的厚度。填充层107将间隔物106之间的间隙填充满，并裸露出牺牲层图案105和间隔物106的顶部。然后去除间隔物106，就可以形成若干与分隔图案单元1051间隔且交替的填充图案单元1081。
填充层107的材料可以与牺牲层的材料一致。分隔图案单元1051的线宽与填充图案单元1081的线宽相同，以形成线宽一致的精细图案。
步骤S105：如图13和14所示，对分隔图案单元1051和填充图案单元1081进行图案化处理，以得到图案化处理后的分隔图案单元1051和填充图案单元1081。
掩膜层的材料为光致抗蚀剂，步骤S105包括以下步骤：
S105a：在牺牲层图案105和填充层图案108上方形成光致抗蚀剂层(图中未示出)；
S105b：通过掩膜版对光致抗蚀剂层进行图案化处理，以在牺牲层图案105和填充层图案108上方形成光致抗蚀剂图案(图中未示出)；其中，光致抗蚀剂图案包括覆盖在第一边界图案单元1052上的第三边界图案单元(图中未示出)、覆盖于在第二边界图案单元1082上的第四边界图案单元(图中未示出)、位于分隔图案单元1051上方的若干间隔设置的第一器件图案单元(图中未示出)和位于填充图案单元1081上方的若干间隔设置的第二器件图案单元(图中未示出)，第一器件图案单元与第二器件图案单元交错设置；
S105c：以光致抗蚀剂图案为掩膜，对分隔图案单元1051和填充图案单元1081进行刻蚀，以将分隔图案单元1051截断为若干间隔设置的第三器件图案单元1053，并将填充图案单元1081截断为若干间隔设置的第四器件图案单元1083，从而得到图案化处理后的分隔图案单元1051和填充图案单元1081；其中，第三器件图案单元1053与第四器件图案单元1083交错设置；
S105d：去除光致抗蚀剂图案。
其中，靠近第一边界图案单元1052的第三器件图案单元1053与第一边界图案单元1052相交，与第一边界图案单元1052相交的所有第三器件图案单元1053(靠近第一边界图案单元1052的所有第三器件图案单元1053)的长度各不相同，这种结构可以使得后续形成的器件单元与对应的封闭边界相交，且可以均衡有源器件单元与其边界的应力，防止器件单元因为应力不均而损坏。
步骤S106：如图15至17所示，以第一边界图案单元1052、第二边界图案单元1082、图案化处理后的分隔图案单元1051和填充图案单元1081为刻蚀掩膜，对有源层102进行刻蚀，以在有源层102上形成沿预设方向的若干间隔设置的第一有源线(图中未标注)、与第一有源线间隔且交替的第二有源线(图中未标注)、围绕所有第一有源线和第二有源线的第一封闭边界1023，以及围绕于第一封闭边界1023外围的第二封闭边界1024，从而形成有源区；其中，第一有源线的两端均与第一封闭边界1023相交，第二有源线不与第一封闭边界1023接触；第一有源线包括若干间隔设置的第一器件单元1021，第二有源线包括若干间隔设置的第二器件单元1022，第一器件单元1021与第二器件单元1022交错设置。
靠近第一封闭边界1023的第一器件单元1021与第一封闭边界1023相交，第二器件单元1022不与第一封闭边界1023接触。与第一封闭边界1023相交的所有第一器件单元1021(靠近第一封闭边界1023的所有第一器件单元1021)的长度各不相同，这种结构可以使得器件单元与其边界的应力更加均衡，防止器件单元因为应力不均而损坏。
第一封闭边界1023不与第二封闭边界1024接触，每个器件单元之间(包括第一器件单元1021之间、第二器件单元1022之间、第一器件单元1021和第二器件单元1022之间)通过第一浅沟槽103隔离，第一封闭边界1023与第二封闭边界1024之间通过第二浅沟槽104隔离。
第一器件单元1021与第二器件单元1022交错设置，这种结构更有利于器件的电性能的实现。
步骤S106具体包括以下步骤：
以第一边界图案单元1052、第二边界图案单元1082、第三器件图案单元1053和第四器件图案单元1083为刻蚀掩膜，对有源层102进行刻蚀，以在有源层102上形成沿预设方向的若干间隔设置的第一有源线、与第一有源线间隔且交替的第二有源线、围绕所有第一有源线和第二有源线的第一封闭边界1023，以及围绕于第一封闭边界1023外围的第二封闭边界1024，从而形成有源区(图中未标注)。
这种结构可以均衡有源器件单元与其边界的应力，防止器件单元因为应力不均而损坏。
本公开提供一种形成有源区结构的方法，第二封闭边界1024与器件单元同时形成，该第二封闭边界1024用于形成外围区域，可以减少掩膜版的数量，简化工艺流程，降低成本。
实施例四
在实施例二的基础上，本实施例提供一种形成有源区结构的方法。图18是本公开实施例示出的另一种形成有源区结构的方法的相关步骤形成的正面俯视示意图。
本实施例中，除了步骤S102，其它步骤均与实施例三中相同，步骤S102的步骤为：如图18所示，在有源层102上方形成牺牲层，并对牺牲层进行图案化处理，以在有源层102上方形成牺牲层图案105；其中，牺牲层图案105包括沿预设方向的若干间隔设置的分隔图案单元1051，以及围绕所有分隔图案单元1051的封闭的第一边界图案单元1052，分隔图案单元1051的两端均与第一边界图案单元1052相交且分隔图案单元1051延伸至第一边界图案单元1052范围外。
由于分隔图案单元1051延伸至第一边界图案单元1052范围外，最终形成的第一有源线的两端均与第一封闭边界1023相交且延伸至第一封闭边界1023范围外，但第一有源线的两端不与第二封闭边界1024接触。这种结构可以均衡有源器件单元与其边界的应力，防止器件单元因为应力不均而损坏，尤其可以补偿第一有源线在端部不平均的应力，进一步避免器件单元的损坏。
其它步骤均与实施例三中的步骤相同，此处不再赘述。
本公开提供一种形成有源区结构的方法，第二封闭边界1024与器件单元同时形成，该第二封闭边界1024用于形成外围区域，可以减少掩膜版的数量，简化工艺流程，降低成本。
虽然本发明所公开的实施方式如上，但其中的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (16)
1.一种有源区结构，其特征在于，包括：
半导体衬底；
位于所述衬底上方的有源层；
设置于所述有源层上的有源区；
其中，所述有源区为封闭结构，所述有源区包括沿预设方向的若干间隔设置的第一有源线、与所述第一有源线间隔且交替的第二有源线、围绕所有所述第一有源线和所述第二有源线的第一封闭边界，以及围绕于所述第一封闭边界外围的第二封闭边界；所述第一有源线的两端均与所述第一封闭边界相交，所述第二有源线不与所述第一封闭边界接触；所述第一有源线包括若干间隔设置的第一器件单元，所述第二有源线包括若干间隔设置的第二器件单元，所述第一器件单元与所述第二器件单元交错设置。
2.根据权利要求1所述的有源区结构，其特征在于，所述第一有源线的两端均延伸至所述第一封闭边界范围外。
3.根据权利要求1所述的有源区结构，其特征在于，
靠近所述第一封闭边界的所述第一器件单元与所述第一封闭边界相交；
所述第二器件单元不与所述第一封闭边界接触。
4.根据权利要求3所述的有源区结构，其特征在于，与所述第一封闭边界相交的所有所述第一器件单元的长度各不相同。
5.根据权利要求1所述的有源区结构，其特征在于，每个器件单元之间通过第一浅沟槽隔离，所述第一封闭边界与所述第二封闭边界之间通过第二浅沟槽隔离。
6.根据权利要求1所述的有源区结构，其特征在于，所述第一有源线的线宽与所述第二有源线的线宽相同。
7.一种形成有源区结构的方法，其特征在于，包括：
提供半导体衬底，并在所述衬底上方形成有源层；
在所述有源层上方形成牺牲层，并对所述牺牲层进行图案化处理，以在所述有源层上方形成牺牲层图案；其中，所述牺牲层图案包括沿预设方向的若干间隔设置的分隔图案单元，以及围绕所有所述分隔图案单元的封闭的第一边界图案单元，所述分隔图案单元的两端均与所述第一边界图案单元相交；
在所述牺牲层图案的每个图案单元的侧壁上形成间隔物；
对所述间隔物之间进行填充，形成包覆所述牺牲层图案的填充层，去除所述填充层中的间隔物，以在所述有源层上方形成填充层图案；其中，所述填充层图案包括与所述分隔图案单元间隔且交替的填充图案单元，以及围绕于所述第一边界图案单元外围的封闭的第二边界图案单元，所述填充图案单元不与所述第一边界图案单元接触；
对所述分隔图案单元和所述填充图案单元进行图案化处理，以得到图案化处理后的所述分隔图案单元和所述填充图案单元；
以所述第一边界图案单元、所述第二边界图案单元、图案化处理后的所述分隔图案单元和所述填充图案单元为刻蚀掩膜，对所述有源层进行刻蚀，以在所述有源层上形成沿所述预设方向的若干间隔设置的第一有源线、与所述第一有源线间隔且交替的第二有源线、围绕所有所述第一有源线和所述第二有源线的第一封闭边界，以及围绕于所述第一封闭边界外围的第二封闭边界，从而形成有源区；
其中，所述第一有源线的两端均与所述第一封闭边界相交，所述第二有源线不与所述第一封闭边界接触；所述第一有源线包括若干间隔设置的第一器件单元，所述第二有源线包括若干间隔设置的第二器件单元，所述第一器件单元与所述第二器件单元交错设置。
8.根据权利要求7所述的方法，其特征在于，
所述分隔图案单元延伸至所述第一边界图案单元范围外；
所述第一有源线的两端均延伸至所述第一封闭边界范围外。
9.根据权利要求7所述的方法，其特征在于，
靠近所述第一封闭边界的所述第一器件单元与所述第一封闭边界相交；
所述第二器件单元不与所述第一封闭边界接触。
10.根据权利要求9所述的方法，其特征在于，与所述第一封闭边界相交的所有所述第一器件单元的长度各不相同。
11.根据权利要求7所述的方法，其特征在于，所述第二边界图案单元不与所述第一边界图案单元接触。
12.根据权利要求11所述的方法，其特征在于，每个器件单元之间通过第一浅沟槽隔离，所述第一封闭边界与所述第二封闭边界之间通过第二浅沟槽隔离。
13.根据权利要求7所述的方法，其特征在于，所述分隔图案单元与所述填充图案单元的线宽相同。
14.根据权利要求7所述的方法，其特征在于，对所述分隔图案单元和所述填充图案单元进行图案化处理，以得到图案化处理后的所述分隔图案单元和所述填充图案单元，包括以下步骤：
在所述牺牲层图案和所述填充层图案上方形成光致抗蚀剂层；
通过掩膜版对所述光致抗蚀剂层进行图案化处理，以在所述牺牲层图案和所述填充层图案上方形成光致抗蚀剂图案；其中，所述光致抗蚀剂图案包括覆盖在所述第一边界图案单元上的第三边界图案单元、覆盖于在所述第二边界图案单元上的第四边界图案单元、位于所述分隔图案单元上方的若干间隔设置的第一器件图案单元和位于所述填充图案单元上方的若干间隔设置的第二器件图案单元，所述第一器件图案单元与所述第二器件图案单元交错设置；
以所述光致抗蚀剂图案为掩膜，对所述分隔图案单元和所述填充图案单元进行刻蚀，以将所述分隔图案单元截断为若干间隔设置的第三器件图案单元，并将所述填充图案单元截断为若干间隔设置的第四器件图案单元，从而得到图案化处理后的所述分隔图案单元和所述填充图案单元；其中，所述第三器件图案单元与所述第四器件图案单元交错设置；
去除所述光致抗蚀剂图案。
15.根据权利要求14所述的方法，其特征在于，靠近所述第一边界图案单元的所述第三器件图案单元与所述第一边界图案单元相交。
16.根据权利要求14所述的方法，其特征在于，以所述第一边界图案单元、所述第二边界图案单元、图案化处理后的所述分隔图案单元和所述填充图案单元为刻蚀掩膜，对所述有源层进行刻蚀，以在所述有源层上形成沿所述预设方向的若干间隔设置的第一有源线、与所述第一有源线间隔且交替的第二有源线、围绕所有所述第一有源线和所述第二有源线的第一封闭边界，以及围绕于所述第一封闭边界外围的第二封闭边界，从而形成有源区，包括以下步骤：
以所述第一边界图案单元、所述第二边界图案单元、所述第三器件图案单元和所述第四器件图案单元为刻蚀掩膜，对所述有源层进行刻蚀，以在所述有源层上形成沿所述预设方向的若干间隔设置的第一有源线、与所述第一有源线间隔且交替的第二有源线、围绕所有所述第一有源线和所述第二有源线的第一封闭边界，以及围绕于所述第一封闭边界外围的第二封闭边界，从而形成有源区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202011285381.4A CN112271179A (zh) | 2020-11-17 | 2020-11-17 | 有源区结构以及形成有源区结构的方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| CN202011285381.4A CN112271179A (zh) | 2020-11-17 | 2020-11-17 | 有源区结构以及形成有源区结构的方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112271179A true CN112271179A (zh) | 2021-01-26 |
Family
ID=74339190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011285381.4A Pending CN112271179A (zh) | 2020-11-17 | 2020-11-17 | 有源区结构以及形成有源区结构的方法 |
Country Status (1)
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| CN (1) | CN112271179A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113437061A (zh) * | 2021-06-22 | 2021-09-24 | 福建省晋华集成电路有限公司 | 半导体装置及其形成方法 |
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| WO2022193489A1 (zh) * | 2021-03-19 | 2022-09-22 | 长鑫存储技术有限公司 | 光罩组件、图形化掩膜及其形成方法、有源区的形成方法 |
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2020
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN113437061A (zh) * | 2021-06-22 | 2021-09-24 | 福建省晋华集成电路有限公司 | 半导体装置及其形成方法 |
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