CN114530450A - 半导体结构及其制造方法 - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
本发明公开了一种半导体结构及其制造方法，包括排列成阵列的多个有源图案以及包围所述多个有源图案的周围图案。至少一个分支图案连接在周围图案的内侧边缘上。分支图案与有源图案具有相同的延伸方向，且周围图案的端部与紧邻的有源图案的端部切齐。分支图案可使有源图案阵列与周围图案之间具有较均匀的图案密度，帮助绝缘层较容易完全填充有源图案和周围图案之间的间隙。
Description
技术领域
本发明涉及一种半导体结构及其制造方法，特别涉及一种包括阵列图案以及周围图案的半导体结构及其制造方法。
背景技术
动态随机存取存储器(dynamic random access memory，DRAM)属于一种挥发性存储器，包括由多个存储单元(memory cell)构成的阵列区(array area)以及由控制电路构成的周边区(peripheral area)。各个存储单元是由一个晶体管(transistor)以及与所述晶体管电连接的一个电容(capacitor)构成，由所述晶体管控制所述电容中的电荷的存储或释放，来达到存储资料的目的。控制电路通过横跨阵列区并且与各个存储单元电连接的字线(word line，WL)与位线(bit line，BL)，可定址至各个存储单元来控制各个存储单元的资料的存取。
目前，动态随机存取存储器的制作包括在半导体衬底上定义出多个有源区后，再以有源区为基础来制作存储单元。如何在衬底上制作出排列更紧密的有源区以获得更高集密度的动态随机存取存储器芯片，为本领域持续研究的课题。
发明内容
本发明目的在于提供一种半导体结构及其制造方法，通过多个平行排列的沟槽来切割多个条状图案，可获得紧密排列的有源图案阵列以及围绕在有源图案阵列周围的周围图案。周围图案可在有源图案阵列的周围提供结构支撑及应力缓冲的效果。另外，连接在周围图案边缘上的分支图案可使有源图案阵列的周围具有较均匀的图案密度，也使第一绝缘层可较容易完全填充有源图案和周围图案之间的间隙。
根据本发明一实施例的半导体结构，包括一衬底，多个有源图案设置在所述衬底中，分别沿着一第一方向延伸，并且沿着所述第一方向和一第二方向对齐排列，其中，所述有源图案被各绝缘层所隔离。一周围图案设置在所述衬底中并且包围所述多个有源图案。至少一个分支图案，连接在所述周围图案的一内侧边缘上并且沿着所述第一方向延伸，其中所述分支图案的端部与一紧邻的所述有源图案的端部沿着所述第二方向切齐。
根据本发明一实施例的半导体结构的制造方法包括以下步骤。首先于一衬底上形成一第一图案层，其中所述第一图案层包括多个平行排列并且分别沿着一第一方向延伸的条状图案，以及一周围图案，围绕着所述多个条状图案。接着于所述第一图案层上形成一第二图案层，其中所述第二图案层包括多个平行排列并且分别沿着一第二方向延伸的沟槽图案。然后，通过所述多个沟槽图案蚀刻所述多个条状图案，以将所述多个条状图案切割成多个有源图案以及至少一个连接在所述周围图案的一内侧边缘上的分支图案。所述分支图案的端部与一紧邻的所述有源图案的端部沿着所述第二方向切齐。
附图说明
图1至图4所绘示为本发明一实施例之半导体结构于制造过程的不同步骤的平面示意图。
图5和图6说明图3和图4所示步骤的一种变化型。
图7和图8说明图3和图4所示步骤的另一种变化型。
图9至图11所绘示本发明另一实施例之半导体结构于制造过程的不同步骤的平面示意图。
图12说明图11所示半导体结构的一种变化型。
图13说明图11所示半导体结构的另一种变化型。
其中，附图标记说明如下：
D1 第一方向
D2 第二方向
10 第一图案层
12 条状图案
14 周围图案
14’ 周围区块图案
14a 内侧边缘
14b 切口部分
14c 弧形沟槽
14e 外侧边缘
16 有源图案
16a 端部
18 分支图案
18a 端部
20 第二图案层
22 沟槽图案
100 衬底
101 第一图案层
102 条状图案
114 周围图案
114' 周围区块图案
114a 内侧边缘
114b 切口部分
114e 外侧边缘
116 有源图案
116a 端部
118 分支图案
118a 端部
120 隔离结构
122 第一绝缘层
124 第二绝缘层
126 第三绝缘层
128 第四绝缘层
CT1 沟槽
CT2 弧形沟槽
CT3 沟槽
CT4 弧形沟槽
LD1 延伸线
LD2 延伸线
SP 隔离沟槽
具体实施方式
为使熟习本发明所属技术领域之一般技艺者能更进一步了解本发明，下文特列举本发明之较佳实施例，并配合所附图式，详细说明本发明的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本发明的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
请参考图1至图4，所绘示为本发明一实施例之半导体结构于制造过程的不同步骤的平面示意图。半导体结构的制造方法可包括以下步骤。如图1所示，首先提供一衬底100，接着在衬底100上形成第一图案层10。衬底100例如是硅(Si)衬底、外延硅(epitaxialsilicon)衬底、硅锗(SiGe)衬底、碳化硅(SiC)衬底，或者绝缘上覆硅衬底(silicon-on-insulator，SOI)，但不限于此。第一图案层10的材料可以包括光刻胶或电介质材料例如氧化硅、氮化硅或氮氧化硅，但不限于此。根据本发明一实施例，第一图案层10可包括氮化硅。第一图案层10包括分别沿着第一方向D1延伸并且平行排列的多个条状图案12，以及围绕着这些条状图案12的周围图案14。条状图案12的两端均连接在周围图案14的内侧边缘14a上。
如图2所示，接着形成第二图案层20全面性的覆盖住衬底100和第一图案层10，然后对第二图案层20进行图案化工艺(例如微影暨蚀刻工艺)以在第二图案层20中形成分别沿着第二方向D2延伸并且平行排列的多个沟槽图案22，显露出部分条状图案12和周围图案14。第二图案层20的材料可以包括光刻胶或电介质材料例如氧化硅、氮化硅或氮氧化硅，但不限于此。第二图案层20的材料需不同于第一图案层10的材料。根据本发明一实施例，第二图案层20可包括光刻胶。第一方向D1与第二方向D2为不同方向，两者之间的夹角可根据设计需求调整。根据本发明一实施例，第一方向D1与第二方向D2之间的夹角可介于15度至130度之间，但不限于此。
如图3所示，接着用第二图案层20为遮罩对第一图案层10进行蚀刻，移除条状图案12和周围图案14自沟槽图案22显露出来的部分，从而将条状图案12切割成为多个有源图案16以及连接在周围图案14的内侧边缘14a上的分支图案18，同时也将周围图案14切割成多个周围区块图案14’。如此获得的有源图案16分别沿着第一方向D1延伸，并且沿着第一方向D1和第二方向D2对齐排列而构成阵列，其中沿着第二方向D2连续相邻(consecutivelyadjacent to one another)的有源图案16的端部16a会沿着第二方向D2切齐(例如沿着图3的延伸线LD2切齐)，沿着第二方向D2连续相邻的有源图案16和分支图案18的端部16a和端部18a也会沿着第二方向D2切齐。本发明利用沟槽图案22来切割条状图案12的方法可获得紧密排列的有源图案16阵列，也具有较大的制程余裕，便于制造。
如图4所示，移除第二图案层20后，接着用第一图案层10为遮罩对衬底100进行蚀刻，移除衬底100自第一图案层10显露出来的部分，从而在衬底100中形成隔离沟槽(图未示)，并由隔离沟槽在衬底100中定义出有源图案116、周围图案114和分支图案118。接着再形成隔离结构120填充衬底100的隔离沟槽，以实现有源图案116之间的电性隔离，并提供平坦表面以便于进行后续工艺以制造衬底100上的其他结构。
隔离结构120的制造方法可包括先进行氧化制作工艺(例如热氧化或临场蒸气氧化工艺(ISSG))来氧化部分衬底100，沿着有源图案116、周围图案114(周围区块图案114’)和分支图案118的边缘成长出第一绝缘层122(例如是氧化硅(SiOx)层)。值得注意的是，本发明可通过控制氧化时间来控制第一绝缘层122的厚度，使第一绝缘层122可完全填充周围图案114内侧所包围隔离沟槽(包括有源图案116之间的隔离沟槽，以及有源图案116、周围图案114和分支图案118之间的隔离沟槽)都可被第一绝缘层122完全填充。在其他实施例中，也可选择以具有优良缝隙填充能力的沉积工艺(例如原子层沉积工艺)来形成第一绝缘层122并使第一绝缘层122完全填充周围图案114内侧之隔离沟槽。形成第一绝缘层122后，接着可再进行沉积工艺(例如化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺)以于衬底100上依序形成第二绝缘层124和第三绝缘层126并使第三绝缘层126完全填充周围图案114外侧的隔离沟槽，然后进行平坦化工艺(例如化学机械抛光工艺)以移除隔离沟槽外多余的第三绝缘层126、第二绝缘层126和第一绝缘层122，直到显露出有源图案116、周围图案114和分支图案118的顶面，获得如图4所示半导体结构。第二绝缘层124和第三绝缘层126分别可包括电介质材料。在一些实施例中，第二绝缘层124优选包括氮化硅(SiN)，可减少夹设在第二绝缘层124和周围图案114的外侧边缘114e之间的第一绝缘层122在接下来的制造工艺后发生边缘凹坑(divot)的现象。第三绝缘层126为周围图案114外侧的隔离沟槽的主要填充材料，可包括氧化硅(SiOx)或低介电常数(low-k)电介质材料。
请继续参考图4。本发明提供的半导体结构包括衬底100，衬底100中设有多个有源图案116、围绕着这些有源图案116的周围图案114，以及连接在周围图案114的内侧边缘114a上的分支图案118。隔离结构120设置在衬底100中，围绕着周围图案114并且填充在周围图案114、有源图案116和分支图案118之间。有源图案116分别具有沿着第一方向D1延伸的长度，并且沿着第一方向D1和第二方向D2对齐排列成阵列，因此沿着第一方向D1连续相邻的有源图案16的端部16a会沿着第一方向D1对齐(例如沿着图4的延伸线LD1)对齐，沿着第二方向D2连续相邻的有源图案16的端部16a会沿着第二方向D2切齐(例如沿着图4的延伸线LD2切齐)。周围图案114围绕着有源图案116的阵列，并且被多个沟槽CT1切分成多个周围区块图案114’，其中沟槽CT1的边缘会与有源图案116的端部116a大致上位于同一条沿着第二方向D2的延伸线(例如图4的延伸线LD2)上。分支图案118具有沿着第一方向D1延伸的长度，并且位于有源图案116沿着第一方向D1的延伸线(例如图4的延伸线LD1)上。分支图案118的端部118a与沿着第二方向D2紧邻(第一个相邻的)的有源图案116的端部116a会沿着第二方向D2切齐(例如沿着图4的延伸线LD2切齐)。隔离结构120用来电性隔离各有源图案116，同时用来填平衬底100的隔离沟槽以方便进行后续工艺以制造衬底100上的其他结构。如图4所示，隔离结构120是由至少三层绝缘材料构成，包括位于有源图案116之间并且围绕着周围图案114的外侧边缘114e的第一绝缘层122、围绕着周围图案114的外侧边缘114e并且由第一绝缘层112而与周围图案114区隔开的第二绝缘层124，以及围绕着第二绝缘层124的第三绝缘层126。本发明的有源图案116、周围图案114和分支图案118的设计可简化制造工艺，而且周围图案114内侧所包围隔离沟槽(包括有源图案116之间的隔离沟槽，以及有源图案116、周围图案114和分支图案118之间的隔离沟槽)可具有较一致的尺寸，因此可较容易被制第一绝缘层122完全填充，避免其他材料(例如第二绝缘层124)填入周围图案114内侧的隔离沟槽的机会。如此一来，可确保后续制作埋入式字线(buried word line)时，穿过存储阵列区的埋入式字线的沟槽仅会切过衬底100和第一绝缘层122的材料，不会切过其他材料而发生线宽过度紧缩的问题。另外，本发明将分支图案118连接在周围图案114上的设计，可更加强周围图案114的结构支撑及应力缓冲功效。
下文将针对本发明的不同实施例进行说明。为简化说明，以下说明主要描述各实施例不同之处，而不再对相同之处作重复赘述。各实施例中相同之元件系以相同之标号进行标示，以利于各实施例间互相对照。
请参考图5和图6，说明图3和图4所示步骤的一种变化型。如图5所示，可调整第二图案层20(参考图2)的沟槽图案22的长度使其不延伸超过周围图案14的外侧边缘14e，因此以第二图案层20为遮罩来蚀刻第一图案层10所获得的周围图案14的内侧边缘14a会被蚀刻出切口部分(notch portion)14b。不同于图3的周围图案14被切割成多个区块，图5的周围图案14会具有连续的封闭环形图案。然后如图6所示，以第一图案层10为遮罩对衬底100进行蚀刻所获得的周围图案114，其内侧边缘114a会具有切口部分114b，且切口部分114b的边缘会与有源图案116的端部116a大致上位于同一条沿着第二方向D2的延伸线(例如图6的延伸线LD2)上。
请参考图7和图8，说明图3和图4所示步骤的另一种变化型。如图7所示，可利用侧壁子图案转移技术或其他合适的技术在第二图案层20(参考图2)中形成环形的沟槽图案22，然后再以第二图案层20为遮罩来蚀刻第一图案层10，因此在第一图案层10中形成多个自周围图案14的内侧边缘14a切入周围图案14中的弧形沟槽14c。然后如图8所示，以第一图案层10为遮罩对衬底100进行蚀刻所获得的周围图案114会具有如周围图案14的轮廓。多个弧形沟槽CT2自周围图案114内侧边缘114a切入周围图案114中。
请参考图9至图11，为本发明另一实施例之半导体结构于制造过程的不同步骤的平面示意图。本实施例与图1至图4所示实施例的主要差别在于，本实施例的第一图案层101是衬底100被图案化的上层部分，并非设置在衬底100上的另外的材料层。本实施例是在衬底100中形成条状图案102和周围图案114后，再对衬底100的条状图案102进行切割来形成有源图案116。详细来说，如图9所示，可通过图案化工艺(例如微影暨蚀刻工艺)在衬底100中形成隔离沟槽SP以于衬底100中定义出条状图案102和周围图案114，然后形成隔离结构120填充衬底100的隔离沟槽SP。隔离结构120包括位于条状图案102之间并且围绕着周围图案114的外侧边缘114e的第一绝缘层122、围绕着周围图案114的外侧边缘114e并且由第一绝缘层112而与周围图案114区隔开的第二绝缘层124，以及围绕着第二绝缘层124的第三绝缘层126。隔离结构120的制造方法可参考前文的说明，在此不再重述。接着如图10所示，于衬底100上形成第二图案层20并覆盖住条状图案102、周围图案114和隔离结构120，然后对第二图案层20进行图案化工艺(例如微影暨蚀刻工艺)以在第二图案层20中形成分别沿着第二方向D2延伸并且平行排列的多个沟槽图案22，显露出部分条状图案102、周围图案114和隔离结构120。接着如图11所示，以第二图案层20为遮罩来蚀刻自沟槽图案22显露出来的条状图案102、周围图案114和隔离结构120，从而于衬底100中形成沿着第二方向D2延伸的沟槽CT3，由沟槽CT3将条状图案102切割成为多个有源图案116以及连接在周围图案114的内侧边缘114a上的分支图案118，同时将周围图案114切割成多个周围区块图案114’。沟槽CT3还可延伸切过围绕在周围图案114外侧的第一绝缘层122和第二绝缘层124，因此从平面图来看，围绕在周围图案114的外侧边缘114e的第一绝缘层122和第二绝缘层124为不连续结构。后续可形成第四绝缘层128填充沟槽CT3，以实现有源图案116之间的电性隔离并提供平坦表面以便于进行后续的工艺以制造衬底100上的其他结构。第四绝缘层128可包括电介质材料，例如氧化硅(SiOx)或低介电常数(low-k)电介质材料。根据本发明一实施例，第四绝缘层128与第一绝缘层122可包括相同材料，例如氧化硅。
请参考图12，说明图11所示半导体结构的一种变化型。可调整第二图案层20(参考图10)的沟槽图案22的长度使其不延伸超过周围图案114的外侧边缘114e，因此以第二图案层20为遮罩来蚀刻衬底110和隔离结构120所获得的沟槽CT3的端部会切入周围图案114的内侧边缘114a，形成切口部分114b。不同于图11的周围图案114被切割成多个周围区块图案114’，图12的周围图案114会具有连续的封闭环形图案，且第二绝缘层124也为连续的封闭环形图案。
请参考图13，说明图11所示半导体结构的另一种变化型。可利用双重图案化工艺例如侧壁子图案转移或其他合适的工艺在第二图案层20(参考图10)中形成环形的沟槽图案22，因此以第二图案层20为遮罩通过环形的沟槽图案22来蚀刻衬底110和隔离结构120后，会形成自周围图案114的内侧边缘114a切入周围图案114中的弧形沟槽CT4。弧形沟槽CT4与沟槽CT3相连接而构成环形图案。
综合以上，本发明提供了一种半导体结构及其制造方法，通过多个平行排列的沟槽来切割条状图案(例如切割硬遮罩层再将硬遮罩层的图案转移至衬底中，或者直接切割衬底的条状图案)，可获得紧密排列的有源图案阵列以及围绕着有源图案阵列的周围图案。周围图案可在有源图案阵列的周围提供结构支撑及应力缓冲的效果。另外，连接在周围图案边缘上的分支图案可使有源图案阵列的周围具有较均匀的图案密度，也使第一绝缘层可较容易完全填充有源图案和周围图案之间的间隙。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (20)
1.一种半导体结构，其特征在于，包括：
一衬底；
多个有源图案设置在所述衬底中，分别沿着一第一方向延伸，并且沿着所述第一方向和一第二方向对齐排列，其中，所述有源图案被各绝缘层所隔离；
一周围图案设置在所述衬底中并且包围所述多个有源图案；以及
至少一个分支图案，连接在所述周围图案的一内侧边缘上并且沿着所述第一方向延伸，其中，所述分支图案的端部与一紧邻的所述有源图案的端部沿着所述第二方向切齐。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一方向与所述第二方向之间的夹角介于15度至130度之间。
3.根据权利要求1所述的半导体结构，其特征在于，所述分支图案与至少一有源图案位于同一条沿着所述第一方向的延伸线上。
4.根据权利要求1所述的半导体结构，其特征在于，还包括多个沟槽，其切过所述周围图案而将所述周围图案分割成多个周围区块图案，其中，所述沟槽与至少一所述有源图案的端部位于同一条沿着所述第二方向的延伸线上。
5.根据权利要求1所述的半导体结构，其特征在于，所述周围图案为封闭环形图案。
6.根据权利要求1所述的半导体结构，其特征在于，所述周围图案的所述内侧边缘包括至少一个切口部分，所述切口部分与至少一所述有源图案的端部位于同一条沿着所述第二方向的延伸线上。
7.根据权利要求1所述的半导体结构，其特征在于，还包括多个弧形沟槽，自所述内侧边缘切入所述周围图案中。
8.根据权利要求1所述的半导体结构，其特征在于，还包括：
一第一绝缘层，位于所述多个有源图案之间并且围绕所述周围图案的一外侧边缘；
一第二绝缘层，围绕所述周围图案的所述外侧边缘，并且由所述第一绝缘层而与所述周围图案区隔开；以及
一第三绝缘层，围绕所述第二绝缘层。
9.根据权利要求8所述的半导体结构，其特征在于，还包括一第四绝缘层，位于沿着所述第一方向紧邻的所述有源图案的端部之间。
10.根据权利要求8所述的半导体结构，其特征在于，所述第二绝缘层为不连续结构。
11.一种半导体结构的制造方法，其特征在于，包括：
于一衬底上形成一第一图案层，所述第一图案层包括：
多个平行排列并且分别沿着一第一方向延伸的条状图案；以及
一周围图案，围绕着所述多个条状图案；
于所述第一图案层上形成一第二图案层，所述第二图案层包括多个平行排列并且分别沿着一第二方向延伸的沟槽图案；
通过所述多个沟槽图案蚀刻所述多个条状图案，以将所述多个条状图案切割成多个有源图案以及至少一个连接在所述周围图案的一内侧边缘上的分支图案，其中，所述分支图案的端部与一紧邻的所述有源图案的端部沿着所述第二方向切齐。
12.根据权利要求11所述的半导体结构的制造方法，其特征在于，所述第一方向与所述第二方向之间的夹角介于15度至130度之间。
13.根据权利要求11所述的半导体结构的制造方法，其特征在于，还包括：
通过所述多个沟槽图案蚀刻所述周围图案，而于所述周围图案的所述内侧边缘形成至少一个切口部分。
14.根据权利要求11所述的半导体结构的制造方法，其特征在于，还包括：
通过所述多个沟槽图案蚀刻所述周围图案，以将所述周围图案切割成多个彼此分离的周围区块图案。
15.根据权利要求11所述的半导体结构的制造方法，其特征在于，还包括多个弧形沟槽，自所述内侧边缘切入所述周围图案中。
16.根据权利要求11所述的半导体结构的制造方法，其特征在于，还包括：
以所述第一图案层为遮罩蚀刻所述衬底，将所述多个有源图案、所述周围图案以及所述分支图案转移至所述衬底中；以及
形成一隔离结构于所述衬底中，围绕所述衬底的所述周围图案并且填充在所述周围图案、所述多个有源图案以及所述分支图案之间。
17.根据权利要求16所述的半导体结构的制造方法，其特征在于，所述隔离结构包括：
一第一绝缘层，位于所述多个有源图案之间并且围绕所述周围图案的一外侧边缘；
一第二绝缘层，围绕所述周围图案的所述外侧边缘，并且由所述第一绝缘层与所述周围图案分隔开；以及
一第三绝缘层，围绕所述第二绝缘层。
18.根据权利要求11所述的半导体结构的制造方法，其特征在于，还包括：
于所述衬底上形成一隔离结构，围绕所述周围图案并且填充在所述多个条状图案之间；
通过所述多个沟槽图案蚀刻所述第一图案层以及所述隔离结构，形成切过所述多个条状图案以及所述隔离结构的多个沟槽；以及
于所述多个沟槽中填入一第四绝缘层。
19.根据权利要求18所述的半导体结构的制造方法，其特征在于，所述隔离结构包括：
第一绝缘层，位于所述多个有源图案之间并且围绕所述周围图案的外侧边缘；
一第二绝缘层，围绕所述周围图案的所述外侧边缘，并且由所述第一绝缘层与所述周围图案分隔开；以及
一第三绝缘层，围绕所述第二绝缘层。
20.根据权利要求19所述的半导体结构的制造方法，其特征在于，所述多个沟槽切过所述衬底的所述周围图案及所述第二绝缘层。
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