KR101196392B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
고집적 비휘발성 메모리 소자 및 그 경제적인 제조 방법이 제공된다. 비휘발성 메모리 소자에 있어서, 적어도 한층 이상의 제 1 반도체층은 기판의 일부분 상에 서로 이격 적층되고 제 1 도전형을 갖는다. 복수의 제 1 저항변화 저장층들은 상기 적어도 한층 이상의 제 1 반도체층 각각의 제 1 측벽을 덮는다. 복수의 제 2 반도체층들은 상기 적어도 한층 이상의 제 1 반도체층 각각의 제 1 측벽 및 상기 복수의 제 1 저항변화 저장층들 사이에 개재되고, 상기 제 1 도전형의 반대인 제 2 도전형을 갖는다. 그리고, 복수의 비트 라인 전극들은 상기 복수의 제 1 저항변화 저장층들 각각에 연결된다.
Description
도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a 및 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 및 그 제조 방법을 보여주는 평면도이고;
도 1b, 도 2b, 도 3b, 도 4b, 도 5b 및 도 6b는 도 1a, 도 2a, 도 3a, 도 4a, 도 5a 및 도 6a의 비휘발성 메모리 소자의 B-B'선에서 각각 절취한 단면도들이고;
도 2c, 도 3c, 도 4c, 도 5c 및 도 6c는 도 2a, 도 3a, 도 4a, 도 5a 및 도 6a의 비휘발성 메모리 소자의 C-C'선에서 각각 절취한 단면도들이고; 그리고
도 8은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 평면도이다.
본 발명은 반도체 소자에 관한 것으로서, 특히 저항변화 저장층을 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
최근에는 대용량 휴대용 전자 장치가 주목을 받고 있다. 즉, 이러한 전자 장 치는 더욱 소형화되면서도 더불어 더욱 고용량화될 것이 요구되고 있다. 이러한, 전자 장치의 소형화 및 고용량화는 이들 전자 장치에 이용되는 비휘발성 메모리 소자의 고집적화 및 고용량화를 요구하고 있다. 하지만, 고집적 패턴 형성을 통한 비휘발성 메모리 소자의 고집적화는 포토리소그래피(photo-lithography) 기술의 한계로 인해 빠르게 그 한계에 도달하고 있다.
예를 들어, 저항변화 저장층과 다이오드 스위치를 이용한 비휘발성 메모리 소자는 그 단위셀당 면적이 작아서 고집적화에 유리하다. 이러한 비휘발성 메모리 소자는 예컨대, 마이크론 테크놀로지(Micron technology)에게 양도된 국제출원공개번호 WO 1996/041381호를 참조할 수 있다.
하지만, 이 국제출원에 의한 비휘발성 메모리 소자의 경우에도 단층 구조로는 그 집적도의 증가에 한계가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 고집적 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적 비휘발성 메모리 소자의 경제적인 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 적어도 한층 이상의 제 1 반도체층은 기판의 일부분 상에 서로 이격 적층되고 제 1 도전형을 갖는다. 복수의 제 1 저항변화 저장층들은 상기 적어도 한층 이상의 제 1 반도체층 각각의 제 1 측벽을 덮는다. 복수의 제 2 반도체층들은 상기 적어도 한층 이상의 제 1 반도체층 각각의 제 1 측벽 및 상기 복수의 제 1 저항변화 저장층들 사이에 개재되고, 상기 제 1 도전형의 반대인 제 2 도전형을 갖는다. 그리고, 복수의 비트 라인 전극들은 상기 복수의 제 1 저항변화 저장층들 각각에 연결된다.
상기 본 발명의 일 측면에 따르면, 상기 제 1 및 제 2 반도체층들은 단결정 구조의 에피택셜층을 포함할 수 있다.
상기 본 발명의 다른 측면에 따르면, 상기 비휘발성 메모리 소자는 상기 적어도 한층 이상의 제 1 반도체층 각각의 제 2 측벽을 덮는 복수의 제 2 저항변화 저장층들; 및 상기 적어도 한층 이상의 제 1 반도체층 각각의 제 2 측벽 및 상기 복수의 제 2 저항변화 저장층들 사이에 개재되고, 상기 제 2 도전형을 갖는 복수의 제 3 반도체층들을 더 포함할 수 있다. 상기 제 1 저항변화 저장층들 및 상기 제 2 저항변화 저장층들은 서로 엇갈리게 배치될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 기판의 일부분 상에 제 1 도전형을 갖는 적어도 한층 이상의 제 1 반도체층을 서로 이격되게 형성한다. 상기 적어도 한층 이상의 제 1 반도체층 각각의 제 1 측벽을 덮고, 상기 제 1 도전형의 반대인 제 2 도전형을 갖는 복수의 제 2 반도체층들을 형성한다. 상기 복수의 제 2 반도체층들의 측벽에 복수의 제 1 저항변화 저장층들을 형성한다. 그리고, 상기 복수의 제 1 저항변화 저장층들 각각에 연결된 복수의 비트 라인 전극들을 형성한다.
상기 본 발명의 일 측면에 따르면, 상기 적어도 한층 이상의 제 1 반도체층을 형성하는 단계는, 상기 기판 상에, 복수의 제 1 반도체층들 및 복수의 희생층들을 교대로 적층하는 단계; 및 상기 복수의 제 1 반도체층들의 제 1 측벽을 따라서 서로 이격된 복수의 제 1 기둥 절연층들을 형성하는 단계를 포함할 수 있다.
나아가, 상기 비휘발성 메모리 소자의 제조 방법은 상기 복수의 제 1 기둥 절연층들을 형성하는 단계 후, 상기 복수의 희생층들을 제거하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 6a 내지 6c 및 도 7을 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명한다.
도 6a 내지 도 6c 및 도 7을 참조하면, 비휘발성 메모리 소자는 복수의 제 1 저항변화 저장층들(155)을 이용하여 데이터를 저장한다. 복수의 제 1 반도체층들(110)은 복수의 워드 라인 전극들의 일부로 각각 이용될 수 있다. 복수의 제 1 반도체층들(110) 및 복수의 제 2 반도체층들(150)의 접합 구조는 다이오드 스위치로서 기능할 수 있다. 도 7에 도시된 바와 같이, 제 1 저항변화 저장층들(155)은 복수의 비트 라인 전극들(170)에 각각 연결될 수 있다. 따라서, 비휘발성 메모리 소자에서, 워드 라인 전극들은 기판(105) 상에 복수의 층들로 제공될 수 있고, 따라서 비휘발성메모리 소자의 집적도가 높아질 수 있다.
보다 구체적으로 보면, 복수의 제 1 반도체층들(110)은 기판(105) 상에 적층될 수 있다. 예를 들어, 제 1 반도체층들(110)은 서로 이격 배치되고, 그 사이에는 보이드(void, 145a)가 한정될 수 있다. 예를 들어, 제 1 반도체층들(110)은 단결정 구조의 에피택셜층을 포함할 수 있다. 기판(105)이 단결정 구조의 벌크 실리콘인 경우, 제 1 반도체층들(110)은 기판(105) 상에 성장된 실리콘 에피택셜층일 수 있다. 하지만, 제 1 반도체층들(110)의 최하부층은 기판(105)의 표면을 포함할 수도 있다. 제 1 반도체층들(110)의 수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다. 따라서, 제 1 반도체층들(110)은 단층으로 제공될 수도 있고, 그 수는 본 발명의 범위를 제한하지 않는다.
선택적으로, 제 1 반도체층들(110)의 제 1 측벽은 복수의 제 1 기둥 절연층들(135)에 의해 지지될 수 있다. 제 1 기둥 절연층들(135)은 제 1 반도체층들(110)의 제 1 측벽을 따라서 서로 이격 배치될 수 있다. 예를 들어, 제 1 기둥 절연층들(135)은 기판(105) 상으로 상향 돌출되고, 제 1 반도체층들(110)의 제 1 측벽에 접하도록 배치될 수 있다.
제 1 반도체층들(110)의 제 2 측벽은 제 2 기둥 절연층(130)에 지지될 수 있다. 제 1 반도체층들(110)의 제 2 측벽은 제 1 측벽의 반대편일 수 있다. 제 2 기둥 절연층(130)의 제 1 반도체층들(110)의 제 2 측벽을 따라서 신장되고, 기 판(105) 상으로 상향 돌출되고 제 1 반도체층들(110)의 제 2 측벽에 접하도록 배치될 수 있다.
제 2 반도체층(150)은 적어도 제 1 반도체층들(110)의 제 1 측벽을 덮도록 형성된다. 예를 들어, 제 2 반도체층(150)은 제 1 기둥 절연층들(135) 사이의 제 1 반도체층들(110)의 제 1 측벽 부분 상에 형성될 수 있다. 나아가, 제 2 반도체층(150)은 제 1 반도체층들(110)의 상면 및 바닥면을 더 덮도록 신장될 수 있다. 제 1 반도체층들(110) 및 제 2 반도체층들(150)은 다이오드 접합 구조를 갖는다. 예를 들어, 제 1 반도체층들(110)은 제 1 도전형을 갖고, 제 2 반도체층들(150)은 제 1 도전형의 반대인 제 2 도전형을 가질 수 있다. 예를 들어, 제 1 도전형 및 제 2 도전형은 n형 및 p형에서 각각 선택된 어느 하나일 수 있다.
제 1 저항변화 저장층들(155)은 제 1 반도체층들(110)의 제 1 측벽을 가로질러 각각 신장될 수 있다. 제 1 저항변화 저장층들(155) 및 제 1 반도체층들(110)의 제 1 측벽 사이에는 제 2 반도체층들(150)이 개재된다. 본 발명의 변형된 예에서, 제 1 저항변화 저장층들(155)은 보이드(135) 내부로 더 신장될 수도 있다.
제 1 저항변화 저장층들(155)은 인가된 전원의 크기에 따라서 그 저항의 크기가 변화고, 전원의 제거 후에도 변화된 저항값을 유지할 수 있다. 또한, 제 1 저항변화 저장층들(155)의 저항값은 소정 크기의 전원이 인가되면, 원래 값으로 복원될 수도 있다. 따라서, 제 1 저항변화 저장층들(155)의 저항값을 변화시켜 데이터를 저장하고, 그 저항값을 읽어냄으로써 데이터를 읽어낼 수 있다. 하나의 제 1 저항변화 저장층(155)은 1 비트의 데이터를 처리할 수 있다.
예를 들어, 제 1 저항변화 저장층들(155)은 NiO, Nb2O5, Cr 도핑된 SrTiO3, ZrOx, GST(GeSbxTey), TiO2 또는 HfO을 포함할 수 있다. 이러한 저항변화 저장층들(155)은 저항값이 변화될 때, 상태 변화(phase change)를 수반하기도 하고, 수반하지 않을 수도 있다. 따라서, 이 실시예에 따른 비휘발성 메모리 소자는 상변화 램(phase change random access memory; PRAM) 또는 저항 램(resistance RAM; RRAM)으로 불릴 수도 있다.
제 1 저항변화 저장층들(155) 및 제 1 반도체층들(110) 사이의 제 1 및 제 2 반도체층들(110, 150)의 다이오드 접합 구조는 스위치로 기능하여 데이터의 흐름 방향을 제어할 수 있다. 따라서, 하나의 다이오드 접합 구조 및 하나의 제 1 저항변화 저장층들(155)이 단위셀을 형성할 수 있다.
비트 라인 전극들(170)은 플러그부(160) 및 라인부(165)를 각각 포함할 수 있다. 플러그부들(160)은 제 1 반도체층들(110)의 제 1 측벽을 가로질러 각각 신장하도록 기판(105) 상으로 상향 배치된다. 플러그부들(160)은 제 1 저항변화 저장층들(155)의 측벽과 각각 접하도록 배치된다. 라인부들(165)은 제 1 반도체층들(110)의 최상부를 가로질러 신장할 수 있다. 라인부들(165)과 최상층 제 1 반도체층들(110)의 상면 사이에는 층간 절연층(미도시)이 더 개재될 수 있다. 플러그부들(160) 및 제 1 저항변화 저장층들(155)의 바닥면과 기판(105) 사이에는 버퍼 절연층(162)이 개재될 수 있다.
제 1 반도체층들(110)은 제 1 기둥 절연층들(135) 및 제 2 기둥 절연층(130) 에 의해서 복수의 행으로 제공될 수 있다. 이 경우, 인접한 행들의 제 1 반도체층들(110) 사이에서 제 1 기둥 절연층들(135) 및 제 2 기둥 절연층(130)은 서로 공유될 수도 있다. 또한, 같은 열에 배치된 플러그부들(160)은 하나의 비트 라인 전극들(170)에 공통으로 연결될 수 있다. 따라서, 이 실시예의 비휘발성 메모리 소자는 워드 라인이 행으로 배치되고, 비트 라인이 열로 배치된 어레이 구조를 나타낼 수 있다.
이 실시예의 비휘발성 메모리 소자는 복수의 제 1 반도체층들(110)을 복층 구조로 배열함으로써 적층 구조의 워드 라인 배치를 가질 수 있다. 나아가, 제 1 반도체층들(110)의 측벽에 복수의 제 1 저항변화 저장층들(155)을 배열함으로써, 단위셀의 면적을 축소할 수 있다. 따라서, 이 실시예의 비휘발성 메모리 소자는 단위셀의 면적을 줄이고, 또한 단위셀들을 적층함으로서 높은 집적도를 가질 수 있다. 따라서, 이 실시예의 비휘발성 메모리 소자는 고용량 데이터 처리에 이용될 수 있다.
이 실시예의 비휘발성 메모리 소자는 비트 라인 전극들(170)의 하나 또는 그 이상을 선택하고, 워드 라인, 즉 제 1 반도체층들(110)의 하나 또는 그 이상을 선택함으로써, 단위셀 또는 복수의 단위셀에 동시에 접근할 수 있다. 즉, 이 실시예의 비휘발성 메모리 소자를 이용하면 하나 또는 그 이상의 단위셀들에 대한 랜덤 접근(random access)이 가능하다.
도 8은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 평 면도이다. 이 실시예의 비휘발성 메모리 소자는 도 6a의 비휘발성 메모리 소자의 변형된 예에 해당할 수 있다. 따라서, 두 실시예들에서 중복된 설명은 생략될 수 있다. 또한, 이 실시예의 비휘발성 메모리 소자는 도 6b, 도 6c 및 도 7을 더 참조할 수 있다.
도 8을 참조하면, 제 1 반도체층들(110)의 제 1 측벽을 따라서 제 1 기둥절연층들(135a)이 배치되고, 그 제 2 측벽을 따라서 제 3 기둥 절연층들(135b)이 배치된다. 제 3 기둥 절연층들(135b)은 제 1 기둥 절연층들(135a)과 엇갈리게 배치된다. 제 1 기둥절연층들(135a)은 도 6a의 제 1 기둥 절연층들(135)을 참조할 수 있다. 그리고, 도 6a에서 제 2 기둥 절연층(130)은 도 8에서 제 3 기둥 절연층들(135b)로 대체된다.
제 1 기둥 절연층들(135a) 사이의 제 1 반도체층들(110)의 제 1 측벽에는 차례로 제 2 반도체층들(150a), 제 1 저항변화 저장층들(155a) 및 플러그부들(160a)이 배치될 수 있다. 제 2 기둥 절연층들(135b) 사이의 제 1 반도체층들(110)의 제 2 측벽에는 차례로 제 3 반도체층들(150b), 제 2 저항변화 저장층들(155b) 및 플러그부들(160b)이 배치될 수 있다. 따라서, 제 1 저항변화 저장층들(155a) 및 제 2 저항변화 저장층들(155b)은 서로 엇갈리게 배치되고, 제 1 플러그부들(160a) 및 제 2 플러그부들(160b)은 서로 엇갈리게 배치될 수 있다.
제 1 플러그부들(160a)은 라인부들(도 7의 170 참조)에 더 연결될 수 있고, 제 2 플러그부들(160b)은 다른 라인부들(미도시)에 더 연결될 수 있다. 이 경우, 제 1 플러그부들(1 60a)과 연결된 라인부와 제 2 플러그부들(160b)에 연결된 라인 부는 서로 바로 접촉되지 않도록 배치된다. 예를 들어, 라인부들의 선폭을 줄이거나 또는 라인부들을 서로 다른 층으로 배치할 수도 있다.
이 실시예의 비휘발성 메모리 소자에 따르면, 그 집적도는 도 6a의 비휘발성 메모리 소자에 비해서 약 2 배 증가할 수 있다.
본 발명의 또 다른 실시예에서, 보이드(도 6b 및 도 6c의 145a)는 절연성 희생층(미도시)으로 채워질 수 있다. 이 경우, 제 2 반도체층들(150)은 제 1 반도체층들(110)의 측벽에 국한될 수 있다. 예를 들어, 절연성 희생층은 산화층을 포함할 수 있다.
도 1a 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명한다.
도 1a 내지 도 1b를 참조하면, 기판(105) 상에 적어도 한층 이상의 제 1 반도체층들(110) 및 적어도 한층 이상의 희생층들(115)을 서로 한층씩 교대로 적층한다. 따라서, 제 1 반도체층들(110)은 희생층들(115)에 의해서 서로 이격될 수 있다. 제 1 반도체층들(110) 및 희생층들(115)은 한층씩 적층될 수도 있고, 복수의 층들이 적층될 수도 있다. 따라서, 그 층수는 본 발명의 범위를 제한하지 않는다.
예를 들어, 기판(105)은 단결정 구조의 벌크 실리콘일 수 있다. 이 경우, 제 1 반도체층들(110)은 실리콘 에피택셜층(Si epitaxial layer)을 포함하고, 희생층들(115)은 실리콘-게르마늄 에피택셜층(SiGe epitaxial layer)을 포함할 수 있다. 예를 들어, 기판(105) 상에 제 1 반도체층들(110) 및 희생층들(115)을 교대로 에피 택시로 성장시킬 수 있다. 이 경우, 제 1 반도체층들(110) 및 희생층들(115)은 단결정 구조를 가질 수 있지만, 본 발명의 범위가 반드시 이러한 결정 구조에 제한되는 것은 아니다.
도 2a 내지 도 2c를 참조하면, 제 1 반도체층들(110)의 제 1 측벽의 일부분을 노출하는 복수의 제 1 홀들(125)을 형성하고, 제 2 측벽을 노출하도록 트렌치(120)를 형성한다. 제 1 홀들(125) 및 트렌치(120)는 동시에 형성하는 것이 경제적이지만, 임의의 순서로 형성될 수도 있다. 나아가, 제 1 홀들(125) 및 트렌치(120)는 복수의 행으로 배열될 수도 있다. 이에 따라, 제 1 반도체층들(110)은 행으로 부분적으로 배열될 수 있다. 이 경우, 인접한 행들의 제 1 반도체층들(110)의 측벽에서 제 1 홀들(125) 및 트렌치(120)는 공유될 수 있다.
예를 들어, 제 1 홀들(125) 및 트렌치(120)는 통상적인 리소그래피 및 식각 기술을 이용하여 형성할 수 있다. 제 1 홀들(125)은 제 1 반도체층들(110)의 제 1 측벽을 따라서 일정 간격으로 이격되게 배치되는 것이 바람직하다. 제 2 측벽은 트렌치(120)에 의해서 정의될 수 있고, 제 1 측벽은 제 1 홀들(125)에 의해서 부분적으로 정의될 수 있다. 제 1 홀들(125)의 배열 방향을 따라서 그 모서리를 연결하는 라인이 이후 제 1 측벽으로 정의될 수 있다.
이어서, 제 1 홀들(125) 및 트렌치(12)를 통해서 제 1 반도체층들(110)을 제 1 도전형의 불순물로 도핑할 수 있다. 즉, 이온 주입 후 열처리를 함으로써, 제 1 반도체층들(110)을 균일하게 제 1 도전형의 불순물로 도핑할 수 있다. 하지만, 이 실시예의 변형된 예에서, 제 1 반도체층들(110)은 도 2a 및 도 2b의 증착 단계에서 제 1 도전형의 불순물로 도핑될 수도 있다. 예를 들어, 제 1 도전형은 n형 또는 p형을 포함할 수 있다.
도 3a 내지 도 3c를 참조하면, 제 1 홀들(125)을 각각 매립하는 제 1 기둥 절연층들(135) 및 트렌치(120)를 매립하는 제 2 기둥 절연층(130)을 형성한다. 제 1 기둥 절연층들(135) 및 제 2 기둥 절연층(130)은 동시에 형성하는 것이 경제적이나, 임의의 순서로 형성될 수도 있다. 예를 들어, 제 1 기둥 절연층들(135) 및 제 2 기둥 절연층(130)은 질화막을 포함할 수 있다.
예를 들어, 제 1 홀들(125) 및 트렌치(120)를 매립하도록 질화막을 형성하고 이를 평탄화함으로써, 제 1 기둥 절연층들(135) 및 제 2 기둥 절연층(130)을 동시에 형성할 수 있다.
도 4a 내지 도 4c를 참조하면, 제 1 기둥 절연층들(135) 사이에 위치한 제 1 반도체층들(110) 부분을 선택적으로 식각하여 제 2 홀들(140)을 형성한다. 이에 따라서, 제 1 반도체층들(110)의 제 1 측벽이 노출되고, 제 1 반도체층들(110)은 행으로 이격되게 배열될 수 있다. 제 2 홀들(140)은 제 1 기둥 절연층들(135) 사이에 교대로 배치되고, 제 1 반도체층들(110)에 의해서 더 한정될 수 있다.
예를 들어, 제 2 홀들(140)을 부분을 제외한 제 1 반도체층들(110) 부분을 마스크층(미도시)으로 막는다. 이어서, 이 마스크층 및 제 1 기둥 절연층들(135) 및 제 2 기둥 절연층(130)을 식각 보호막으로 이용하여, 노출된 제 1 반도체층들(110)을 식각함으로써 제 2 홀들(140)을 형성할 수 있다.
도 5a 내지 도 5c를 참조하면, 희생층들(115)을 선택적으로 제거한다. 예를 들어, 희생층들(115)의 제거는 등방성 식각을 이용할 수 있다. 제 2 홀들(140)을 통해서 식각액을 침투시킴으로써, 제 2 홀들(140)에 의해 노출된 희생층들(115)의 측벽으로부터 내부로 식각이 진행될 수 있다. 통상적으로, 습식 식각을 이용하면, 실리콘 에피택셜층의 제 1 반도체층들(110)과 실리콘-게르마늄 에피택셜층의 희생층들(115)은 1: 200 이상의 식각 선택비를 갖는 것으로 알려져 있다.
희생층들(115)이 제거됨에 따라서, 제 1 반도체층들(110) 사이에는 터널들(145)이 한정될 수 있다. 터널들(145)의 한면은 제 2 홀들(140)과 연결되고, 반대쪽 다른 면은 제 2 기둥 절연층들(130)에 의해 막혀 있다.
이어서, 제 1 반도체층들(110)의 적어도 제 1 측벽을 각각 덮도록 제 2 반도체층들(150)을 형성한다. 예를 들어, 제 2 반도체층들(150)은 화학기상 증착법을 l이용하여 형성할 수 있고, 반응 기체는 제 2 홀들(145)을 통해서 제 1 반도체층들(110)의 제 1 측벽에 공급될 수 있다. 이 경우, 증착 조건에 따라서, 제 1 반도체층들(110)의 상면 및 바닥면을 덮도록 제 2 반도체층들(150)이 더 신장될 수 있다. 따라서, 제 1 반도체층들(110)의 최상층의 상면에도 제 2 반도체층들(150)이 더 형성될 수도 있다.
예를 들어, 제 2 반도체층들(150)은 제 1 도전형의 반대인 제 2 도전형을 갖는 실리콘 에피택셜층으로 형성할 수 있다. 이에 따라서, 제 1 반도체층들(110) 및 제 2 반도체층들(150)은 다이오드 접합 구조, 예컨대 pn 접합 또는 np 접합을 형성할 수 있다.
도 6a 내지 도 6c를 참조하면, 제 2 반도체층들(150)의 측벽에 제 1 저항변 화 저장층들(155)을 형성한다. 예를 들어, 제 1 저항변화 저장층들(155)은 제 2 홀들(140)을 통해서 반응 기체를 공급함으로써 형성할 수 있다. 제 1 저항변화 저장층들(155)은 적층된 제 1 반도체층들(110)을 가로질러 각각 신장하도록 형성할 수 있다. 따라서, 제 1 저항변화 저장층들(155)은 기판(105)으로부터 상향 돌출되도록 배치되고, 제 2 반도체층들(150)에 접하도록 형성할 수 있다. 이 실시예의 변형된 예에서, 제 1 저항변화 저장층들(155)은 터널들(145a) 내부로 더 신장될 수도 있다.
선택적으로, 제 1 저항변화 저장층들(155)을 형성하기 전에, 제 2 홀들(155)에 노출된 기판(105) 상에 버퍼 절연층(162)을 더 형성할 수 있다.
이어서, 제 1 저항변화 저장층들(155) 각각에 연결된 플러그부들(160)을 버퍼 절연층(162) 상에 형성한다. 예를 들어, 제 1 저항변화 저장층들(155)에 의해서 좁아진 제 2 홀들(140)을 매립하도록 도전층을 형성한 후, 이를 평탄화함으로써 플러그부들(160)을 형성할 수 있다. 예를 들어, 도전층은 폴리실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다. 플러그부들은 인접한 행들의 제 1 반도체층들(110)의 제 1 측벽의 제 1 저항변화 저장층들(155) 사이에서 공유될 수 있다.
도 7을 참조하면, 플러그부들(160)에 연결되고 제 1 반도체층들(110)의 최상부를 가로지르는 라인부들(165)을 형성한다. 플러그부들(160) 및 라인부들(165)은 비트 라인 전극들(170)의 일부분이 될 수 있다. 라인부들(165)과 제 1 반도체층들(110)의 최상부 사이에는 층간 절연막(미도시)이 개재될 수 있다.
전술한 이 실시예의 비휘발성 메모리 소자의 제조 방법에 따르면, 복층의 단 위셀 구조가 한번에 형성될 수 있다. 따라서, 이 실시예의 비휘발성 메모리 소자의 제조 방법은 매우 경제적이다.
나아가, 이 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 도 8의 비휘발성 메모리 소자의 제조 방법에도 용이하게 적용될 수 있다. 이 경우, 도 2a 내지 도 2c에서 트렌치(120)는 복수의 제 3 홀들(미도시)로 대체될 수 있다. 제 3 홀들은 제 3 기둥 절연층들(135b)이 형성될 영역에 대응할 수 있고, 제 1 홀들(125)과 엇갈리게 배치될 수 있다. 이 후 공정은 도 3a 내지 도 6c를 참조할 수 있다. 비트 라인 전극들의 형성은 도 7을 참조할 수 있지만, 다만 비트 라인 전극들은 플러그부들(160a, 160b)을 각각 연결하도록 조밀하게 배치되거나 또는 복층으로 배열될 수 있다.
더 나아가, 이 실시예에 따른 비휘발성 메모리 소자의 제조 방법에서, 희생층들(115)은 절연층, 예컨대 산화층으로 대체될 수 있다. 예를 들어, 도 1a 및 도 1b에서, 희생층들(115) 및 제 1 반도체층들(110)의 적층 구조의 형성은 실리콘-온-절연체(SOI) 구조의 형성 방법을 참조할 수 있다. 이 경우, 도 5a 내지 도 5c에서, 희생층들(115)을 선택적으로 식각하는 단계는 생략될 수 있고, 이에 따라서 터널(도 5b의 145) 및 보이드(도 6b의 145a)가 정의되지 않고 희생층들(115)은 계속 잔류할 수 있다. 또한, 제 2 반도체층들(150)은 제 1 반도체층들(110)의 측벽에 국한될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에 서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 비휘발성 메모리 소자는 제 1 반도체층들을 복층 구조로 배열함으로써 높은 집적도를 가질 수 있다. 따라서, 비휘발성 메모리 소자는 고용량 데이터 처리에 이용될 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자를 이용하면, 하나 또는 그 이상의 단위셀들에 대한 랜덤 접근(random access)이 가능하다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법은 복층 구조의 단위셀들을 한번에 형성할 수 있어 경제적이다.
Claims (26)
- 기판의 일부분 상에 서로 이격 적층되고 제 1 도전형을 갖는 적어도 한층 이상의 제 1 반도체층;상기 적어도 한층 이상의 제 1 반도체층 각각의 제 1 측벽을 덮는 복수의 제 1 저항변화 저장층들;상기 적어도 한층 이상의 제 1 반도체층 각각의 제 1 측벽 및 상기 복수의 제 1 저항변화 저장층들 사이에 개재되고, 상기 제 1 도전형의 반대인 제 2 도전형을 갖는 복수의 제 2 반도체층들;상기 복수의 제 1 저항변화 저장층들 각각에 연결된 복수의 비트 라인 전극들; 및상기 복수의 제 1 저항변화 저장층들 사이에 개재된 상기 기판 상의 제 1 기둥 절연층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 제 1 및 제 2 반도체층들은 단결정 구조의 에피택셜층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 2 항에 있어서, 상기 기판은 벌크 실리콘을 포함하고, 상기 제 1 및 제 2 반도체층들은 에피택셜 실리콘층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 삭제
- 제 1 항에 있어서, 상기 적어도 한층 이상의 제 1 반도체층의 제 2 측벽을 덮는 상기 기판 상의 제 2 기둥 절연층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 복수의 제 2 반도체층들은 상기 제 1 반도체층의 상면 및 바닥면으로 더 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 적어도 한층 이상의 제 1 반도체층 각각의 제 2 측벽을 덮는 복수의 제 2 저항변화 저장층들; 및상기 적어도 한층 이상의 제 1 반도체층 각각의 제 2 측벽 및 상기 복수의 제 2 저항변화 저장층들 사이에 개재되고, 상기 제 2 도전형을 갖는 복수의 제 3 반도체층들을 더 포함하고,상기 제 1 저항변화 저장층들 및 상기 제 2 저항변화 저장층들은 서로 엇갈리게 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 7 항에 있어서, 상기 복수의 제 2 저항변화 저장층들 사이에 개재된 상기 기판 상의 제 3 기둥 절연층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 적어도 한층 이상의 제 1 반도체층은 서로 이격 적층된 복수의 제 1 반도체층들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 9 항에 있어서, 상기 복수의 제 1 반도체층들 사이에는 보이드가 한정된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 9 항에 있어서, 상기 복수의 제 1 반도체층들 사이에는 절연성 희생층이 개재된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 9 항에 있어서, 상기 복수의 제 1 저항변화 저장층들 각각은 상기 복수의 제 1 반도체층들의 제 1 측벽을 가로질러 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 12 항에 있어서, 상기 복수의 비트 라인 전극들 각각은 상기 복수의 제 1 저항변화 저장층들 각각에 연결되도록 상기 복수의 제 1 반도체층들의 제 1 측벽을 가로질러 신장된 플러그부 및 상기 플러그부와 연결되고 상기 복수의 제 1 반도체층들의 최상부를 가로질러 신장하는 라인부를 포함하는 것을 특징으로 하는 비휘발 성 메모리 소자.
- 제 1 항에 있어서, 상기 복수의 제 1 저항변화 저장층들은 NiO, Nb2O5, Cr 도핑된 SrTiO3, ZrOx, GST(GeSbxTey), TiO2 또는 HfO을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 기판의 일부분 상에 제 1 도전형을 갖는 적어도 한층 이상의 제 1 반도체층을 서로 이격되게 형성하는 단계;상기 적어도 한층 이상의 제 1 반도체층 각각의 제 1 측벽을 덮고, 상기 제 1 도전형의 반대인 제 2 도전형을 갖는 복수의 제 2 반도체층들을 형성하는 단계;상기 복수의 제 2 반도체층들의 측벽에 복수의 제 1 저항변화 저장층들을 형성하는 단계; 및상기 복수의 제 1 저항변화 저장층들 각각에 연결된 복수의 비트 라인 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제 15 항에 있어서, 상기 적어도 한층 이상의 제 1 반도체층은 단결정 구조의 에피택셜층으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제 15 항에 있어서, 상기 기판은 벌크 실리콘 기판을 포함하고, 상기 제 1 반도체층은 실리콘 에피택셜층으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 15 항에 있어서, 상기 적어도 한층 이상의 제 1 반도체층을 형성하는 단계는,상기 기판 상에, 복수의 제 1 반도체층들 및 복수의 희생층들을 교대로 적층하는 단계; 및상기 복수의 제 1 반도체층들의 제 1 측벽을 따라서 서로 이격된 복수의 제 1 기둥 절연층들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항에 있어서, 상기 복수의 제 1 기둥 절연층을 형성하는 단계는,상기 복수의 제 1 반도체층들의 제 1 측벽의 일부분이 노출되도록 복수의 제 1 홀들을 형성하는 단계;상기 복수의 제 1 홀들을 상기 복수의 제 1 기둥 절연층으로 매립하는 단계;상기 복수의 제 1 기둥 절연층들 사이에 있는 상기 복수의 제 1 반도체층들 부분을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항에 있어서, 상기 복수의 제 2 반도체층들은 상기 복수의 제 1 기둥 절연층들 사이의 상기 복수의 제 1 반도체층들의 측벽 부분에 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 청구항 21은(는) 설정등록료 납부시 포기되었습니다.제 18 항에 있어서, 상기 복수의 희생층들은 산화층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항에 있어서, 상기 복수의 제 1 기둥 절연층들을 형성하는 단계 후, 상기 복수의 희생층들을 제거하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 청구항 23은(는) 설정등록료 납부시 포기되었습니다.제 22 항에 있어서, 상기 복수의 희생층들을 제거하는 단계는 상기 복수의 제 1 기둥 절연층들 사이 부분에 식각액을 침투시켜 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 청구항 24은(는) 설정등록료 납부시 포기되었습니다.제 22 항에 있어서, 상기 복수의 제 1 반도체층들은 실리콘 에피택셜층을 포함하고, 상기 복수의 희생층은 실리콘-게르마늄 에피택셜층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항에 있어서, 상기 복수의 제 1 반도체층들의 제 2 측벽을 노출하도록 트렌치를 형성하는 단계; 및상기 트렌치를 매립하는 제 2 기둥 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항에 있어서,상기 복수의 제 1 반도체층들의 제 2 측벽을 따라서 서로 이격되고, 상기 복수의 제 1 기둥 절연층들과 서로 엇갈리게 배치된 복수의 제 3 기둥 절연층들을 형성하는 단계; 및상기 복수의 제 3 기둥 절연층 사이의 상기 복수의 제 1 반도체층들의 제 2 측벽에 복수의 제 2 저항변화 저장층들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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