TWI566448B - 記憶體裝置及其製造方法 - Google Patents

Description

記憶體裝置及其製造方法

本發明是有關於一種記憶體裝置及其製造方法，且特別是有關於一種具有PN或PIN二極體的可變電阻式記憶體(resistive random-access memory,RRAM)裝置及其製造方法。

記憶體裝置係使用於許多產品，例如MP3播放器、數位相機、電腦檔案等儲存元件中。隨著記憶體製造技術的進步，對於記憶體裝置的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，係需要製造高元件密度的記憶體裝置。

作為次世代非易失性記憶體(nonvolatile memory)應用的一候選，電阻式隨機存取記憶體吸引了大量的關注，這是由於其簡單的金屬-絕緣體-金屬(metal-insulator-metal)結構、出色的可擴充性(scalability)、快速的開關速度(switching speed)、低電壓操作以及與互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor,CMOS)技術良好的相容性。

設計者開發一種提高記憶體裝置密度的方法係使用 三維堆疊記憶裝置，以達到更高的記憶容量，同時降低每一位元之成本。然而，多個漏電路徑(leakage path)可能存在於三維堆疊記憶體裝置的交叉點(cross-point)陣列中，而漏電路徑可能限制記憶體裝置的陣列尺寸以及增加功率消耗。因此，製造一種可有效降低漏電路徑的記憶體係為一重要的課題。

本發明係有關於一種具有PN或PIN二極體的可變電阻式記憶體裝置及其製造方法。藉由嵌入的(inserted)PN或PIN結構，可有效地降低洩漏電流(leakage current)。

根據本發明之一方面，提出一種記憶體裝置，包括一基板、複數個交互堆疊的半導體層與氧化層、至少一貫孔以及一電極層。交互堆疊的半導體層與氧化層設置於基板上。貫孔穿過交互堆疊的半導體層與氧化層。電極層設置於貫孔中。每一半導體層包括一第一區域與一第二區域，第一區域具有一第一導電型，第二區域具有一第二導電型，第二導電型與第一導電型相反。

根據本發明之另一方面，提出一種記憶體裝置的製造方法，包括以下步驟。提供一基板。交互堆疊複數個半導體層與氧化層於基板上，半導體層具有一第一導電型。沿著垂直堆疊的半導體層與氧化層表面的方向，蝕刻堆疊的半導體層與氧化層，以形成至少一貫孔。沿著平行堆疊的半導體層與氧化層表面的方向，蝕刻部分半導體層，以形成複數個空間。沉積具有第二導電型的半導體材料於空間內，使半導體層被區分為一第一區域 與一第二區域，第二導電型與第一導電型相反。沉積一電極層於貫孔內。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

100‧‧‧記憶體裝置

11‧‧‧基板

13、130‧‧‧半導體層

131‧‧‧第一區域

132‧‧‧第二區域

15、150‧‧‧氧化層

17‧‧‧硬遮罩

19‧‧‧導電插塞

21‧‧‧隔離層

23‧‧‧電極層

61‧‧‧貫孔

62‧‧‧空間

A-A’、B-B’、C-C’、D-D’、E-E’‧‧‧剖面線

V‧‧‧電壓

W‧‧‧空間沿著X方向的寬度

X、Y、Z‧‧‧座標軸

第1A圖繪示本發明實施例之記憶體裝置的俯視圖。

第1B圖為本發明實施例之記憶體裝置沿著第1A圖中之A-A’剖面線所繪示的剖面圖。

第2A至5B圖繪示本發明之記憶體裝置的一製造實施例。

第6圖繪示本發明實施例之記憶體裝置的另一陣列佈局的俯視圖。

第7圖繪示本發明實施例之記憶體裝置的解碼示意圖。

以下係參照所附圖式詳細敘述本發明之實施例。圖式中相同的標號係用以標示相同或類似之部分。需注意的是，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製，因此並非作為限縮本發明保護範圍之用。

第1A圖繪示本發明實施例之記憶體裝置100的俯視圖。第1B圖為本發明實施例之記憶體裝置100沿著第1A圖中之A-A’剖面線所繪示的剖面圖。在本發明實施例中，記憶體裝置100可包括一基板11、複數個交互堆疊的半導體層13與氧化層15、至少一貫孔61以及一電極層23。 交互堆疊的半導體層13與氧化層15設置於基板11上，貫孔61穿過交互堆疊的半體體層13與氧化層15，電極層23設置於貫孔61中。

如第1B圖所示，每一半導體層13包括一第一區域131與一第二區域132，第一區域131具有一第一導電型，第二區域132具有一第二導電型，且第二導電型與第一導電型相反。

在本實施例中，記憶體裝置100也可包括一隔離層21，隔離層21係沿著貫孔61的周圍形成。此外，半導體層13之第二區域132相鄰於隔離層61，半導體層13之第一區域131相鄰於第二區域132。

再者，第二區域132靠近隔離層21的濃度，大於第二區域132遠離隔離層21(靠近第一區域131)的濃度。在本實施例中，記憶體層13可作為一PN或PIN二極體。舉例來說，第一區域131之第一導電型可為N型，而第二區域132之第二導電型可為P型。

如第1B圖所示，記憶體裝置100也可包括一導電插塞19，導電插塞19設置於基板11。在本實施例中，導電插塞19可電性連接電極層23。此外，如第1A、1B圖所示，記憶體裝置100也可包括一硬遮罩17，硬遮罩17位於交互堆疊的半導體層13與氧化層15上。

第2A至5B圖繪示本發明之記憶體裝置100的一製造實施例。首先，提供一基板11。接著，交互堆疊複數個半導體層130與氧化層150於基板11上。在本實施例中，半導體層130具有一第一導電型，例如為N型。此外，可形成一硬遮罩17於交互堆疊的半導體層130與氧化層150上。在一實施例中，硬遮罩17可包括氮化矽(silicon nitride,SiN)。

第2A圖繪示本發明實施例之記憶體裝置在此階段的俯視 圖。第2B圖為本發明實施例之記憶體裝置沿著第2A圖中之B-B’剖面線所繪示的剖面圖。如第2B圖所示，可形成一導電插塞19於基板11。在一實施例中，導電插塞19可包括鎢(tungsten,W)，且可連接於一垂直(vertical)或平面(planar)互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor,CMOS)解碼器(未繪示)。

第3A圖繪示本發明實施例之記憶體裝置在下一階段的俯視圖。第3B圖為本發明實施例之記憶體裝置沿著第3A圖中之C-C’剖面線所繪示的剖面圖。如第3A與3B圖所示，沿著垂直於半導體層130與氧化層150之表面的方向(Z方向)蝕刻堆疊的半導體層130與氧化層150，以形成至少一貫孔61。

此外，可沿著平行堆疊的半導體層130與氧化層150之表面的方向(X方向)，蝕刻部分半導體層130，以形成複數個空間(space)62。如第3B圖所示，在蝕刻製程後，可留下半導體層之第一區域131與氧化層15。

在本實施例中，可執行化學乾式蝕刻(chemical dry etching,CDE)以沿著平行堆疊的半導體層130與氧化層150之表面的方向(X方向)，蝕刻部分半導體層130。也就是說，可執行等向性蝕刻(isotropic etching)，以沿著X方向形成空間62。

此外，空間62沿著X方向的寬度W可介於20與200nm。

第4A圖繪示本發明實施例之記憶體裝置在下一階段的俯視圖。第4B圖為本發明實施例之記憶體裝置沿著第4A圖中之D-D’剖面線所繪示的剖面圖。如第4B圖所示，可沉積具有一第二導電型的記憶體材料於 空間62中，使半導體層13可區分為第一區域131與第二區域132。

在本實施例中，第二區域132的導電型可例如為P型。此外，第二區域132之沉積可為選擇多晶矽沈積(selective polysilicon deposition)或選擇性磊晶成長(selective epitaxial growth,SEG)矽沉積。再者，半導體層13可作為一PN或PIN二極體。在此，若第一區域131為N型，則第二區域132為P型；若第一區域131為P型，則第二區域132為N型。

此外，半導體層13之第二區域132的濃度並非一致的(uniform)。舉例來說，可先沉積選擇性未摻雜多晶矽(undoped polysilicon)。接著，逐步地沉積選擇性P--/P-/P/P+多晶矽。在某些實施例中，可進行一回蝕製程(etching back process)，以將半導體層13之第二區域132拉回(pull back)至空間62內部，使沉積的半導體材料不會留在氧化層15的表面。

由於空間62沿著X方向的寬度W可介於20與200nm，半導體層13之第二區域132沿著X方向的寬度也可介於20與200nm。

接著，可沿著Z方向蝕刻基板11，以曝露導電插塞19。在此，蝕刻製程可停止於導電插塞19的表面，或者部分導電插塞19可被蝕刻。本發明並未限定於第4B圖所繪示的結構。

第5A圖繪示本發明實施例之記憶體裝置在下一階段的俯視圖。第5B圖為本發明實施例之記憶體裝置沿著第5A圖中之E-E’剖面線所繪示的剖面圖。如第5A與5B圖所示，沿著貫孔61的周圍形成隔離層21。在此，隔離層21可包括金屬氧化物或相變化材料(phase change material, PCM)。

在一實施例中，半導體層13之第二區域132相鄰於隔離層21，而半導體層13之第一區域131相鄰於第二區域132。也就是說，第二區域132靠近隔離層21的濃度，大於第二區域132遠離隔離層21的濃度。

接著，沉積一電極層23於貫孔61中，以形成如第1A與1B圖所示之記憶體裝置100。在此，電極層23可填滿貫孔61且電性連接於導電插塞19。

在某些實施例中，沉積電極層23後，可執行化學機械平坦化/研磨(Chemical-Mechanical Planarization/Polishing,CMP)製程，並停止於硬遮罩17上。

在上述實施例中，貫孔61係為圓形，以形成一閘極環繞(gate-all-around,GAA)結構。閘極環繞結構可為一孔洞型(hole type)陣列佈局(layout)。然而，本發明並未限定於此。

第6圖繪示本發明實施例之記憶體裝置的另一陣列佈局的俯視圖。如第6圖所示，記憶體裝置的陣列佈局可為一線型(line type)或叉指形(interdigital type)陣列佈局。第6圖所示之結構也可具有如第1B圖所繪示之剖面圖。線型陣列佈局可為每記憶胞兩位元(2bits/cell)，且偶數與奇數線段可獨立地解碼。

第7圖繪示本發明實施例之記憶體裝置100的解碼示意圖。在此可操作垂直與平面互補式金屬氧化物半導體，以解碼選擇的導電插塞19(第一與第二解碼)。接著，可操作層選擇器(半導體層13)，以解碼選擇層。

舉例來說，第7圖中左邊的導電插塞19與層3係被選擇，因此左側的選擇線(selector line)與位元線(bit line)係為開啟(ON)，而層3(選擇層)的電壓V係為0，並施加電壓Vcc於其他層(層1、2、4與5)。若第一區域131為P型，則第二區域132為N型，此外，若第一區域131為P型，則層1、2、4與5之電壓為0，且層3之電壓為Vcc。

根據本發明上述實施例，記憶體裝置100的半導體層13可作為一選擇器(PN或PIN二極體)，以降低洩漏電流，並有效解決洩漏電流造成的問題。再者，記憶體裝置100的製造方法也類似於三維反及閘(NAND)快閃記憶體的製造方法。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧記憶體裝置

11‧‧‧基板

13‧‧‧半導體層

131‧‧‧第一區域

132‧‧‧第二區域

15‧‧‧氧化層

17‧‧‧硬遮罩

19‧‧‧導電插塞

21‧‧‧隔離層

23‧‧‧電極層

61‧‧‧貫孔

X、Z‧‧‧座標軸

Claims (8)

1. 一種記憶體裝置，包括：一基板；複數個交互堆疊的半導體層與氧化層，設置於該基板上；至少一貫孔，穿過該些交互堆疊的半導體層與氧化層；一電極層，設置於該貫孔中；一導電插塞，設置於該基板；以及一硬遮罩，設置於該些交互堆疊的半導體層與氧化層上，其中每該半導體層包括一第一區域與一第二區域，該第一區域具有一第一導電型，該第二區域具有一第二導電型，該第二導電型與該第一導電型相反，該導電插塞電性連接該電極層，且該硬遮罩包括氮化矽。
2. 如申請專利範圍第1項所述之記憶體裝置，更包括：一隔離層，沿著該貫孔的周圍形成，其中該第二區域相鄰於該隔離層，該第一區域相鄰於該第二區域，且該第二區域靠近該隔離層的濃度，大於該第二區域遠離該隔離層的濃度。
3. 如申請專利範圍第2項所述之記憶體裝置，其中該隔離層包括金屬氧化物或相變化材料。
4. 如申請專利範圍第1項所述之記憶體裝置，其中該貫孔為圓形。
5. 如申請專利範圍第1項所述之記憶體裝置，其中該第二區域的寬度介於20至200nm。
6. 一種記憶體裝置的製造方法，包括：提供一基板；交互堆疊複數個半導體層與氧化層於該基板上，其中該半導體層具有一第一導電型；沿著垂直該些堆疊的半導體層與氧化層表面的方向，蝕刻該些堆疊的半導體層與氧化層，以形成至少一貫孔；沿著平行該些堆疊的半導體層與氧化層表面的方向，蝕刻部分該些半導體層，以形成複數個空間；沉積具有一第二導電型的半導體材料於該些空間內，使該些半導體層被區分為一第一區域與一第二區域，其中該第二導電型與該第一導電型相反；沉積一電極層於該貫孔內；以及沿著該貫孔的周圍形成一隔離層，其中該第二區域相鄰於該隔離層，該第一區域相鄰於該第二區域，且該第二區域靠近該隔離層的濃度，大於該第二區域遠離該隔離層的濃度。
7. 如申請專利範圍第6項所述之製造方法，更包括：形成一導電插塞於該基板，其中該導電插塞電性連接該電極層。
8. 如申請專利範圍第6項所述之製造方法，更包括：形成一硬遮罩於該些交互堆疊的半導體層與氧化層上，其中該硬遮罩包括氮化矽。